JPH06111561A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH06111561A JPH06111561A JP4256959A JP25695992A JPH06111561A JP H06111561 A JPH06111561 A JP H06111561A JP 4256959 A JP4256959 A JP 4256959A JP 25695992 A JP25695992 A JP 25695992A JP H06111561 A JPH06111561 A JP H06111561A
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- JP
- Japan
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- access
- address
- output
- addresses
- circuit
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- Pending
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Abstract
(57)【要約】
【目的】 バーストアクセスによるデータ読み出しを高
速に行えるようにする。 【構成】 バーストアクセスにより特定アドレス区間を
高速にアクセスする半導体メモリ装置において、特定ア
ドレスの最終アドレスを検出するアクセス終了検出回路
を備え、次のアドレス区間を先取りして連続的にバース
トアクセスを行う。
速に行えるようにする。 【構成】 バーストアクセスにより特定アドレス区間を
高速にアクセスする半導体メモリ装置において、特定ア
ドレスの最終アドレスを検出するアクセス終了検出回路
を備え、次のアドレス区間を先取りして連続的にバース
トアクセスを行う。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置の記
憶データの読み出しに利用する。本発明は、バーストア
クセスによるデータ読み出しを高速に行うことができる
半導体メモリ装置に関する。
憶データの読み出しに利用する。本発明は、バーストア
クセスによるデータ読み出しを高速に行うことができる
半導体メモリ装置に関する。
【０００２】
【従来の技術】従来の半導体メモリ装置のデータの読み
出しは、指定したアドレスに該当するデータが１対の関
係になってアドレスが選択されある遅延時間（以下アク
セスタイムという）経過後に出力されていた。図５はそ
の読み出しのタイミングを示す図である。近年半導体メ
モリ装置に対し高速アクセスタイムの要求が高まってお
り、アドレス指定からのデータの遅延時間ｔACC 、チッ
プイネーブル信号〔外１〕からの遅延時間ｔCE、アウト
プットイネーブル信号〔外２〕からの遅延時間ｔOEなど
のアクセスタイムの短縮化が必要とされる。
出しは、指定したアドレスに該当するデータが１対の関
係になってアドレスが選択されある遅延時間（以下アク
セスタイムという）経過後に出力されていた。図５はそ
の読み出しのタイミングを示す図である。近年半導体メ
モリ装置に対し高速アクセスタイムの要求が高まってお
り、アドレス指定からのデータの遅延時間ｔACC 、チッ
プイネーブル信号〔外１〕からの遅延時間ｔCE、アウト
プットイネーブル信号〔外２〕からの遅延時間ｔOEなど
のアクセスタイムの短縮化が必要とされる。
【０００３】
【外１】
【０００４】
【外２】 このような要望に対応する手段として２層金属配線技術
などのプロセス技術によりアクセスタイムの高速化が進
められているものの技術的に限界があり、またコスト的
にも問題が残されている。
などのプロセス技術によりアクセスタイムの高速化が進
められているものの技術的に限界があり、またコスト的
にも問題が残されている。
【０００５】そこで、さらに回路的な対策として図６に
示すタイミングによる読み出し方法によって、特定アド
レス間のアクセスを高速化する方法が提案されている
が、これは、通常のアクセスタイムでは７０＋１秒であ
るものが、特定アドレス間では２０＋１秒に短縮され
る。この読み出し方式はバーストアクセスと呼ばれるも
ので、図４はこのバーストアクセスによる半導体メモリ
装置の構成を示すブロック図である。
示すタイミングによる読み出し方法によって、特定アド
レス間のアクセスを高速化する方法が提案されている
が、これは、通常のアクセスタイムでは７０＋１秒であ
るものが、特定アドレス間では２０＋１秒に短縮され
る。この読み出し方式はバーストアクセスと呼ばれるも
ので、図４はこのバーストアクセスによる半導体メモリ
装置の構成を示すブロック図である。
【０００６】
【発明が解決しようとする課題】このような従来のバー
ストアクセス方式では、例えば図６に示す特定アドレス
Ａ0 、Ａ1 のアクセスタイムは高速になるが、それ以外
のアドレスからは通常アクセスと同様になり、連続した
アドレスにわたっては高速にアクセスすることができ
ず、従って特定アドレス間はあらかじめ決定された連続
４アドレス（Ａ0 −Ａ1 ）、８アドレス（Ａ0 −
Ａ2 ）、１６アドレス（Ａ0 −Ａ3 ）…のケースのいづ
れかになるため、連続４アドレスのケースでは、４アド
レスと次の４アドレス間は通常アクセスタイムになって
しまう欠点があった。
ストアクセス方式では、例えば図６に示す特定アドレス
Ａ0 、Ａ1 のアクセスタイムは高速になるが、それ以外
のアドレスからは通常アクセスと同様になり、連続した
アドレスにわたっては高速にアクセスすることができ
ず、従って特定アドレス間はあらかじめ決定された連続
４アドレス（Ａ0 −Ａ1 ）、８アドレス（Ａ0 −
Ａ2 ）、１６アドレス（Ａ0 −Ａ3 ）…のケースのいづ
れかになるため、連続４アドレスのケースでは、４アド
レスと次の４アドレス間は通常アクセスタイムになって
しまう欠点があった。
【０００７】本発明はこのような問題を解決するもの
で、バーストアクセスによる読み出しを高速に行うこと
ができる装置を提供することを目的とする。
で、バーストアクセスによる読み出しを高速に行うこと
ができる装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、データが記憶
されるメモリアレイと、このメモリアレイの書込および
または読出を支援する周辺回路と、アドレス信号を入力
し前記周辺回路のアクセス制御を行うアクセス制御回路
とを備えた半導体メモリ装置において、一連のアドレス
指定情報の最終アドレスを検出するアクセス終了検出回
路を備え、前記アクセス制御回路は、このアクセス終了
検出回路の検出出力を取込み、この検出出力につづいて
次の一連のアドレス特定情報の転送を開始する手段を含
むことを特徴とする。
されるメモリアレイと、このメモリアレイの書込および
または読出を支援する周辺回路と、アドレス信号を入力
し前記周辺回路のアクセス制御を行うアクセス制御回路
とを備えた半導体メモリ装置において、一連のアドレス
指定情報の最終アドレスを検出するアクセス終了検出回
路を備え、前記アクセス制御回路は、このアクセス終了
検出回路の検出出力を取込み、この検出出力につづいて
次の一連のアドレス特定情報の転送を開始する手段を含
むことを特徴とする。
【０００９】前記周辺回路は、前記メモリアレイを構成
するラインデコーダおよびワードデコーダと、前記メモ
リアレイへの微小信号を増幅するセンスアンプと、この
センスアンプと前記ワードデコーダとの間に配置されデ
ータを一時保持するラインバッファと、出力データを一
時保持する出力バッファとを含むことができる。
するラインデコーダおよびワードデコーダと、前記メモ
リアレイへの微小信号を増幅するセンスアンプと、この
センスアンプと前記ワードデコーダとの間に配置されデ
ータを一時保持するラインバッファと、出力データを一
時保持する出力バッファとを含むことができる。
【００１０】
【作用】アクセス終了検出回路がワードデコーダの最終
アドレスを検出し、その検出信号をアクセス制御回路、
ワードデコーダなどの周辺回路に送出する。アクセス制
御回路がその検出信号にしたがってただちにラインバッ
ファに次のアドレス区間のアドレスデータの転送を開始
する。
アドレスを検出し、その検出信号をアクセス制御回路、
ワードデコーダなどの周辺回路に送出する。アクセス制
御回路がその検出信号にしたがってただちにラインバッ
ファに次のアドレス区間のアドレスデータの転送を開始
する。
【００１１】これより、固定されている連続アクセスア
ドレス区間の次のアドレス区間の間で従来要していたア
クセスタイムをなくし、実質的にバーストアクセスによ
るアクセスタイムと同等にすることが可能となり、高速
でデータを読み出すことができる。また、従来のプロセ
スを用いても回路的に対応が可能であり、高速で動作す
る装置を低コストで製作することができる。
ドレス区間の次のアドレス区間の間で従来要していたア
クセスタイムをなくし、実質的にバーストアクセスによ
るアクセスタイムと同等にすることが可能となり、高速
でデータを読み出すことができる。また、従来のプロセ
スを用いても回路的に対応が可能であり、高速で動作す
る装置を低コストで製作することができる。
【００１２】
【実施例】次に、本発明実施例を図面に基づいて説明す
る。図１は本発明第一実施例の構成を示すブロック図、
図２は本発明第一実施例における動作のタイミングを示
す図である。
る。図１は本発明第一実施例の構成を示すブロック図、
図２は本発明第一実施例における動作のタイミングを示
す図である。
【００１３】本発明第一実施例は、データが記憶される
メモリアレイ１４と、このメモリアレイ１４の書込およ
び読出を支援する周辺回路と、アドレス信号を入力し前
記周辺回路のアクセス制御を行うアクセス制御回路１１
とを備え、さらに、本発明の特徴として、一連のアドレ
ス指定情報の最終アドレスを検出するアクセス終了検出
回路１２を備え、アクセス制御回路１１は、このアクセ
ス終了検出回路１２の検出出力を取込み、この検出出力
について次の一連のアドレス指定情報の転送を開始する
手段を含む。
メモリアレイ１４と、このメモリアレイ１４の書込およ
び読出を支援する周辺回路と、アドレス信号を入力し前
記周辺回路のアクセス制御を行うアクセス制御回路１１
とを備え、さらに、本発明の特徴として、一連のアドレ
ス指定情報の最終アドレスを検出するアクセス終了検出
回路１２を備え、アクセス制御回路１１は、このアクセ
ス終了検出回路１２の検出出力を取込み、この検出出力
について次の一連のアドレス指定情報の転送を開始する
手段を含む。
【００１４】また、周辺回路は、メモリアレイ１４を構
成するラインデコーダ１５とワードデコーダ１８と、メ
モリアレイ１４への微小信号を増幅するセンスアンプ１
６と、このセンスアンプ１６とワードデコーダとの間に
配置されデータを一時保持するラインバッファ１７と、
出力データを一時保持する出力バッファ１９とを含む。
成するラインデコーダ１５とワードデコーダ１８と、メ
モリアレイ１４への微小信号を増幅するセンスアンプ１
６と、このセンスアンプ１６とワードデコーダとの間に
配置されデータを一時保持するラインバッファ１７と、
出力データを一時保持する出力バッファ１９とを含む。
【００１５】制御回路１３は制御信号〔外１〕および
〔外２〕により全体の動作を決定し、アクセス制御回路
１１は上位アドレスＡ2 −Ａn の入力によりラインデコ
ーダ１５の出力を決定するとともに、該当するラインの
データをセンスアンプ１６、ラインバッファ１７に転送
する。本発明実施例ではＡ0 、Ａ1 の下位アドレスによ
り４アドレス区間のバーストアクセスの場合を示したも
のであり、Ａ0 、Ａ1 により決定されるワードデゴーダ
１８の出力によりｍビットの出力が読み出される。
〔外２〕により全体の動作を決定し、アクセス制御回路
１１は上位アドレスＡ2 −Ａn の入力によりラインデコ
ーダ１５の出力を決定するとともに、該当するラインの
データをセンスアンプ１６、ラインバッファ１７に転送
する。本発明実施例ではＡ0 、Ａ1 の下位アドレスによ
り４アドレス区間のバーストアクセスの場合を示したも
のであり、Ａ0 、Ａ1 により決定されるワードデゴーダ
１８の出力によりｍビットの出力が読み出される。
【００１６】ここで、アクセス終了検出回路１２は、ア
ドレスＡ0 、Ａ1 により決定されるアドレスの４番目の
アドレス選択を検知し、次のアドレス区間のデータをア
クセス制御回路１１の制御によりラインバッファ１７に
転送し、図２に示すようにアドレス区間の間でのアクセ
スｔACC をなくし、バーストアクセスタイムｔBAC で連
続読み出しを行う。
ドレスＡ0 、Ａ1 により決定されるアドレスの４番目の
アドレス選択を検知し、次のアドレス区間のデータをア
クセス制御回路１１の制御によりラインバッファ１７に
転送し、図２に示すようにアドレス区間の間でのアクセ
スｔACC をなくし、バーストアクセスタイムｔBAC で連
続読み出しを行う。
【００１７】図３は本発明第二実施例の構成を示すブロ
ック図である。第一実施例と異なる点は、バーストアク
セスする区間を任意に設定できるワードアドレス設定回
路２２を備えたことにあり、Ａ0 、Ａ1 で４アドレスＡ
0 −Ａ2 で８アドレス、Ａ0−Ａ3 で１６アドレスを任
意に設定することができる。したがって、バーストアク
セスにより高速にデータを出力し、アドレス区間を必要
に応じて変更することができる。
ック図である。第一実施例と異なる点は、バーストアク
セスする区間を任意に設定できるワードアドレス設定回
路２２を備えたことにあり、Ａ0 、Ａ1 で４アドレスＡ
0 −Ａ2 で８アドレス、Ａ0−Ａ3 で１６アドレスを任
意に設定することができる。したがって、バーストアク
セスにより高速にデータを出力し、アドレス区間を必要
に応じて変更することができる。
【００１８】
【発明の効果】以上説明したように本発明によれば、バ
ーストアクセスによるデータ読み出しにおいて、固定さ
れている連続アクセスアドレス区間の次のアドレス区間
の間で従来要していたアクセスタイムをバーストアクセ
スによるアクセスタイムと同じにすることが可能なため
に高速でデータを読み出すことができ、また、従来のプ
ロセスを用いても回路的に対応することができるために
高速で動作する装置を低コストで製作することができる
効果がある。
ーストアクセスによるデータ読み出しにおいて、固定さ
れている連続アクセスアドレス区間の次のアドレス区間
の間で従来要していたアクセスタイムをバーストアクセ
スによるアクセスタイムと同じにすることが可能なため
に高速でデータを読み出すことができ、また、従来のプ
ロセスを用いても回路的に対応することができるために
高速で動作する装置を低コストで製作することができる
効果がある。
【図１】本発明第一実施例の構成を示すブロック図。
【図２】本発明第一実施例における動作タイミングを示
す図。
す図。
【図３】本発明第二実施例の構成を示すブロック図。
【図４】従来例の構成を示すブロック図。
【図５】従来例における読み出しのタイミングを示す
図。
図。
【図６】従来例における動作タイミングを示す図。
１１、２１、３１ アクセス制御回路 １２ アクセス終了検出回路 １３ 制御回路 １４ メモリアレイ １５ ラインデコーダ １６ センスアンプ １７ ラインバッファ １８ ワードデコーダ １９ 出力バッファ ２２ ワードアドレス設定回路
Claims (2)
- 【請求項１】 データが記憶されるメモリアレイと、 このメモリアレイの書込およびまたは読出を支援する周
辺回路と、 アドレス信号を入力し前記周辺回路のアクセス制御を行
うアクセス制御回路とを備えた半導体メモリ装置におい
て、 一連のアドレス指定情報の最終アドレスを検出するアク
セス終了検出回路を備え、 前記アクセス制御回路は、このアスセス終了検出回路の
検出出力を取込み、この検出出力につづいて次の一連の
アドレス指定情報の転送を開始する手段を含むことを特
徴とする半導体メモリ装置。 - 【請求項２】 前記周辺回路は、前記メモリアレイを構
成するラインデコーダおよびワードデコーダと、 前記メモリアレイへの微小信号を増幅するセンスアンプ
と、 このセンスアンプと前記ワードデコーダとの間に配置さ
れデータを一時保持するラインバッファと、 出力データを一時保持する出力バッファとを含む請求項
１記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4256959A JPH06111561A (ja) | 1992-09-25 | 1992-09-25 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4256959A JPH06111561A (ja) | 1992-09-25 | 1992-09-25 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06111561A true JPH06111561A (ja) | 1994-04-22 |
Family
ID=17299749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4256959A Pending JPH06111561A (ja) | 1992-09-25 | 1992-09-25 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06111561A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08195077A (ja) * | 1995-01-17 | 1996-07-30 | Internatl Business Mach Corp <Ibm> | Ｄｒａｍの転送方式 |
| US6345334B1 (en) | 1998-01-07 | 2002-02-05 | Nec Corporation | High speed semiconductor memory device capable of changing data sequence for burst transmission |
| JP2008226459A (ja) * | 2008-06-23 | 2008-09-25 | Fujitsu Ltd | 半導体記憶装置 |
-
1992
- 1992-09-25 JP JP4256959A patent/JPH06111561A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08195077A (ja) * | 1995-01-17 | 1996-07-30 | Internatl Business Mach Corp <Ibm> | Ｄｒａｍの転送方式 |
| US6345334B1 (en) | 1998-01-07 | 2002-02-05 | Nec Corporation | High speed semiconductor memory device capable of changing data sequence for burst transmission |
| KR100328330B1 (ko) * | 1998-01-07 | 2002-03-12 | 가네꼬 히사시 | 버스트 전송용 데이터 시퀀스를 변화시키는 것이 가능한 |
| JP2008226459A (ja) * | 2008-06-23 | 2008-09-25 | Fujitsu Ltd | 半導体記憶装置 |
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