下面参考图1对本发明的第一实施例进行描述,图1为在预-取***中工作的用于进行以4-字节位单位的猝发传输的第一新型半导体器件。单位字节的数目可以改变为2i,其中i为自然数。半导体存储器件具有包含多个存储单元的存储单元阵列1,用于保证以4-字节(A,B,C及D)为单位的数据的读和写的操作。在描述中假设多个位(A0,A1,A2,A3-Ay)对应于要被写和读的所需数据的标题地址,其中A0为最低有效位,而Ay为最高有效位。半导体存储器件还具有第一地址缓冲器13,用于接收从未示出的外部总线传输的中间有效位(A2,A3,-Ay)。半导体存储器件还具有第二地址缓冲器12,用于接收从外部总线传输的较高有效位(Ax+1,Ax+2,-Ax+y)。半导体存储器件还具有第三地址缓冲器10,用于接收从外部总线传输的低有效位(A1及A2)。半导体存储器件还具有列解码器2,其与第二地址缓冲器12的输出端相连用于接收来自第二地址缓冲器12的较高有效位(Ax+1,Ax+2,-Ax+y),从而操作列解码器2将较高有效位(Ax+1,Ax+2,-Ax+y)解码为被解码的位线选择数据。列解码器2还与和存储单元阵列1相连的存储单元相连用于根据被解码的位线选择数据选择所指定的位线。半导体存储器件还具有行解码器,其与第一地址缓冲器的输出端相连用于从第一地址缓冲器13接收中间有效位(A2,A3,-Ax),从而操作行解码器将中间有效位(A2,A3,-Ax)解码为被解码的字线选择数据。行解码器3还与和存储单元阵列1相连的存储单元相连用于根据被解码的字线选择数据选择所指定的字线。半导体存储器件还具有写-操作-目的的锁存电路4,用于接收连续数据D0,D1,D2,D3,-Dn的连续传输,连续数据D0,D1,D2,D3,-Dn通过未示出的外部总线按时序进行传输,其中“n”为自然数,从而操作写-操作-目的锁存电路4以锁存与外部提供的参考时钟信号同步的连续数据D0,D1,D2,D3,-Dn,用于以4-字节为单位从写-操作-目的锁存电路输出并行数据。半导体存储器件同样具有解码器11,其与第三地址缓冲器10的输出端相连用于从第三地址缓冲器10接收低有效位(A0及A2),从而操作解码器11将低有效位(A1及A2)解码为被解码的地址数据。半导体存储器件还具有写放大器7,其与和存储单元阵列1的存储单元相连的位线相连,从而操作写放大器7将数据以4-字节为单位写入指定的存储单元。半导体存储器件还具有读出放大器8,其与和存储单元阵列1的存储单元相连的位线相连,从而操作读出放大器8从指定的存储单元以4-字节为单位读出数据。半导体存储器件具有数据缓冲器9,其与读出放大器8相连用于以4-字节为单位接收读取的数据并放大数据。半导体存储器件还具有读-操作-目的锁存电路5,用于从指定的存储单元接收4-字节为单位的读取的数据,从而操作读-操作-目的锁存电路5用于与参考时钟信号同步的以每4-字节为单位锁存读取的数据,用于按时序的从读操作目的锁存电路5输出连续数据。半导体存储器件还具有读/写控制电路14,用于产生控制信号以切换读和写操作。读/写操作控制电路14与写放大器7相连,读出放大器8和数据缓冲器9向其发送控制信号。半导体存储器件具有计数器15,用于接收外部提供的参考时钟信号以进行计数操作,从而获得计数值0,1,2或3,并进而解码计数的数值0,1,2,或3。计数器15与读/写控制电路14相连用于接收来自读/写控制电路14的控制信号。计数器15通过五个信号线与写操作目的锁存电路4和读操作目的锁存电路5相连用于向写操作目的锁存电路4和读操作目的锁存电路5发送被解码的计数值和控制信号。
此外,半导体存储器件具有数据顺序切换电路6,用于切换4-字节数据的顺序。数据顺序切换电路6与计数器15相连,用于从计数器15接收被解码的计数值和控制信号,并还与解码器11相连,用于接收从低有效位(A0及A1)起的被解码的地址数据,从而操作数据顺序切换电路6,根据被解码的地址数据,被解码的计数值及控制信号切换4-字节数据的顺序。数据顺序切换电路6还与写操作目的锁存电路4和读操作目的锁存电路5相连以及与写放大器7和数据缓冲器9相连。为了写操作的目的,数据顺序切换电路6从写操作目的锁存电路4接收以4-字节为单位的并行数据,用于根据被解码的地址数据和被解码的计数值切换4-字节数据的顺序,从而数据顺序切换电路6向写放大器7传输被切换顺序4-字节数据。为了读操作的目的,数据顺序切换电路6从数据缓冲器9接收以4-字节为单位的读取数据,用于根据被解码的地址数据和被解码的计数值切换4-字节读取数据的顺序,从而数据顺序切换电路6向读操作目的锁存电路5传送被切换顺序的4-字节读取数据。
在上面的描述中,在操作数据顺序切换电路6切换数据的顺序之前已经将所有的数据存储到写操作目的锁存电路4中。另一种方案是在当将数据存入写操作目的锁存电路4的同时在未示出的寄存器中指定数据锁存位置,为从写操作目的锁存电路4到写放大器7的输出的顺序直接传输锁存4-字节数据,以便使数据被写入具有较少数目数据块的存储单元阵列1中。
下面主要描述上述半导体存储器件的操作。连续数据D0,D1,D2,D3,-Dn与外部提供的参考时钟信号同步的输入半导体存储器件的输入端,其中输入端与写操作目的锁存电路4和读操作目的锁存电路5相连。写操作目的锁存电路4接收顺续传输的连续数据D0,D1,D2,D3,-Dn,从而操作写操作目的锁存电路4将连续数据D0,D1,D2,D3,-Dn转化为以4-字节为单位的并行数据。数据顺序切换电路6接收以4-字节为单位的并行数据,用于根据来自解码器11的被解码的地址数据和来自计数器15的被解码的计数值切换4-字节数据的顺序。数据顺序切换电路6向写放大器传输被切换顺序的4-字节数据,从而操作写放大器7将被切换顺序的4-字节数据写入由列解码器和行解码器3所指定的存储单元中。
同时,为了读操作的目的,读出放大器8***作,从指定的存储单元读出4-字节单位的数据。与读出放大器8相连的数据缓冲器9接收读取的数据用于数据的放大。数据缓冲器9将放大的数据以4-字节为单位传输到数据顺序切换电路6。数据顺序切换电路6从数据缓冲器9以4-字节为单位接收读取的数据,从而操作数据顺序切换电路6根据来自解码器11的被解码的地址数据及来自计数器15的被解码的计数值切换4-字节读取数据的顺序,从而数据顺序切换电路6将被顺序切换的4-字节数据传输到读操作目的锁存电路5。操作读操作目的锁存电路锁存以4-字节为单位的读取的数据用于与参考时钟信号同步的从读操作目的锁存电路5按时序输出连续数据。
读/写控制电路14产生控制信号,从而操作读出放大器8在由数据顺序切换电路6对4-字节数据的切换操作期间从存储单元阵列1读取下一个数据,读取的数据被读出放大器8进行锁存。
下面将描述数据顺序切换电路6对4-字节数据的顺序进行切换的操作。操作数据顺序切换电路6以计算来自解码器11的标题地址的低有效位(A0及A1)及来自计数器15的被解码的计数值的逻辑值“EXOR”,从而数据顺序切换电路6根据所计算的逻辑值“EXOR”切换4-字节单位的数据的顺序。图2为数据顺序切换电路根据所计算的逻辑值“EXOR”切换4-字节单位的数据的操作的示意表。假设4-字节数据“D0,D1,D2,及D3”被输入数据顺序切换电路6。从计数器15进入数据顺序切换电路6的被解码的计数值总是以(0,0),(0,1),(1,0),及(1,1)的顺序进行变化,如果标题地址的低有效位(A0及A1)是(0,0),则逻辑值“EXOR”通过改变(0,0),(0,1),(1,0)及(1,1)的被解码的计数值从而以(0,0),(0,1),(1,0)及(1,1)的顺序进行变化,由此数据从数据顺序切换电路6以D0,D1,D2,及D3的顺序输出。如果标题地址的低有效位(A0及A1)为(0,1),则逻辑值“EXOR”通过改变(0,0),(0,1),(1,0),及(1,1)的被解码的计数值从而以(0,1),(0,0),(1,1)及(1,0)的顺序变化,由此数据从数据顺序切换电路6以D1,D0,D3,D2的顺序输出。如果标题地址的低有效位(A0及A1)为(1,0),则逻辑值“EXOR”通过改变(0,1),(0,0),(1,1)及(1,0)的被解码的计数值从而以(1,0),(1,1),(0,0)及(0,1)的顺序进行变化,由此数据从数据顺序切换电路6以D2,D3,D0,及D1的顺序输出。如果标题地址的低有效位(A0及A1)为(1,1),则逻辑值“EXOR”通过改变(0,1),(0,0),(1,1),及(1,0)的被解码的计数值从而以(1,1),(1,0),(0,1)及(0,0)的顺序变化,由此数据从数据顺序切换电路6以D3,D2,D1,D0的顺序输出。
上述的顺序-切换的4-字节数据被写入由标题地址的低有效位指定的地址中。假设存储单元阵列1的区域“A”是以“地址0”,“地址4”及“地址8”的顺序被定位,存储单元阵列1的区域“B”是以“地址1”,“地址5”及“地址9”的顺序被定位,存储单元阵列1的区域“C”是以“地址2”,“地址6”及“地址10”的顺序被定位,存储单元阵列1的区域“D”是以“地址3”,“地址6”及“地址11”的顺序被定位。如果标题地址的低有效位(A0及A1)是(1,0),指定地址“地址2”,则数据“D2”被存入存储单元阵列1的区域“C”,数据“D3”被存入存储单元阵列1的区域“D”,数据“D0”被存入存储单元阵列1的区域“A”,数据“D1”被存入存储单元阵列1的区域“B”。正如这里所述,即使以任何顺序输入数据D0,D1,D2,D3,数据顺序切换电路6切换数据D0,D1,D2,D3的顺序,从而各个数据D0,D1,D2,D3对应与它们的地址被存入区域“A”,“B”,“C”,“D”。
下面将对半导体存储器件的数据读操作进行描述。如果标题地址的低有效位是(0,0),指定“地址0”,则首先输出存在存储单元阵列1的区域“A”中的数据D0,接着输出存在存储单元阵列1的区域“B”中的数据D1,然后输出存在存储单元阵列1的区域“C”中的数据D2,最后输出存在存储单元阵列1的区域“D”中的数据D3。如果标题地址的低有效位(A0及A1)是(0,1),指定“地址1”,则首先输出存在存储单元阵列1的区域“B”中的数据D1,接着输出存在存储单元阵列1的区域“A”中的数据D0,然后输出存在存储单元阵列1的区域“D”中的数据D3,最后输出存在存储单元阵列1的区域“C”中的数据D2。如果标题地址的低有效位(A0及A1)是(1,0),指定“地址2”,则首先输出存在存储单元阵列1的区域“C”中的数据D2,接着输出存在存储单元阵列1的区域“D”中的数据D3,然后输出存在存储单元阵列1的区域“A”中的数据D0,最后输出存在存储单元阵列1的区域“B”中的数据D1。如果标题地址的低有效位(A0及A1)是(1,1),指定“地址3”,则首先输出存在存储单元阵列1的区域“D”中的数据D3,接着输出存在存储单元阵列1的区域“C”中的数据D2,然后输出存在存储单元阵列1的区域“B”中的数据D1,最后输出存在存储单元阵列1的区域“A”中的数据D0。如上所述,即使指定了任何地址,也首先输出对应于所指定地址的数据。
在上面的实施例中,4-字节数据被同时写入和读出存储单元阵列1。也即,被同时写入和读出存储单元阵列的数据数为4。如果m-字节数据被同时写入和读出存储单元阵列1或同时写入和读出存储单元阵列的数据数是“m”,则操作数据顺序切换电路6以计算低有效位及时钟计数器输出的逻辑值“EXOR”,其中低有效位的数目被限定为log2m,从而根据所计算的逻辑值“EXOR”确定数据输出的顺序。
如果,如上所述,通过未示出的CPU读出以4-字节为单位的数据D0,D1,-Dn,则同时从存储单元阵列1读出或写入的数据的适宜的单位或组被固定为D0到D3,D4到D7,及Dn-3到Dn,假设同时从存储单元阵列1读出或写入适宜的数据单位或数据组时不需要对字线的切换操作。
根据本发明,在当数据顺序切换电路6切换前面数据组的顺序时将下一组数据存储进读出放大器8,随后读操作目的锁存电路5锁存前面数据组的被切换顺序的数据,为此,CPU被允许连续抽取数据,从而提高外部数据总线的自由度。
数据顺序切换电路6使用简单逻辑切换数据的顺序,为此,即使在多个字节的数据将被猝发传输时也可实现高速的处理。
图3中示出了本发明的第一种变化形式,数据顺序切换电路6可包含由多个开关17构成的切换网,每个都具有预先设定的输入和输出路径,从而切换网络可根据低有效位的被解码的数据选择多种模式中的任何一个,例如(A0,A1)。也即,在此情况下,数据顺序切换电路6用不需时钟计数值选择多种模式中的一个。切换网络的结构使得在当数据输出的顺序是根据低有效位的逻辑值“EXOR”及时钟计数器15的输出进行确定的,数据以相同的顺序输出。如果m字节数据被同时写入或读出存储单元阵列1或同时写入及读出存储单元阵列1的数据数是“m”,则所需的切换开关17的数目是m2。同时写入和读出存储单元阵列1的数据数的增加导致所需开关17的数目的增加。然而,根据上面的描述,单个的数据顺序切换电路6通常用于写和读的操作,以减少电路所占的面积。开关17可包含单个的晶体管或多个传输门或逻辑门。
根据上面的实施例,所读取的数据从读出放大器8通过数据缓冲器9传输到数据顺序切换电路6。在传输到数据顺序切换电路6之前可暂时在数据缓冲器9种锁存数据。在此情况下,在数据顺序切换电路6切换数据顺序期间,可以准备从与字线相连的存储单元读取数据的操作。
根据上面的实施例,即使CPU只需要数据D3,连续数据D0,D1,D2,及D3被同时输出。然而,允许CPU忽略数据D0,D1,D2或在安装在其内的主高速缓冲存储器中复制数据D0,D1,D2。
上述的新型的半导体存储器件具有下面的优点。
数据顺序切换电路6成组的切换数据的顺序用于同时从存储单元阵列写入和读出数据,从而保证CPU首先获取由标题地址的低有效位指定的数据,随后按所切换的顺序连续获取剩余的数据,而无须切换所选的字线。
数据顺序切换电路6通常用于数据写和读操作,以减少所需的电路面积。
数据顺序切换电路6通过简单的逻辑操作计算标题地址的低有效位及时钟计数器的输出的EXOR,其中低有效位的数目由log2m决定,从而数据顺序切换电路6根据所计算的“EXOR”确定数据的顺序。
在当数据顺序切换电路6切换前面一组数据的顺序时将下面一组数据存入读出放大器8,接着读操作目的锁存电路5锁存前面一组的顺序切换的数据,从而允许CPU在无等待操作的情况下连续获取数据,从而提高外部总线的自由度。
第二实施例
下面参考图4详细描述本发明的第二实施例,图4为根据本发明第二实施例的在预-取***中工作的用于进行以4-字节为单位的猝发传输的第二种新型半导体器件。单位字节的数目可以改变为2i,其中i为自然数。第二实施例与第一实施例的区别在于数据顺序切换电路被提供用于切换数据写操作中的数据的顺序,而数据顺序控制电路同样提供用于切换数据读操作中的数据的顺序,从而即使同时从存储单元阵列写入和读出的数据数增大,也可抑制数据顺序切换电路的面积的增大。
半导体存储器件具有包含多个存储单元的存储单元阵列1,用于保证以4-字节(A,B,C及D)为单位的数据的读和写的操作。在描述中假设多个位(A0,A1,A2,A3-Ay)对应于要被写和读的所需数据的标题地址,其中A0为最低有效位,而Ay为最高有效位。半导体存储器件还具有第一地址缓冲器13,用于接收从未示出的外部总线传输的中间有效位(A2,A3,-Ay)。半导体存储器件还具有第二地址缓冲器12,用于接收从外部总线传输的较高有效位(Ax+1,Ax+2,-Ax+y)。半导体存储器件还具有第三地址缓冲器10,用于接收从外部总线传输的较低有效位(A1及A2)。半导体存储器件还具有列解码器2,其与第二地址缓冲器12的输出端相连用于接收来自第二地址缓冲器12的较高有效位(Ax+1,Ax+2,-Ax+y),从而操作列解码器2将较高有效位(Ax+1,Ax+2,-Ax+y)解码为被解码的位线选择数据。列解码器2还与和存储单元阵列1相连的存储单元相连用于根据被解码的位线选择数据选择所指定的位线。半导体存储器件还具有行解码器3,其与第一地址缓冲器13的输出端相连用于从第一地址缓冲器13接收中间有效位(A2,A3,-Ax),从而操作行解码器将中间有效位(A2,A3,-Ax)解码为被解码的字线选择数据。行解码器3还与和存储单元阵列1相连的存储单元相连用于根据被解码的字线选择数据选择所指定的字线。半导体存储器件还具有写-操作-目的的锁存电路4,用于接收连续数据D0,D1,D2,D3,-Dn的连续传输,连续数据D0,D1,D2,D3,-Dn通过未示出的外部总线按时序进行传输,其中“n”为自然数,从而操作写-操作-目的锁存电路4,以锁存与外部提供的参考时钟信号同步的连续数据D0,D1,D2,D3,-Dn,用于以4-字节为单位从写-操作-目的锁存电路输出并行数据。半导体存储器件还具有解码器11,其与第三地址缓冲器10的输出端相连用于从第三地址缓冲器10接收低有效位(A0及A2),从而操作解码器11将低有效位(A1及A2)解码为被解码的地址数据。半导体存储器件还具有写放大器7,其与和存储单元阵列1的存储单元相连的位线相连,从而操作写放大器7将数据以4-字节为单位写入指定的存储单元。半导体存储器件还具有读出放大器8,其与和存储单元阵列1的存储单元相连的位线相连,从而操作读出放大器8从指定的存储单元以4-字节为单位读出数据。半导体存储器件具有数据缓冲器9,其与读出放大器8相连用于以4-字节为单位接收读取的数据并放大数据。半导体存储器件还具有与数据缓冲器9相连的读-操作-目的锁存电路5,用于从数据缓冲器9接收4-字节为单位的读取的数据,从而操作读-操作-目的锁存电路5用于与参考时钟信号同步的以每4-字节为单位锁存读取的数据,用于按时序的从读操作目的锁存电路5输出连续数据。半导体存储器件还具有读/写控制电路14,用于产生控制信号以切换读和写操作。读/写操作控制电路14与写放大器7相连,读出放大器8和数据缓冲器9向其发送控制信号。半导体存储器件具有计数器15,用于接收外部提供的参考时钟信号以进行计数操作,从而获得计数值0,1,2或3,并进而解码计数的数值0,1,2,或3。计数器15与读/写控制电路14相连用于接收来自读/写控制电路14的控制信号。计数器15通过五个信号线与写操作目的锁存电路4和读操作目的锁存电路5相连用于向写操作目的锁存电路4和读操作目的锁存电路5发送被解码的计数值和控制信号。
此外,半导体存储器件具有数据顺序切换电路6,用于切换4-字节数据的顺序。数据顺序切换电路6与计数器15相连,用于从计数器15接收被解码的计数值和控制信号,并还与解码器11相连,用于从低有效位(A0及A1)接收被解码的地址数据,从而操作数据顺序切换电路6,根据被解码的地址数据,被解码的计数值及控制信号切换4-字节数据的顺序。数据顺序切换电路6还与写操作目的锁存电路4和写放大器7相连。为了写操作的目的,数据顺序切换电路6从写操作目的锁存电路4接收以4-字节为单位的并行数据,用于根据被解码的地址数据和被解码的计数值以及控制信号切换4-字节数据的顺序,从而数据顺序切换电路6向写放大器7传输被切换顺序的4-字节数据。
此外,半导体存储器件具有数据顺序控制电路16,用于切换4-字节数据的顺序。数据顺序控制电路16与计数器15相连用于从计数器15接收被解码的计数值和控制信号,并与解码器11相连用于从低有效位(A0及A1)接收被解码的地址数据,从而数据顺序控制电路16根据被解码的地址数据,被解码的计数值及控制信号切换4-字节数据的顺序。数据顺序控制电路16还与读操作目的锁存电路5相连。为了读操作的目的,数据顺序控制电路16根据被解码的地址数据及被解码的计数值切换锁存在读操作目的锁存电路5中的4-字节数据的顺序,从而读操作目的锁存电路5按切换的顺序输出读取的数据。
在上面的描述中,在操作数据顺序切换电路6切换数据的顺序之前已经将所有的数据存储到写操作目的锁存电路4中。另一种方案是在当将数据存入写操作目的锁存电路4的同时在未示出的寄存器中指定数据锁存位置,为从写操作目的锁存电路4到写放大器7的输出的顺序直接传输锁存4-字节数据,以便与切换数据顺序提供相同的效果,由此数据被写入具有较少数目数据块的存储单元阵列1中。
下面主要描述上述半导体存储器件的操作。连续数据D0,D1,D2,D3,-Dn被外部提供的参考时钟信号同步的输入半导体存储器件的输入端,其中输入端与写操作目的锁存电路4和读操作目的锁存电路5相连。写操作目的锁存电路4接收顺序传输的连续数据D0,D1,D2,D3,-Dn,从而操作写操作目的锁存电路4将连续数据D0,D1,D2,D3,-Dn转化为以4-字节为单位的并行数据。数据顺序切换电路6接收以4-字节为单位的并行数据,用于根据来自解码器11的被解码的地址数据和来自计数器15的被解码的计数值切换4-字节数据的顺序。数据顺序切换电路6向写放大器7传输被切换顺序的4-字节数据,从而操作写放大器7将被切换顺序的4-字节数据写入由列解码器2和行解码器3所指定的存储单元中。
同时,为了读操作的目的,读出放大器8***作以从指定的存储单元读出4-字节单位的数据。与读出放大器8相连的数据缓冲器9接收读取的数据用于数据的放大。数据缓冲器9将放大的数据以4-字节为单位传输到读操作目的锁存电路5。读操作目的锁存电路5接收来自数据缓冲器9的以4-字节为单位的读取的数据从而数据顺序控制电路16产生控制信号,根据来自解码器11的被解码的地址数据及来自时钟计数器15的被解码的计数值控制或切换所输出的4-字节数据的顺序,从而读操作目的锁存电路5与时钟信号同步的示出顺序切换的数据的输出。
读/写控制电路14产生控制信号,从而操作读出放大器8在由数据顺序切换电路6对4-字节数据的切换操作期间从存储单元阵列1读取下一个数据,读取的数据被读出放大器8进行锁存。
下面将描述数据顺序切换电路6对4-字节数据的顺序进行切换的操作。操作数据顺序切换电路6计算来自解码器11的标题地址的低有效位(A0及A1)及来自计数器15的被解码的计数值的逻辑值“EXOR”,从而数据顺序切换电路6根据所计算的逻辑值“EXOR”切换4-字节单位的数据的顺序。图2为数据顺序切换电路根据所计算的逻辑值“EXOR”切换4-字节单位的数据的操作的示意表。假设4-字节数据“D0,D1,D2,及D3”被输入数据顺序切换电路6。从计数器15进入数据顺序切换电路6的被解码的计数值总是以(0,0),(0,1),(1,0),及(1,1)的顺序进行变化,如果标题地址的低有效位(A0及A1)是(0,0),则逻辑值“EXOR”通过改变(0,0),(0,1),(1,0)及(1,1)的被解码的计数值从而以(0,0),(0,1),(1,0)及(1, 1)的顺序进行变化,由此数据从数据顺序切换电路6以D0,D1,D2,及D3的顺序输出。如果标题地址的低有效位(A0及A1)为(0,1),则逻辑值“EXOR”通过改变(0,0),(0,1),(1,0),及(1,1)的被解码的计数值从而以(0,1),(0,0),(1,1)及(1,0)的顺序变化,由此数据从数据顺序切换电路6以D1,D0,D3,D2的顺序输出。如果标题地址的低有效位(A0及A1)为(1,0),则逻辑值“EXOR”通过改变(0,1),(0,0),(1,1)及(1,0)的被解码的计数值从而以(1,0),(1,1),(0,0)及(0,1)的顺序进行变化,由此数据从数据顺序切换电路6以D2,D3,D0,及D1的顺序输出。如果标题地址的低有效位(A0及A1)为(1,1),则逻辑值“EXOR”通过改变(0,1),(0,0),(1,1),及(1,0)的被解码的计数值从而以(1,1),(1,0),(0,1)及(0,0)的顺序变化,由此数据从数据顺序切换电路6以D3,D2,D1,D0的顺序输出。
上述的顺序-切换的4-字节数据被写入由标题地址的低有效位指定的地址中。假设存储单元阵列1的区域“A”是以“地址0”,“地址4”及“地址8”的顺序被定位,存储单元阵列1的区域“B”是以“地址1”,“地址5”及“地址9”的顺序被定位,存储单元阵列1的区域“C”是以“地址2”,“地址6”及“地址10”的顺序被定位,存储单元阵列1的区域“D”是以“地址3”,“地址6”及“地址11”的顺序被定位。如果标题地址的低有效位(A0及A1)是(1,0),指定地址“地址2”,则数据“D2”被存入存储单元阵列1的区域“C”,数据“D3”被存入存储单元阵列1的区域“D”,数据“D0”被存入存储单元阵列1的区域“A”,数据“D1”被存入存储单元阵列1的区域“B”。正如这里所述,即使以任何顺序输入数据D0,D1,D2,D3,数据顺序切换电路6切换数据D0,D1,D2,D3的顺序,从而各个数据D0,D1,D2,D3对应与它们的地址被存入区域“A”,“B”,“C”,“D”。
下面将对半导体存储器件的数据读操作进行描述。如果标题地址的低有效位是(0,0),指定“地址0”,则首先输出存在存储单元阵列1的区域“A”中的数据D0,接着输出存在存储单元阵列1的区域“B”中的数据D1,然后输出存在存储单元阵列1的区域“C”中的数据D2,最后输出存在存储单元阵列1的区域“D”中的数据D3。如果标题地址的低有效位(A0及A1)是(0,1),指定“地址1”,则首先输出存在存储单元阵列1的区域“B”中的数据D1,接着输出存在存储单元阵列1的区域“A”中的数据D0,然后输出存在存储单元阵列1的区域“D”中的数据D3,最后输出存在存储单元阵列1的区域“C”中的数据D2。如果标题地址的低有效位(A0及A1)是(1,0),指定“地址2”,则首先输出存在存储单元阵列1的区域“C”中的数据D2,接着输出存在存储单元阵列1的区域“D”中的数据D3,然后输出存在存储单元阵列1的区域“A”中的数据D0,最后输出存在存储单元阵列1的区域“B”中的数据D1。如果标题地址的低有效位(A0及A1)是(1,1),指定“地址3”,则首先输出存在存储单元阵列1的区域“D”中的数据D3,接着输出存在存储单元阵列1的区域“C”中的数据D2,然后输出存在存储单元阵列1的区域“B”中的数据D1,最后输出存在存储单元阵列1的区域“A”中的数据D0。如上所述,即使指定了任何地址,也首先输出对应于所指定地址的数据。
在上面的实施例中,4-字节数据被同时写入和读出存储单元阵列1。也即,被同时写入和读出存储单元阵列的数据数为4。如果m-字节数据被同时写入和读出存储单元阵列1或同时写入和读出存储单元阵列的数据数是“m”,则操作数据顺序切换电路6计算低有效位及时钟计数器输出的逻辑值“EXOR”,其中低有效位的数目被限定为log2m,从而根据所计算的逻辑值“EXOR”确定数据输出的顺序。
如果,如上所述,通过未示出的CPU读出以4-字节为单位的数据D0,D1,-Dn,则同时从存储单元阵列1读出或写入的数据的适宜的单位或组被固定为D0到D3,D4到D7,及Dn-3到Dn,假设同时从存储单元阵列1读出或写入适宜的数据单位或数据组时不需要对字线的切换操作。
根据本发明,在当数据顺序切换电路6切换前面数据组的顺序时将下一组数据存储进读出放大器8,随后读操作目的锁存电路5锁存前面数据组的被切换顺序的数据,为此,CPU被允许连续抽取数据,从而提高外部数据总线的自由度。
数据顺序切换电路6使用简单的逻辑切换数据的顺序,为此,即使在多个字节的数据将被猝发传输时也可实现高速的处理。
图3中示出了本发明的第一种变化形式,每个数据顺序切换电路6和数据顺序控制电路16可包含由多个开关17构成的切换网,每个都具有预先设定的输入和输出路径,从而切换网络可根据低有效位的被解码的数据选择多种模式中的任何一个,例如(A0,A1)。也即,在此情况下,数据顺序切换电路6不需用时钟计数值选择多种模式中的一个。切换网络的结构使得在当数据输出的顺序是根据低有效位的逻辑值“EXOR”及时钟计数器15的输出进行确定时,数据以相同的顺序输出。如果m-字节数据被同时写入或读出存储单元阵列1或同时写入及读出存储单元阵列1的数据数是“m”,则所需的切换开关17的数目是m2。同时写入和读出存储单元阵列1的数据数的增加导致所需开关17的数目的增加。然而,根据上面的描述,单个的数据顺序切换电路6通常用于写和读的操作,以减少电路所占的面积。开关17可包含单个的晶体管或数个传输门或逻辑门。
根据上面的实施例,所读取的数据从读出放大器8通过数据缓冲器9传输到数据顺序切换电路6。在传输到数据顺序切换电路6之前可暂时在数据缓冲器9种锁存数据。在此情况下,在数据顺序切换电路6切换数据顺序期间,可以准备从与字线相连的存储单元读取数据的操作。
根据上面的实施例,即使CPU只需要数据D3,连续数据D0,D1,D2,及D3被同时输出。然而,允许CPU忽略数据D0,D1,D2或在安装在其内的主高速缓冲存储器中复制数据D0,D1,D2。
上述的新型的半导体存储器件具有下面的优点。
每个数据顺序切换电路6和数据顺序控制电路16成组的切换数据的顺序用于同时从存储单元阵列写入和读出数据,从而保证CPU首先获取由标题地址的低有效位指定的数据,随后按所切换的顺序连续获取剩余的数据,而无须切换所选的字线。
数据顺序切换电路6通过简单的逻辑操作计算标题地址的低有效位及时钟计数器的输出的EXOR,其中低有效位的数目由log2m决定,从而数据顺序切换电路6根据所计算的“EXOR”确定数据的顺序。
不仅数据顺序切换电路6被提供用于切换数据读操作中的数据的顺序,而且数据顺序控制电路16单独提供用于切换数据读操作中的数据的顺序,从而即使增加从存储单元阵列1同时写入和读出的数据数,也可抑制数据顺序切换电路6的所需的面积。
上述半导体存储器件的数据读出线路不具有构成数据顺序切换电路的晶体管。这实现了电路设计中的最小布线距离,从而减少了芯片面积,并抑制了线路中信号传输的延迟。
对本领域的技术人员而言,本发明可作各种修改,但需明确的是本发明所示出并描述的实施例并不构成对本发明的限制,相应的,需明确权利要求包含在本发明实质及范围内的各种变化。