JP2775549B2 - 連想メモリセルおよび連想メモリ回路 - Google Patents
連想メモリセルおよび連想メモリ回路Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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Description
【０００１】
【産業上の利用分野】この発明は連想メモリシステムに
利用される連想メモリ回路およびこの連想メモリ回路に
用いられる連想メモリセルの構成に関する。
利用される連想メモリ回路およびこの連想メモリ回路に
用いられる連想メモリセルの構成に関する。
【０００２】
【従来の技術】マイクロプロセサを利用するシステムに
おいては、低速かつ大記憶容量のたとえば磁気ディスク
からなる外部記憶装置と、このディスク記憶装置よりも
高速な半導体素子を用いた記憶装置と２階層以上のメモ
リ構造が一般に利用される。マイクロプロセサが直接ア
クセスするメモリ素子は、通常、半導体素子で構成され
る。
おいては、低速かつ大記憶容量のたとえば磁気ディスク
からなる外部記憶装置と、このディスク記憶装置よりも
高速な半導体素子を用いた記憶装置と２階層以上のメモ
リ構造が一般に利用される。マイクロプロセサが直接ア
クセスするメモリ素子は、通常、半導体素子で構成され
る。
【０００３】半導体素子を用いたメモリ素子には、ダイ
ナミック動作を行なうダイナミック型半導体記憶素子
（ＤＲＡＭ）と、スタティック動作を行なうスタティッ
ク型半導体記憶素子（ＳＲＡＭ）がある。ＤＲＡＭは、
このダイナミック動作のために信号線を所定電位へプリ
チャージする必要があり、一般にＳＲＡＭよりも低速で
ある。マイクロプロセサ等のプロセサを利用するシステ
ムにおいては、プロセサの高速性能を損わないようにす
るために、一般に、大記憶容量であるものの比較的低速
動作をするＤＲＡＭ回路と、小記憶容量であるものの高
速動作をするＳＲＡＭ回路とが利用される。
ナミック動作を行なうダイナミック型半導体記憶素子
（ＤＲＡＭ）と、スタティック動作を行なうスタティッ
ク型半導体記憶素子（ＳＲＡＭ）がある。ＤＲＡＭは、
このダイナミック動作のために信号線を所定電位へプリ
チャージする必要があり、一般にＳＲＡＭよりも低速で
ある。マイクロプロセサ等のプロセサを利用するシステ
ムにおいては、プロセサの高速性能を損わないようにす
るために、一般に、大記憶容量であるものの比較的低速
動作をするＤＲＡＭ回路と、小記憶容量であるものの高
速動作をするＳＲＡＭ回路とが利用される。
【０００４】図９は、プロセサを用いたデータ処理シス
テムの一般的構成を示す図である。図９において、デー
タ処理システムは、たとえばマイクロプロセサからなる
処理装置３１と、高速動作するキャッシュメモリ３０
と、大記憶容量の主記憶として機能するＤＲＡＭ回路３
４を含む。キャッシュメモリ３０は、小記憶容量かつ高
速動作するＳＲＡＭ回路３３と、ＳＲＡＭ回路３３に格
納されたデータのタグアドレスを格納するＣＡＭ回路３
２を含む。
テムの一般的構成を示す図である。図９において、デー
タ処理システムは、たとえばマイクロプロセサからなる
処理装置３１と、高速動作するキャッシュメモリ３０
と、大記憶容量の主記憶として機能するＤＲＡＭ回路３
４を含む。キャッシュメモリ３０は、小記憶容量かつ高
速動作するＳＲＡＭ回路３３と、ＳＲＡＭ回路３３に格
納されたデータのタグアドレスを格納するＣＡＭ回路３
２を含む。
【０００５】処理装置３１が必要とするデータは、通
常、大記憶容量のＤＲＡＭ回路３４に格納される。この
ＤＲＡＭ回路３４に格納されたデータのうち処理装置３
１が頻繁に使用する少量のデータがキャッシュメモリ３
０内のＳＲＡＭ回路３３内に格納される。処理装置３１
は、通常まずキャッシュメモリ３０のＳＲＡＭ回路３３
へアクセスする。ＳＲＡＭ回路３３は高速動作する。し
たがって、処理装置３１がＳＲＡＭ回路３３に格納され
ているデータを頻繁に利用する場合には、処理装置３１
の高速動作性能は損われず、高速でデータ処理が実行さ
れる。ＳＲＡＭ回路３３に格納されていないデータを処
理装置３１が利用する場合には、処理装置３１はＤＲＡ
Ｍ回路３４へアクセスする。
常、大記憶容量のＤＲＡＭ回路３４に格納される。この
ＤＲＡＭ回路３４に格納されたデータのうち処理装置３
１が頻繁に使用する少量のデータがキャッシュメモリ３
０内のＳＲＡＭ回路３３内に格納される。処理装置３１
は、通常まずキャッシュメモリ３０のＳＲＡＭ回路３３
へアクセスする。ＳＲＡＭ回路３３は高速動作する。し
たがって、処理装置３１がＳＲＡＭ回路３３に格納され
ているデータを頻繁に利用する場合には、処理装置３１
の高速動作性能は損われず、高速でデータ処理が実行さ
れる。ＳＲＡＭ回路３３に格納されていないデータを処
理装置３１が利用する場合には、処理装置３１はＤＲＡ
Ｍ回路３４へアクセスする。
【０００６】上述のようにメモリを、高速動作するキャ
ッシュメモリ３０と、低速であるものの大記憶容量のＤ
ＲＡＭ回路３４と階層構造とすることにより、頻繁に利
用されるデータが高速動作するキャッシュメモリ３０に
格納されているため、処理装置３１は、あたかも大記憶
容量かつ高速なメモリ素子を利用しているようにふるま
うことができる。したがって、このデータ処理システム
は高速で動作することになる。
ッシュメモリ３０と、低速であるものの大記憶容量のＤ
ＲＡＭ回路３４と階層構造とすることにより、頻繁に利
用されるデータが高速動作するキャッシュメモリ３０に
格納されているため、処理装置３１は、あたかも大記憶
容量かつ高速なメモリ素子を利用しているようにふるま
うことができる。したがって、このデータ処理システム
は高速で動作することになる。
【０００７】このキャッシュメモリ３０のＳＲＡＭ回路
３３内に処理装置３１が必要とするデータが存在するか
否かを判断するために、ＣＡＭ回路３２が設けられる。
ＣＡＭ回路３２は、ＳＲＡＭ回路３３に記憶されたデー
タのタグアドレスを記憶する。通常ＳＲＡＭ回路３３に
は、主記憶としてのＤＲＡＭ回路３４からデータブロッ
クが転送されてそこに格納される。ＣＡＭ回路３２に格
納されるタグアドレスは、このデータブロックの各デー
タに共通なアドレス部分である。ＳＲＡＭ回路３３は固
定データを記憶するのではない。処理装置３１からの要
求に従って、ＳＲＡＭ回路３３が記憶するＤＲＡＭ回路
３４の上でのデータ領域は変化する。しかし、あるデー
タ処理において処理装置３１からのメモリアクセス領域
には局所性が存在する。すなわち、あるデータがアクセ
スされた場合には、それに連続するアドレスのデータま
たはその近傍のデータがアクセスされる可能性が高い。
したがって、処理装置３１からの要求に従って主記憶と
してのＤＲＡＭ回路３４から取出してキャッシュメモリ
３０内のＳＲＡＭ回路３３に格納したデータは、その後
もしばらくは処理装置３１によりアクセスされる可能性
が高い。したがって、一旦キャッシュメモリ３０のＳＲ
ＡＭ回路３３へＤＲＡＭ回路３４のデータが格納される
と、このＳＲＡＭ回路３３の高速動作性の効果が発揮さ
れ、処理装置３１のメモリアクセスの待ち時間なし（ノ
ー・ウェイト）が実現される。すなわち、処理装置３１
は、その処理動作がメモリアクセス時間により遅延され
ることがない。
３３内に処理装置３１が必要とするデータが存在するか
否かを判断するために、ＣＡＭ回路３２が設けられる。
ＣＡＭ回路３２は、ＳＲＡＭ回路３３に記憶されたデー
タのタグアドレスを記憶する。通常ＳＲＡＭ回路３３に
は、主記憶としてのＤＲＡＭ回路３４からデータブロッ
クが転送されてそこに格納される。ＣＡＭ回路３２に格
納されるタグアドレスは、このデータブロックの各デー
タに共通なアドレス部分である。ＳＲＡＭ回路３３は固
定データを記憶するのではない。処理装置３１からの要
求に従って、ＳＲＡＭ回路３３が記憶するＤＲＡＭ回路
３４の上でのデータ領域は変化する。しかし、あるデー
タ処理において処理装置３１からのメモリアクセス領域
には局所性が存在する。すなわち、あるデータがアクセ
スされた場合には、それに連続するアドレスのデータま
たはその近傍のデータがアクセスされる可能性が高い。
したがって、処理装置３１からの要求に従って主記憶と
してのＤＲＡＭ回路３４から取出してキャッシュメモリ
３０内のＳＲＡＭ回路３３に格納したデータは、その後
もしばらくは処理装置３１によりアクセスされる可能性
が高い。したがって、一旦キャッシュメモリ３０のＳＲ
ＡＭ回路３３へＤＲＡＭ回路３４のデータが格納される
と、このＳＲＡＭ回路３３の高速動作性の効果が発揮さ
れ、処理装置３１のメモリアクセスの待ち時間なし（ノ
ー・ウェイト）が実現される。すなわち、処理装置３１
は、その処理動作がメモリアクセス時間により遅延され
ることがない。
【０００８】ＣＡＭ回路３２は、処理装置３１からアド
レスバス３６に与えられるアドレス信号ＡＤＤのうちタ
グアドレス部分を受け、そこに格納されたタグアドレス
と比較する。アドレスバス３６上に与えられたタグアド
レスとＣＡＭ回路３２内に格納されたタグアドレスとが
一致する場合には、ＣＡＭ回路３２は信号線３７上に信
号ＣＨを発生する。キャッシュメモリ３０の中に処理装
置３１が必要とするデータが存在することをキャッシュ
メモリにヒットするという。このキャッシュメモリへの
ヒット時には信号ＣＨが活性化される。処理装置３１は
この信号線３７上のキャッシュヒット信号ＣＨに従っ
て、ＳＲＡＭ回路３３またはＤＲＡＭ回路３４へアクセ
スする。
レスバス３６に与えられるアドレス信号ＡＤＤのうちタ
グアドレス部分を受け、そこに格納されたタグアドレス
と比較する。アドレスバス３６上に与えられたタグアド
レスとＣＡＭ回路３２内に格納されたタグアドレスとが
一致する場合には、ＣＡＭ回路３２は信号線３７上に信
号ＣＨを発生する。キャッシュメモリ３０の中に処理装
置３１が必要とするデータが存在することをキャッシュ
メモリにヒットするという。このキャッシュメモリへの
ヒット時には信号ＣＨが活性化される。処理装置３１は
この信号線３７上のキャッシュヒット信号ＣＨに従っ
て、ＳＲＡＭ回路３３またはＤＲＡＭ回路３４へアクセ
スする。
【０００９】ＣＡＭ回路３２は、上述のように、与えら
れたタグアドレスとそこに記憶されているタグアドレス
とを比較し、その比較結果を示す信号を出力する機能を
備える。ＣＡＭ回路３２は、また、通常のメモリ回路の
ように外部からデータを書込みかつ読出すこともでき
る。ＣＡＭ回路３２には、一般に連想メモリと呼ばれる
メモリ回路の一種が用いられる。
れたタグアドレスとそこに記憶されているタグアドレス
とを比較し、その比較結果を示す信号を出力する機能を
備える。ＣＡＭ回路３２は、また、通常のメモリ回路の
ように外部からデータを書込みかつ読出すこともでき
る。ＣＡＭ回路３２には、一般に連想メモリと呼ばれる
メモリ回路の一種が用いられる。
【００１０】図１０は、ＣＡＭ回路の機能的構成を示す
図である。図１０において、ＣＡＭ回路３４は、タグア
ドレスを記憶するための記憶領域１０２と、被比較デー
タ（タグアドレス）を入力するための入力回路１０１を
含む。図１０においては、記憶領域１０２は、２５６個
のアドレス領域Ａ０〜Ａ２５５を含むように示される。
アドレス領域Ａ０〜Ａ２５５の各々にＳＲＡＭ回路に格
納されたデータのタグアドレスが格納される。記憶領域
１０２のアドレス領域Ａ０〜Ａ２５５はそれぞれ、入力
回路１０１から与えられた入力データＤ０〜Ｄ７とそこ
に格納されたタグアドレスとを比較し、その比較結果を
示す信号を一致線１０４上へ伝達する。一致線１０４は
各アドレス領域に対応して設けられる。
図である。図１０において、ＣＡＭ回路３４は、タグア
ドレスを記憶するための記憶領域１０２と、被比較デー
タ（タグアドレス）を入力するための入力回路１０１を
含む。図１０においては、記憶領域１０２は、２５６個
のアドレス領域Ａ０〜Ａ２５５を含むように示される。
アドレス領域Ａ０〜Ａ２５５の各々にＳＲＡＭ回路に格
納されたデータのタグアドレスが格納される。記憶領域
１０２のアドレス領域Ａ０〜Ａ２５５はそれぞれ、入力
回路１０１から与えられた入力データＤ０〜Ｄ７とそこ
に格納されたタグアドレスとを比較し、その比較結果を
示す信号を一致線１０４上へ伝達する。一致線１０４は
各アドレス領域に対応して設けられる。
【００１１】ＣＡＭ回路はさらにこの一致線１０４上に
与えられる信号に応答して、入力回路１０１から与えら
れた入力データＤ０〜Ｄ７が記憶領域１０２に記憶され
たタグアドレスのいずれかと一致しているか否かを検出
する一致検出回路１０３を含む。記憶領域１０２のアド
レス領域Ａ０〜Ａ２５５のいずれかの領域に格納された
タグアドレスが入力回路１０１から入力されたタグアド
レスＤ０〜Ｄ７と一致する場合には、対応の一致線１０
４が一致状態を示す。一致検出回路１０３はこの一致線
１０４上の一致指示信号に応答してキャッシュヒット信
号ＣＨを発生する。
与えられる信号に応答して、入力回路１０１から与えら
れた入力データＤ０〜Ｄ７が記憶領域１０２に記憶され
たタグアドレスのいずれかと一致しているか否かを検出
する一致検出回路１０３を含む。記憶領域１０２のアド
レス領域Ａ０〜Ａ２５５のいずれかの領域に格納された
タグアドレスが入力回路１０１から入力されたタグアド
レスＤ０〜Ｄ７と一致する場合には、対応の一致線１０
４が一致状態を示す。一致検出回路１０３はこの一致線
１０４上の一致指示信号に応答してキャッシュヒット信
号ＣＨを発生する。
【００１２】前記のごとく、キャッシュメモリへヒット
したキャッシュヒット時には、ＳＲＡＭ回路３３へのア
クセスが行なわれる。キャッシュメモリへヒットしない
キャッシュミス時には、ＤＲＡＭ回路へのアクセスが行
なわれる。このとき、ＤＲＡＭへのアクセスと平行して
アクセスされたデータを含むデータブロックがＳＲＡＭ
回路３３へ転送される。キャッシュミス時のＤＲＡＭ回
路からＳＲＡＭ回路へのデータ転送動作を図１１に模式
的に示す。
したキャッシュヒット時には、ＳＲＡＭ回路３３へのア
クセスが行なわれる。キャッシュメモリへヒットしない
キャッシュミス時には、ＤＲＡＭ回路へのアクセスが行
なわれる。このとき、ＤＲＡＭへのアクセスと平行して
アクセスされたデータを含むデータブロックがＳＲＡＭ
回路３３へ転送される。キャッシュミス時のＤＲＡＭ回
路からＳＲＡＭ回路へのデータ転送動作を図１１に模式
的に示す。
【００１３】図１１において、今、処理装置３１が要求
するデータがＤＲＡＭ回路３４における領域のデータブ
ロックＤＢ１内に含まれている場合を考える。このと
き、ＳＲＡＭ回路３３へ、このデータブロックＤＢ１が
転送される。このデータブロックＤＢ１に含まれるワー
ドそれぞれに共通するアドレスがタグアドレスである。
するデータがＤＲＡＭ回路３４における領域のデータブ
ロックＤＢ１内に含まれている場合を考える。このと
き、ＳＲＡＭ回路３３へ、このデータブロックＤＢ１が
転送される。このデータブロックＤＢ１に含まれるワー
ドそれぞれに共通するアドレスがタグアドレスである。
【００１４】ＳＲＡＭ回路３３の領域Ａに格納されたデ
ータＤＢ２はＤＲＡＭ回路３４の対応の領域Ａ２′へ転
送される（コピーバック動作の場合）。このとき、ＳＲ
ＡＭ回路３３における領域Ａとしては、通常、最も最近
アクセスされなかった領域が選ばれる（ＬＲＵ論理）。
したがって、キャッシュミス時においては、ＤＲＡＭ回
路３４からＳＲＡＭ回路３３へ新たなデータブロックＤ
Ｂ１の転送が行なわれるとともに、ＣＡＭ回路３２にお
いても、タグアドレスの書換が実行される。ＣＡＭ回路
３２におけるタグアドレスの書換を実行するために、Ｃ
ＡＭ回路３２は、データの書換機能すなわちデータの入
出力機能を備える。
ータＤＢ２はＤＲＡＭ回路３４の対応の領域Ａ２′へ転
送される（コピーバック動作の場合）。このとき、ＳＲ
ＡＭ回路３３における領域Ａとしては、通常、最も最近
アクセスされなかった領域が選ばれる（ＬＲＵ論理）。
したがって、キャッシュミス時においては、ＤＲＡＭ回
路３４からＳＲＡＭ回路３３へ新たなデータブロックＤ
Ｂ１の転送が行なわれるとともに、ＣＡＭ回路３２にお
いても、タグアドレスの書換が実行される。ＣＡＭ回路
３２におけるタグアドレスの書換を実行するために、Ｃ
ＡＭ回路３２は、データの書換機能すなわちデータの入
出力機能を備える。
【００１５】図１２は、ＣＡＭ回路の具体的構成の一例
を示す図である。図１２において、ＣＡＭ回路は、行お
よび列のマトリクス状に配列された複数のＣＡＭセル４
１と、アドレスバス８を介して与えられるアドレス信号
ＡＤＤをデコードし、１行のＣＡＭセルを選択するアド
レスデコーダ回路２と、データバス９を介して与えられ
るデータＤから内部書込データを生成してビット線６ａ
および６ｂ上へ伝達するとともに、データ読出時にはこ
のビット線６ａおよび６ｂへ伝達された内部読出データ
から外部読出データを生成する読出／書込回路３を含
む。
を示す図である。図１２において、ＣＡＭ回路は、行お
よび列のマトリクス状に配列された複数のＣＡＭセル４
１と、アドレスバス８を介して与えられるアドレス信号
ＡＤＤをデコードし、１行のＣＡＭセルを選択するアド
レスデコーダ回路２と、データバス９を介して与えられ
るデータＤから内部書込データを生成してビット線６ａ
および６ｂ上へ伝達するとともに、データ読出時にはこ
のビット線６ａおよび６ｂへ伝達された内部読出データ
から外部読出データを生成する読出／書込回路３を含
む。
【００１６】図１２においては、ＣＡＭセル４１は、ｍ
行ｎ列に配列された場合が一例として示されており、Ｃ
ＡＭセル４１には参照番号４１−１１，…，４１−１
ｎ，…，４１−ｍ１，…，４１−ｍｎが付される。アド
レスデコーダ回路２は、ｍ本のワード線１３−１〜１３
−ｍを含み、アドレスバス８を介して与えられるアドレ
ス信号ＡＤＤをデコードしてこのうち１本のワード線を
選択状態とする。読出／書込回路３は、データバス９を
介してデータの入出力を行なっており、書込データＤと
読出データＱとがともにまとめてＤＱとして示される。
行ｎ列に配列された場合が一例として示されており、Ｃ
ＡＭセル４１には参照番号４１−１１，…，４１−１
ｎ，…，４１−ｍ１，…，４１−ｍｎが付される。アド
レスデコーダ回路２は、ｍ本のワード線１３−１〜１３
−ｍを含み、アドレスバス８を介して与えられるアドレ
ス信号ＡＤＤをデコードしてこのうち１本のワード線を
選択状態とする。読出／書込回路３は、データバス９を
介してデータの入出力を行なっており、書込データＤと
読出データＱとがともにまとめてＤＱとして示される。
【００１７】ＣＡＭ回路はさらに、ワード線１３に対応
して配列される一致線１１−１〜１１−ｍと、一致線１
１−１〜１１−ｍの信号を受け、論理和演算を行なうＯ
Ｒ回路１０を含む。ＯＲ回路１０からキャッシュヒット
信号ＣＨが信号線７を介して出力される。
して配列される一致線１１−１〜１１−ｍと、一致線１
１−１〜１１−ｍの信号を受け、論理和演算を行なうＯ
Ｒ回路１０を含む。ＯＲ回路１０からキャッシュヒット
信号ＣＨが信号線７を介して出力される。
【００１８】一致線１１−１〜１１−ｍの各々には１行
のＣＡＭセルが接続される。一致線１１−１〜１１−ｍ
の各々は通常電源電位１４に結合され、動作電源電位Ｖ
ｃｃレベルの“Ｈ”レベルにプリチャージされる。
のＣＡＭセルが接続される。一致線１１−１〜１１−ｍ
の各々は通常電源電位１４に結合され、動作電源電位Ｖ
ｃｃレベルの“Ｈ”レベルにプリチャージされる。
【００１９】ビット線６ａおよび６ｂは互いに相補な信
号を伝達し、ビット線６ａには入力データと同じ論理の
信号が伝達され、ビット線６ｂには、入力データと論理
が反転した信号が伝達される。１対のビット線６ａおよ
び６ｂに一列のＣＡＭセルが接続される。
号を伝達し、ビット線６ａには入力データと同じ論理の
信号が伝達され、ビット線６ｂには、入力データと論理
が反転した信号が伝達される。１対のビット線６ａおよ
び６ｂに一列のＣＡＭセルが接続される。
【００２０】ＣＡＭセル４１−１１〜４１−ｍｎの各々
は、データ記憶機能とともに、関連のビット線６ａおよ
び６ｂに与えられたデータと記憶データと比較し、該比
較結果に従って関連の一致線１１を駆動する機能を備え
る。次この図１２に示すＣＡＭ回路の動作について簡単
に説明する。
は、データ記憶機能とともに、関連のビット線６ａおよ
び６ｂに与えられたデータと記憶データと比較し、該比
較結果に従って関連の一致線１１を駆動する機能を備え
る。次この図１２に示すＣＡＭ回路の動作について簡単
に説明する。
【００２１】ＣＡＭセルへのデータの書込または読出時
においては、アドレスデコーダ回路２が、アドレスバス
８を介して与えられるアドレス信号ＡＤＤをデコード
し、１本のワード線１３（ワード線１３−１〜１３−ｎ
を総称的に示す）を選択する。選択されたワード線１３
に接続される１行のＣＡＭセルがそれぞれ対応のビット
線６ａおよび６ｂに接続される。データ書込時において
は読出／書込回路３からの入力データがビット線６ａお
よび６ｂに伝達される。選択されたＣＡＭセル４１は対
応のビット線６ａおよび６ｂ上のデータを記憶する。デ
ータ読出し時においては、ＣＡＭセル４１は対応のビッ
ト線６ａ、６ｂ上へその記憶データを出力する。このビ
ット線６ａおよび６ｂに出力されたデータは読出／書込
回路３を介してデータバス９上へ出力される。
においては、アドレスデコーダ回路２が、アドレスバス
８を介して与えられるアドレス信号ＡＤＤをデコード
し、１本のワード線１３（ワード線１３−１〜１３−ｎ
を総称的に示す）を選択する。選択されたワード線１３
に接続される１行のＣＡＭセルがそれぞれ対応のビット
線６ａおよび６ｂに接続される。データ書込時において
は読出／書込回路３からの入力データがビット線６ａお
よび６ｂに伝達される。選択されたＣＡＭセル４１は対
応のビット線６ａおよび６ｂ上のデータを記憶する。デ
ータ読出し時においては、ＣＡＭセル４１は対応のビッ
ト線６ａ、６ｂ上へその記憶データを出力する。このビ
ット線６ａおよび６ｂに出力されたデータは読出／書込
回路３を介してデータバス９上へ出力される。
【００２２】次に一致検索動作について説明する。この
場合、アドレスデコーダ回路２は不活性状態であり、デ
コード動作を行なわない。読出／書込回路３は、データ
バス９から与えられたデータから内部データを生成し、
ビット線６ａおよび６ｂへ伝達する。今１本のワード線
が１ワードに相当する。一致線１１は“Ｈ”にプリチャ
ージされている。読出／書込回路３からは各ビット線対
にデータビットが伝達される。各ＣＡＭセル４１は対応
のビット線６ａおよび６ｂに与えられたデータと既に記
憶しているデータとの比較を行なう。関連のビット線６
ａおよび６ｂ上のデータと記憶データとが一致する場
合、ＣＡＭセル４１は一致線１１をフローティング状態
に維持する。一方、ＣＡＭセル４１は、対応のビット線
６ａおよび６ｂのデータと記憶データとが一致しない場
合、対応の一致線１１を接地電位へと放電する。したが
って、読出／書込回路３から与えられた入力データが１
行のＣＡＭセルのそれぞれが記憶するデータビットと一
致している場合には、一致線１１の電位は電源電位の
“Ｈ”レベルであり、１ビットでも不一致の場合には、
対応の一致線１１は接地電位へと放電され、その電位レ
ベルが“Ｌ”となる。
場合、アドレスデコーダ回路２は不活性状態であり、デ
コード動作を行なわない。読出／書込回路３は、データ
バス９から与えられたデータから内部データを生成し、
ビット線６ａおよび６ｂへ伝達する。今１本のワード線
が１ワードに相当する。一致線１１は“Ｈ”にプリチャ
ージされている。読出／書込回路３からは各ビット線対
にデータビットが伝達される。各ＣＡＭセル４１は対応
のビット線６ａおよび６ｂに与えられたデータと既に記
憶しているデータとの比較を行なう。関連のビット線６
ａおよび６ｂ上のデータと記憶データとが一致する場
合、ＣＡＭセル４１は一致線１１をフローティング状態
に維持する。一方、ＣＡＭセル４１は、対応のビット線
６ａおよび６ｂのデータと記憶データとが一致しない場
合、対応の一致線１１を接地電位へと放電する。したが
って、読出／書込回路３から与えられた入力データが１
行のＣＡＭセルのそれぞれが記憶するデータビットと一
致している場合には、一致線１１の電位は電源電位の
“Ｈ”レベルであり、１ビットでも不一致の場合には、
対応の一致線１１は接地電位へと放電され、その電位レ
ベルが“Ｌ”となる。
【００２３】ＯＲ回路１０は、一致線１１−１〜１１−
ｍ上の信号の論理和をとる。したがって、１本の一致線
１１が一致状態を示す“Ｈ”の場合には、ＯＲ回路１０
からはキャッシュヒット信号ＣＨが活性状態の“Ｈ”と
なって信号線７上へ送出される。
ｍ上の信号の論理和をとる。したがって、１本の一致線
１１が一致状態を示す“Ｈ”の場合には、ＯＲ回路１０
からはキャッシュヒット信号ＣＨが活性状態の“Ｈ”と
なって信号線７上へ送出される。
【００２４】上述のように、１本のワード線１３に接続
される１行のメモリセルが１ワードに対応し、読出／書
込回路３はワード単位でデータの入出力を行なう。一致
線１１には、ワードの各ビットと入力データとの比較結
果を示す信号が伝達される。一致した場合にのみ一致線
１１の電位は“Ｈ”である。したがって、この図１２に
示すＣＡＭ回路を用いることにより、ＯＲ回路１０から
は高速でタグアドレスの一致／不一致を示す信号が出力
される。
される１行のメモリセルが１ワードに対応し、読出／書
込回路３はワード単位でデータの入出力を行なう。一致
線１１には、ワードの各ビットと入力データとの比較結
果を示す信号が伝達される。一致した場合にのみ一致線
１１の電位は“Ｈ”である。したがって、この図１２に
示すＣＡＭ回路を用いることにより、ＯＲ回路１０から
は高速でタグアドレスの一致／不一致を示す信号が出力
される。
【００２５】図１３はＣＡＭセルの具体的構成を示す図
である。図１３において、ＣＡＭセル４１は、ワード線
１３上のワード線選択信号に応答して記憶ノード２４ａ
および２４ｂをそれぞれビット線６ａおよびビット線６
ｂへ接続するアクセストランジスタ２３ａおよび２３ｂ
と、記憶ノード２４ａに記憶されたデータに従って記憶
ノード２４ｂを接地電位２２へ接続するｎチャネルＭＯ
Ｓ（絶縁ゲート型電界効果）トランジスタ２３ｃと、記
憶ノード２４ｂに記憶されたデータに従って記憶ノード
２４ａを接地電位２２へ結合するｎチャネルＭＯＳトラ
ンジスタ２３ｄと、記憶ノード２４ａおよび２４ｂをそ
れぞれ電源電位１４へ結合するプルアップ用の抵抗素子
２１ａおよび２１ｂを含む。トランジスタ２３ｃおよび
２４ｄは、フリップフロップ型のラッチ回路を構成す
る。このラッチ回路により、ビット線６ａおよび６ｂに
伝達されたデータが記憶ノード２４ａおよび２４ｂに記
憶される。
である。図１３において、ＣＡＭセル４１は、ワード線
１３上のワード線選択信号に応答して記憶ノード２４ａ
および２４ｂをそれぞれビット線６ａおよびビット線６
ｂへ接続するアクセストランジスタ２３ａおよび２３ｂ
と、記憶ノード２４ａに記憶されたデータに従って記憶
ノード２４ｂを接地電位２２へ接続するｎチャネルＭＯ
Ｓ（絶縁ゲート型電界効果）トランジスタ２３ｃと、記
憶ノード２４ｂに記憶されたデータに従って記憶ノード
２４ａを接地電位２２へ結合するｎチャネルＭＯＳトラ
ンジスタ２３ｄと、記憶ノード２４ａおよび２４ｂをそ
れぞれ電源電位１４へ結合するプルアップ用の抵抗素子
２１ａおよび２１ｂを含む。トランジスタ２３ｃおよび
２４ｄは、フリップフロップ型のラッチ回路を構成す
る。このラッチ回路により、ビット線６ａおよび６ｂに
伝達されたデータが記憶ノード２４ａおよび２４ｂに記
憶される。
【００２６】ＣＡＭセル４１は、さらに、ビット線６ａ
上の信号をゲートに受けるｎチャネルＭＯＳトランジス
タ２３ｆと、ビット線６ｂ上のデータに応答して導通し
て接地電位２２を伝達するｎチャネルＭＯＳトランジス
タ２３ｅと、記憶ノード２４ｂに記憶されたデータに従
ってトランジスタ２３ｆを選択的に一致線１１へ結合す
るｎチャネルＭＯＳトランジスタ２３ｈと、記憶ノード
２４ａの記憶データに従って、トランジスタ２３ｅが伝
達する接地電位２２を選択的に一致線１１へ伝達するｎ
チャネルＭＯＳトランジスタ２３ｇを含む。このトラン
ジスタ２３ｅ、２３ｆ、２３ｇおよび２３ｈは、記憶デ
ータとビット線６ａおよび６ｂのデータとの一致／不一
致の判別を行ない、この判別結果に従って一致線１１を
駆動する。
上の信号をゲートに受けるｎチャネルＭＯＳトランジス
タ２３ｆと、ビット線６ｂ上のデータに応答して導通し
て接地電位２２を伝達するｎチャネルＭＯＳトランジス
タ２３ｅと、記憶ノード２４ｂに記憶されたデータに従
ってトランジスタ２３ｆを選択的に一致線１１へ結合す
るｎチャネルＭＯＳトランジスタ２３ｈと、記憶ノード
２４ａの記憶データに従って、トランジスタ２３ｅが伝
達する接地電位２２を選択的に一致線１１へ伝達するｎ
チャネルＭＯＳトランジスタ２３ｇを含む。このトラン
ジスタ２３ｅ、２３ｆ、２３ｇおよび２３ｈは、記憶デ
ータとビット線６ａおよび６ｂのデータとの一致／不一
致の判別を行ない、この判別結果に従って一致線１１を
駆動する。
【００２７】一致線１１には、このＣＡＭセル４１の比
較／駆動部がワイヤドＡＮＤ結合される。以下の説明に
おいて、図１３に示す水平方向をビット方向と呼び、垂
直方向をワード方向と呼ぶ。次にこの図１３に示すＣＡ
Ｍセルの動作について説明する。
較／駆動部がワイヤドＡＮＤ結合される。以下の説明に
おいて、図１３に示す水平方向をビット方向と呼び、垂
直方向をワード方向と呼ぶ。次にこの図１３に示すＣＡ
Ｍセルの動作について説明する。
【００２８】（１） データ記憶動作：ＣＡＭ回路にお
いてデータをＣＡＭセルに記憶させる場合の動作は通常
のＤＲＡＭ、ＳＲＡＭなどのメモリ回路と同様である。
すなわち、ＣＡＭセル４１にデータを格納する場合に
は、ビット線６ａおよび６ｂ上に書込データ（記憶され
るべきデータ）が伝達され、かつワード線１３にワード
線選択信号が伝達される。ワード線１３の信号電位が
“Ｈ”となると、アクセストランジスタ２３ａおよび２
３ｂがオン状態となり、記憶ノード２４ａおよび２４ｂ
がそれぞれビット線６ａおよび６ｂに接続される。
いてデータをＣＡＭセルに記憶させる場合の動作は通常
のＤＲＡＭ、ＳＲＡＭなどのメモリ回路と同様である。
すなわち、ＣＡＭセル４１にデータを格納する場合に
は、ビット線６ａおよび６ｂ上に書込データ（記憶され
るべきデータ）が伝達され、かつワード線１３にワード
線選択信号が伝達される。ワード線１３の信号電位が
“Ｈ”となると、アクセストランジスタ２３ａおよび２
３ｂがオン状態となり、記憶ノード２４ａおよび２４ｂ
がそれぞれビット線６ａおよび６ｂに接続される。
【００２９】今、ビット線６ａのデータが“Ｈ”であ
り、ビット線６ｂのデータが“Ｌ”の場合を考える。こ
の場合、記憶ノード２４ａの電位が“Ｈ”となり、記憶
ノード２４ｂの電位が“Ｌ”となる。記憶ノード２４ｂ
の電位が“Ｌ”であり、トランジスタ２３ｄがオフ状態
となり、一方記憶ノード２４ａの電位の“Ｈ”によりト
ランジスタ２３ｃがオン状態となる。これにより、記憶
ノード２４ａは抵抗素子２１ａを介してプルアップされ
て“Ｈ”に、記憶ノード２４ｂはトランジスタ２３ｃを
介して接地電位２２に放電され、“Ｌ”に維持される。
これにより、ビット線６ａおよび６ｂに伝達された
“Ｈ”および“Ｌ”のデータが記憶ノード２４ａおよび
２４ｂに記憶される。
り、ビット線６ｂのデータが“Ｌ”の場合を考える。こ
の場合、記憶ノード２４ａの電位が“Ｈ”となり、記憶
ノード２４ｂの電位が“Ｌ”となる。記憶ノード２４ｂ
の電位が“Ｌ”であり、トランジスタ２３ｄがオフ状態
となり、一方記憶ノード２４ａの電位の“Ｈ”によりト
ランジスタ２３ｃがオン状態となる。これにより、記憶
ノード２４ａは抵抗素子２１ａを介してプルアップされ
て“Ｈ”に、記憶ノード２４ｂはトランジスタ２３ｃを
介して接地電位２２に放電され、“Ｌ”に維持される。
これにより、ビット線６ａおよび６ｂに伝達された
“Ｈ”および“Ｌ”のデータが記憶ノード２４ａおよび
２４ｂに記憶される。
【００３０】この状態においては、ビット線６ａおよび
６ｂの伝達データと記憶ノード２４ａおよび２４ｂの記
憶データは一致する。このとき、トランジスタ２３ｅ、
２３ｆ、２３ｇおよび２３ｈにより、一致線１１はフロ
ーティング状態に維持される。
６ｂの伝達データと記憶ノード２４ａおよび２４ｂの記
憶データは一致する。このとき、トランジスタ２３ｅ、
２３ｆ、２３ｇおよび２３ｈにより、一致線１１はフロ
ーティング状態に維持される。
【００３１】（２） データ読出動作：データ読出動作
はデータ書込動作とほぼ同様であり、データの流れる方
向が異なるだけである。すなわち、ワード線１３の電位
の上昇により、記憶ノード２４ａおよび２４ｂがビット
線６ａおよび６ｂに接続され、記憶ノード２４ａおよび
２４ｂに記憶されていたデータがビット線６ａおよび６
ｂに伝達される。このビット線６ａおよび６ｂに伝達さ
れたデータは読出／書込回路３へ伝達され、そこで検知
増幅されて出力される。
はデータ書込動作とほぼ同様であり、データの流れる方
向が異なるだけである。すなわち、ワード線１３の電位
の上昇により、記憶ノード２４ａおよび２４ｂがビット
線６ａおよび６ｂに接続され、記憶ノード２４ａおよび
２４ｂに記憶されていたデータがビット線６ａおよび６
ｂに伝達される。このビット線６ａおよび６ｂに伝達さ
れたデータは読出／書込回路３へ伝達され、そこで検知
増幅されて出力される。
【００３２】（３） データ比較動作：今、電源電位４
が与える電位“Ｈ”を論理値“１”に対応させ、かつ接
地電位２２が与える電位“Ｌ”を論理値“０”に対応さ
せる。ある信号線が電源電位１４および接地電位２２両
者に接続される場合には、その信号線の論理値は“０”
を示すものと仮定する。一致線１１は、図１２に示すよ
うに、電源電位１４に接続されているため、通常は、そ
の上の信号は論理値“１”である。
が与える電位“Ｈ”を論理値“１”に対応させ、かつ接
地電位２２が与える電位“Ｌ”を論理値“０”に対応さ
せる。ある信号線が電源電位１４および接地電位２２両
者に接続される場合には、その信号線の論理値は“０”
を示すものと仮定する。一致線１１は、図１２に示すよ
うに、電源電位１４に接続されているため、通常は、そ
の上の信号は論理値“１”である。
【００３３】今、ＣＡＭセル４１にデータ“１”が記憶
されている場合を考える。すなわち、図１３において、
記憶ノード２４ａが“１”、記憶ノード２４ｂが“０”
である。比較すべき外部データは、読出／書込回路３を
介して伝達される。この比較すべきデータが“１”の場
合、ビット線６ａが“１”、ビット線６ｂが“０”とな
る。このとき、トランジスタ２３ｆがオン状態、トラン
ジスタ２３ｅがオフ状態となる。また、記憶ノード２４
ａおよび２４ｂにそれぞれそのゲートが接続されるトラ
ンジスタ２３ｇおよび２３ｈに関しては、トランジスタ
２３ｈがオフ状態、トランジスタ２３ｇがオン状態とな
る。したがって、この状態では、接地電位２２は、一致
線１１に結合されないため、一致線１１は“１”を維持
する。
されている場合を考える。すなわち、図１３において、
記憶ノード２４ａが“１”、記憶ノード２４ｂが“０”
である。比較すべき外部データは、読出／書込回路３を
介して伝達される。この比較すべきデータが“１”の場
合、ビット線６ａが“１”、ビット線６ｂが“０”とな
る。このとき、トランジスタ２３ｆがオン状態、トラン
ジスタ２３ｅがオフ状態となる。また、記憶ノード２４
ａおよび２４ｂにそれぞれそのゲートが接続されるトラ
ンジスタ２３ｇおよび２３ｈに関しては、トランジスタ
２３ｈがオフ状態、トランジスタ２３ｇがオン状態とな
る。したがって、この状態では、接地電位２２は、一致
線１１に結合されないため、一致線１１は“１”を維持
する。
【００３４】一方、ＣＡＭセル４１にデータ“０”が記
憶されており、かつ比較されるべき外部データが“０”
の場合には、同様にトランジスタ２３ｇおよび２３ｆが
オフ状態、トランジスタ２３ｅおよび２３ｈがオン状態
となり、同様に一致線１１は接地電位２２に結合されな
い。
憶されており、かつ比較されるべき外部データが“０”
の場合には、同様にトランジスタ２３ｇおよび２３ｆが
オフ状態、トランジスタ２３ｅおよび２３ｈがオン状態
となり、同様に一致線１１は接地電位２２に結合されな
い。
【００３５】この図１３において、ビット方向のＣＡＭ
セル４１がそれぞれ記憶するデータが比較されるべき外
部データの各ビット値と等しい場合には、上述のよう
に、一致線１１は接地電位２２へ結合されないため、そ
の論理値は“１”となる。すなわち、ＣＡＭ回路内にお
いて外部からの被比較データと一致するデータが存在す
る場合には、一致線１１の論理値は“１”となる。
セル４１がそれぞれ記憶するデータが比較されるべき外
部データの各ビット値と等しい場合には、上述のよう
に、一致線１１は接地電位２２へ結合されないため、そ
の論理値は“１”となる。すなわち、ＣＡＭ回路内にお
いて外部からの被比較データと一致するデータが存在す
る場合には、一致線１１の論理値は“１”となる。
【００３６】今、ＣＡＭセル４１にデータ“０”が記憶
されており、被比較外部データが“１”の場合を考え
る。この場合、記憶ノード２４ａおよび２４ｂはそれぞ
れ“０”および“１”であり、ビット線６ａおよび６ｂ
はそれぞれ“１”および“０”である。この状態におい
ては、トランジスタ２３ｆおよび２３ｈがともにオン状
態となり、一方トランジスタ２３ｅおよび２３ｇがオフ
状態となる。一致線１１がトランジスタ２３ｈおよび２
３ｆを介して接地電位２２に結合される。
されており、被比較外部データが“１”の場合を考え
る。この場合、記憶ノード２４ａおよび２４ｂはそれぞ
れ“０”および“１”であり、ビット線６ａおよび６ｂ
はそれぞれ“１”および“０”である。この状態におい
ては、トランジスタ２３ｆおよび２３ｈがともにオン状
態となり、一方トランジスタ２３ｅおよび２３ｇがオフ
状態となる。一致線１１がトランジスタ２３ｈおよび２
３ｆを介して接地電位２２に結合される。
【００３７】したがって、ビット方向において配列され
た１行のＣＡＭセルすべてにおいて１ビットでも被比較
データと記憶データとが等しくない状態が存在する場合
には、ＣＡＭセル４１内において、一致線１１が接地電
位２２と接続され、一致線１１はその論理値が“０”と
なる。
た１行のＣＡＭセルすべてにおいて１ビットでも被比較
データと記憶データとが等しくない状態が存在する場合
には、ＣＡＭセル４１内において、一致線１１が接地電
位２２と接続され、一致線１１はその論理値が“０”と
なる。
【００３８】以上のように、任意のワード（１本のワー
ド線に接続されるＣＡＭセルにより構成される）に記憶
されているデータと外部からのデータとを比較した結
果、両者が等しい場合には、そのワードに対する一致線
１１の論理値は“１”となり、等しくない場合には対応
の一致線１１は論理値“０”を示す。ＣＡＭ回路におい
ては、各ワードには異なったデータが記憶される。一致
線１１の論理値は、「どれか１本の一致線についてのみ
“１”となるか」または「すべての一致線の論理値が
“０”であるか」のいずれかである。通常記憶ワードの
内容は行毎に異なるため、２つ以上のワードにおいて一
致線１１が論理値“１”を示すことはない。
ド線に接続されるＣＡＭセルにより構成される）に記憶
されているデータと外部からのデータとを比較した結
果、両者が等しい場合には、そのワードに対する一致線
１１の論理値は“１”となり、等しくない場合には対応
の一致線１１は論理値“０”を示す。ＣＡＭ回路におい
ては、各ワードには異なったデータが記憶される。一致
線１１の論理値は、「どれか１本の一致線についてのみ
“１”となるか」または「すべての一致線の論理値が
“０”であるか」のいずれかである。通常記憶ワードの
内容は行毎に異なるため、２つ以上のワードにおいて一
致線１１が論理値“１”を示すことはない。
【００３９】ＣＡＭ回路３２において、少なくとも１本
の一致線１１が論理値“１”を示せば、図１２に示すＯ
Ｒ回路１０により、信号線７に与えられるキャッシュヒ
ット信号ＣＨは論理値“１”となる。またすべての一致
線１１が論理値“０”を示すときすなわち処理装置３１
が利用しようとするデータがキャッシュメモリ３０内に
存在しない場合には信号線７のキャッシュヒット信号Ｃ
Ｈは論理値“０”となる。処理装置３１はこのキャッシ
ュヒット信号ＣＨにより、キャッシュメモリ３０内に必
要とするデータが存在するか否かを認識する。
の一致線１１が論理値“１”を示せば、図１２に示すＯ
Ｒ回路１０により、信号線７に与えられるキャッシュヒ
ット信号ＣＨは論理値“１”となる。またすべての一致
線１１が論理値“０”を示すときすなわち処理装置３１
が利用しようとするデータがキャッシュメモリ３０内に
存在しない場合には信号線７のキャッシュヒット信号Ｃ
Ｈは論理値“０”となる。処理装置３１はこのキャッシ
ュヒット信号ＣＨにより、キャッシュメモリ３０内に必
要とするデータが存在するか否かを認識する。
【００４０】上述の説明においては、ＣＡＭ回路がキャ
ッシュメモリに利用されている。ＣＡＭ回路はまた、Ｔ
ＬＢ（Translation look-aside buffer ）回路と呼ばれ
る高速変換用バッファにも用いられる。このＴＬＢ回路
について以下に簡単に説明する。ＣＰＵなどの処理装置
においては、様々な記憶管理方式が利用される。記憶管
理方式の１つに仮想記憶方式と呼ばれる方式がある。こ
の仮想記憶方式においては、物理的な記憶装置である主
記憶とは分離独立した論理的な記憶装置を対象としてプ
ログラムが作成される。論理的な記憶装置と物理的な主
記憶装置との対応付けがプログラムの実行時に行なわれ
る。この論理的な記憶装置は仮想記憶または仮想空間と
呼ばれ、仮想記憶上のアドレスを仮想アドレスと呼ぶ。
一方、主記憶装置上のアドレスを実アドレスと呼ぶ。仮
想記憶のサイズは主記憶のサイズに影響されない。
ッシュメモリに利用されている。ＣＡＭ回路はまた、Ｔ
ＬＢ（Translation look-aside buffer ）回路と呼ばれ
る高速変換用バッファにも用いられる。このＴＬＢ回路
について以下に簡単に説明する。ＣＰＵなどの処理装置
においては、様々な記憶管理方式が利用される。記憶管
理方式の１つに仮想記憶方式と呼ばれる方式がある。こ
の仮想記憶方式においては、物理的な記憶装置である主
記憶とは分離独立した論理的な記憶装置を対象としてプ
ログラムが作成される。論理的な記憶装置と物理的な主
記憶装置との対応付けがプログラムの実行時に行なわれ
る。この論理的な記憶装置は仮想記憶または仮想空間と
呼ばれ、仮想記憶上のアドレスを仮想アドレスと呼ぶ。
一方、主記憶装置上のアドレスを実アドレスと呼ぶ。仮
想記憶のサイズは主記憶のサイズに影響されない。
【００４１】仮想記憶は、通常、２ないし６４Ｋバイト
のサイズを持つページまたはセグメントと呼ばれる記憶
単位で分割された構造を有する。プログラムが使用する
仮想記憶の物理的な格納用の記憶装置は、主記憶と磁気
ディスクのような大容量の二次記憶とである。主記憶に
格納することのできない部分（ページあるいはセグメン
ト）は二次記憶に格納される。二次記憶上のページ（セ
グメント）はプログラム実行時に必要となった時点で主
記憶へ移動される。このとき、仮想アドレスから実アド
レスへ変換する必要がある。この変換動作を高速で行な
うためにＴＬＢ回路が用いられる。以下に、一例として
セグメンテーション方式におけるアドレス変換用に用い
られるＴＬＢ回路の動作について簡単に説明する。
のサイズを持つページまたはセグメントと呼ばれる記憶
単位で分割された構造を有する。プログラムが使用する
仮想記憶の物理的な格納用の記憶装置は、主記憶と磁気
ディスクのような大容量の二次記憶とである。主記憶に
格納することのできない部分（ページあるいはセグメン
ト）は二次記憶に格納される。二次記憶上のページ（セ
グメント）はプログラム実行時に必要となった時点で主
記憶へ移動される。このとき、仮想アドレスから実アド
レスへ変換する必要がある。この変換動作を高速で行な
うためにＴＬＢ回路が用いられる。以下に、一例として
セグメンテーション方式におけるアドレス変換用に用い
られるＴＬＢ回路の動作について簡単に説明する。
【００４２】図１４は、セグメンテーション方式に従う
仮想アドレスから実アドレスへのアドレス変換を行なう
ための構成を機能的に示す図である。セグメンテーショ
ン方式においては、仮想空間は複数個のセグメントで構
成される。セグメントは、プログラムの論理的な意味を
持つ単位である。たとえば配列データまたはサブルーチ
ンである。仮想アドレスは、図１４に示すように、セグ
メントを識別するためのセグメント番号Ｓｎと、このセ
グメント内の具体的な命令またはデータを示すためのセ
グメント内相対変位Ｄにより構成される。
仮想アドレスから実アドレスへのアドレス変換を行なう
ための構成を機能的に示す図である。セグメンテーショ
ン方式においては、仮想空間は複数個のセグメントで構
成される。セグメントは、プログラムの論理的な意味を
持つ単位である。たとえば配列データまたはサブルーチ
ンである。仮想アドレスは、図１４に示すように、セグ
メントを識別するためのセグメント番号Ｓｎと、このセ
グメント内の具体的な命令またはデータを示すためのセ
グメント内相対変位Ｄにより構成される。
【００４３】仮想アドレスから実アドレスへ変換するた
めに、仮想アドレスと実アドレスとの対応表としての機
能を有するセグメント表２０１が設けられる。セグメン
ト表２０１は、すべてのセグメントに対応して設けられ
るセグメント記述子と呼ばれるエントリーを含む。セグ
メント記述子２１０は、各セグメントに対応して設けら
れ、対応のセグメントが主記憶上に存在するか否かを示
す存在フラグ、主記憶上に存在するときのセグメントの
先頭の主記憶上のアドレス（実アドレス）およびセグメ
ントのサイズをその内容として有する。このセグメント
表２０１は主記憶に設けられるのが一般である。
めに、仮想アドレスと実アドレスとの対応表としての機
能を有するセグメント表２０１が設けられる。セグメン
ト表２０１は、すべてのセグメントに対応して設けられ
るセグメント記述子と呼ばれるエントリーを含む。セグ
メント記述子２１０は、各セグメントに対応して設けら
れ、対応のセグメントが主記憶上に存在するか否かを示
す存在フラグ、主記憶上に存在するときのセグメントの
先頭の主記憶上のアドレス（実アドレス）およびセグメ
ントのサイズをその内容として有する。このセグメント
表２０１は主記憶に設けられるのが一般である。
【００４４】今、仮想アドレスとして、セグメント番号
Ｓｎ、セグメント内相対変位Ｄが与えられた場合を考え
る。このとき、セグメント番号Ｓｎをもとに、セグメン
ト表２０１から対応のセグメント記述子がアクセスされ
る。セグメント記述子２１０の存在フラグが対応のセグ
メントが主記憶上に存在していることを示している場合
には、そのセグメント記述子に含まれる先頭アドレスよ
り、対応のセグメントの先頭の実アドレスを得ることが
できる。この実アドレスにセグメント内相対変位Ｄを加
算器２１５により加算する。加算器２１５の出力が、求
める仮想アドレスに対応する実アドレスである。
Ｓｎ、セグメント内相対変位Ｄが与えられた場合を考え
る。このとき、セグメント番号Ｓｎをもとに、セグメン
ト表２０１から対応のセグメント記述子がアクセスされ
る。セグメント記述子２１０の存在フラグが対応のセグ
メントが主記憶上に存在していることを示している場合
には、そのセグメント記述子に含まれる先頭アドレスよ
り、対応のセグメントの先頭の実アドレスを得ることが
できる。この実アドレスにセグメント内相対変位Ｄを加
算器２１５により加算する。加算器２１５の出力が、求
める仮想アドレスに対応する実アドレスである。
【００４５】このようなアドレス変換は命令の実行ごと
に行なわれる。このセグメント表２０１は主記憶上に記
憶されることが多い。主記憶は比較的低速である。した
がって、アドレス変換が必要なたびごとに主記憶上のセ
グメント表２０１をアクセスすると、高速動作が実現で
きない。このために、ＴＬＢ回路２０２が設けられる。
に行なわれる。このセグメント表２０１は主記憶上に記
憶されることが多い。主記憶は比較的低速である。した
がって、アドレス変換が必要なたびごとに主記憶上のセ
グメント表２０１をアクセスすると、高速動作が実現で
きない。このために、ＴＬＢ回路２０２が設けられる。
【００４６】ＴＬＢ回路２０２には、図１５に示すよう
に、最近アクセスされたセグメントの先頭の仮想アドレ
ス（セグメント番号）と対応の実アドレスとの対が保持
される。ＴＬＢ回路２０２に保持されているセグメント
へのアクセスの際のアドレス変換がこのＴＬＢ回路２０
２に格納されているアドレス変換対を用いて実行され
る。すなわち、セグメント番号ＳがＴＬＢ回路２０２へ
与えられ、そこに格納されている仮想アドレス（セグメ
ントの先頭の仮想アドレス）との一致／不一致を判別す
る。一致した仮想アドレスが存在する場合には対応の実
アドレスＲが出力される。
に、最近アクセスされたセグメントの先頭の仮想アドレ
ス（セグメント番号）と対応の実アドレスとの対が保持
される。ＴＬＢ回路２０２に保持されているセグメント
へのアクセスの際のアドレス変換がこのＴＬＢ回路２０
２に格納されているアドレス変換対を用いて実行され
る。すなわち、セグメント番号ＳがＴＬＢ回路２０２へ
与えられ、そこに格納されている仮想アドレス（セグメ
ントの先頭の仮想アドレス）との一致／不一致を判別す
る。一致した仮想アドレスが存在する場合には対応の実
アドレスＲが出力される。
【００４７】ＴＬＢ回路２０２内に、必要とするアドレ
ス変換対が存在しない場合には、主記憶上に設けられた
セグメント表２０１へアクセスが行なわれ、対応のセグ
メント記述子２１０がアクセスされる。したがって、こ
のＴＬＢ回路２０２からの実アドレスまたはセグメント
表２０１に含まれるセグメント記述子２１０からの実ア
ドレスの一方をＯＲ回路２２０で選択することによりセ
グメント２０３の先頭の実アドレスを得ることができ
る。上述のようなＴＬＢ回路においては、仮想アドレス
に含まれるセグメント番号とそこに格納された仮想アド
レスとの一致／不一致を判別するためにＣＡＭ回路が用
いられる。
ス変換対が存在しない場合には、主記憶上に設けられた
セグメント表２０１へアクセスが行なわれ、対応のセグ
メント記述子２１０がアクセスされる。したがって、こ
のＴＬＢ回路２０２からの実アドレスまたはセグメント
表２０１に含まれるセグメント記述子２１０からの実ア
ドレスの一方をＯＲ回路２２０で選択することによりセ
グメント２０３の先頭の実アドレスを得ることができ
る。上述のようなＴＬＢ回路においては、仮想アドレス
に含まれるセグメント番号とそこに格納された仮想アド
レスとの一致／不一致を判別するためにＣＡＭ回路が用
いられる。
【００４８】図１６はＴＬＢ回路の構成を概略的に示す
図である。図１６において、ＴＬＢ回路は、セグメント
番号および対応の実アドレスを格納する複数のＣＡＭセ
ルからなるＣＡＭアレイ２５０と、与えられたアドレス
信号に従ってこのＣＡＭアレイ２５０の１行（１ワー
ド）を選択するアドレスデコーダ２５２と、アドレスデ
コーダ２５２により選択された１ワードのＣＡＭセルと
データの入出力を行なうための入出力回路２５４と、外
部からの検索データを受けて内部検索データを生成する
とともに不要なデータビットにマスク処理を施してＣＡ
Ｍアレイ２５０の列上に伝達する検索回路２５６と、検
索データとＣＡＭアレイ２５０における記憶ワードデー
タとの一致／不一致を検出するとともにその一致したワ
ードのアドレスを出力するリゾルバエンコーダ２５８を
含む。
図である。図１６において、ＴＬＢ回路は、セグメント
番号および対応の実アドレスを格納する複数のＣＡＭセ
ルからなるＣＡＭアレイ２５０と、与えられたアドレス
信号に従ってこのＣＡＭアレイ２５０の１行（１ワー
ド）を選択するアドレスデコーダ２５２と、アドレスデ
コーダ２５２により選択された１ワードのＣＡＭセルと
データの入出力を行なうための入出力回路２５４と、外
部からの検索データを受けて内部検索データを生成する
とともに不要なデータビットにマスク処理を施してＣＡ
Ｍアレイ２５０の列上に伝達する検索回路２５６と、検
索データとＣＡＭアレイ２５０における記憶ワードデー
タとの一致／不一致を検出するとともにその一致したワ
ードのアドレスを出力するリゾルバエンコーダ２５８を
含む。
【００４９】この図１６に示すＴＬＢ回路はランダム・
アクセス・メモリと同様にアドレスデコーダ２５２の動
作により、所望のワードへ入出力回路２５４を介してデ
ータの書込および読出を行なうことができる。
アクセス・メモリと同様にアドレスデコーダ２５２の動
作により、所望のワードへ入出力回路２５４を介してデ
ータの書込および読出を行なうことができる。
【００５０】検索モード時（比較動作）においては、検
索回路２５６から検索データ（仮想アドレスのセグメン
ト番号）がＣＡＭアレイ２５０へ与えられる。各ワード
において、この検索回路２５６からの検索ワードとデー
タワードとの一致／不一致の判別が行なわれる。この判
別結果は一致線を介してリゾルバエンコーダ２５８へ与
えられる。リゾルバエンコーダ２５８は、このＣＡＭア
レイ２５０からの一致線の信号に応答して一致の有無を
示す一致信号を出力するとともに、一致したデータワー
ドのアドレスを生成する。このリゾルバエンコーダ２５
８からのアドレスはアドレスデコーダ２５２へ与えら
れ、ワード選択動作が行なわれ、対応の実アドレスＲｎ
が入出力回路２５４を介して読出される。
索回路２５６から検索データ（仮想アドレスのセグメン
ト番号）がＣＡＭアレイ２５０へ与えられる。各ワード
において、この検索回路２５６からの検索ワードとデー
タワードとの一致／不一致の判別が行なわれる。この判
別結果は一致線を介してリゾルバエンコーダ２５８へ与
えられる。リゾルバエンコーダ２５８は、このＣＡＭア
レイ２５０からの一致線の信号に応答して一致の有無を
示す一致信号を出力するとともに、一致したデータワー
ドのアドレスを生成する。このリゾルバエンコーダ２５
８からのアドレスはアドレスデコーダ２５２へ与えら
れ、ワード選択動作が行なわれ、対応の実アドレスＲｎ
が入出力回路２５４を介して読出される。
【００５１】この図１６に示すＣＡＭアレイ２５０に含
まれるＣＡＭセルは、先に示したＣＡＭ回路と同様の構
成を備える。一致したワードのデータを読出す機能がさ
らにリゾルバエンコーダ２５８に備えられているだけで
ある。
まれるＣＡＭセルは、先に示したＣＡＭ回路と同様の構
成を備える。一致したワードのデータを読出す機能がさ
らにリゾルバエンコーダ２５８に備えられているだけで
ある。
【００５２】
【発明が解決しようとする課題】キャッシュメモリに用
いられるＣＡＭ回路においては、たとえばマイクロプロ
セサである処理装置３１が利用しようとするデータがキ
ャッシュメモリ３０内に存在しない場合には、主記憶で
あるＤＲＡＭ回路からＳＲＡＭ回路へその必要とするデ
ータを含むデータブロックを転送する必要がある。この
とき合せてＣＡＭ回路内に格納されているタグアドレス
を書換える必要がある。ＳＲＡＭ回路のどのアドレスの
領域のデータブロックを書換えるのかはある法則に従っ
て決定される。すなわち、ＣＡＭ回路に格納されたタグ
アドレスを書換える場合、どのタグアドレスを書換える
かはある法則に従って決定される。キャッシュメモリの
データを書換える法則の１つにＬＲＵアルゴリズムがあ
る。ＬＲＵアルゴリズムでは、最近一番利用されなかっ
たデータを捨てて新しいデータで書換える。通常のマイ
クロプロセサなどの処理装置は、同一アドレス領域を連
続してアクセスするという特性を有している。したがっ
て、ＬＲＵアルゴリズムによるデータ置換が最も効率が
よい。
いられるＣＡＭ回路においては、たとえばマイクロプロ
セサである処理装置３１が利用しようとするデータがキ
ャッシュメモリ３０内に存在しない場合には、主記憶で
あるＤＲＡＭ回路からＳＲＡＭ回路へその必要とするデ
ータを含むデータブロックを転送する必要がある。この
とき合せてＣＡＭ回路内に格納されているタグアドレス
を書換える必要がある。ＳＲＡＭ回路のどのアドレスの
領域のデータブロックを書換えるのかはある法則に従っ
て決定される。すなわち、ＣＡＭ回路に格納されたタグ
アドレスを書換える場合、どのタグアドレスを書換える
かはある法則に従って決定される。キャッシュメモリの
データを書換える法則の１つにＬＲＵアルゴリズムがあ
る。ＬＲＵアルゴリズムでは、最近一番利用されなかっ
たデータを捨てて新しいデータで書換える。通常のマイ
クロプロセサなどの処理装置は、同一アドレス領域を連
続してアクセスするという特性を有している。したがっ
て、ＬＲＵアルゴリズムによるデータ置換が最も効率が
よい。
【００５３】しかしながら、ＬＲＵアルゴリズムを用い
る場合、どのアドレスが最近一番利用されなかったかを
判別する必要がある。このため、キャッシュメモリ内の
どのデータがこれまでにどのようにアクセスされていた
かの履歴を記憶する必要がある。この履歴を記憶し、こ
の履歴の記憶に従ってデータの置換を行なう場合、処理
が非常に複雑となるため、一般にはソフトウェアを用い
て処理される。
る場合、どのアドレスが最近一番利用されなかったかを
判別する必要がある。このため、キャッシュメモリ内の
どのデータがこれまでにどのようにアクセスされていた
かの履歴を記憶する必要がある。この履歴を記憶し、こ
の履歴の記憶に従ってデータの置換を行なう場合、処理
が非常に複雑となるため、一般にはソフトウェアを用い
て処理される。
【００５４】またＴＬＢ回路においても、たとえばセグ
メント表から転送されるデータは、最近利用されたセグ
メント領域である。したがってこの場合においても、Ｔ
ＬＢ回路内に対応の仮想アドレスが格納されていない場
合にはセグメント表のセグメント記述子によりその内容
を書換える必要がある。この書換えにおいも、ＬＲＵア
ルゴリズムが利用される。セグメンテーション方式に限
らず、ページ方式など他の仮想記憶方式においてもＣＡ
Ｍ回路を利用したＴＬＢ回路が利用されており、そのデ
ータ置換もＬＲＵアルゴリズムに従って行なわれる。
メント表から転送されるデータは、最近利用されたセグ
メント領域である。したがってこの場合においても、Ｔ
ＬＢ回路内に対応の仮想アドレスが格納されていない場
合にはセグメント表のセグメント記述子によりその内容
を書換える必要がある。この書換えにおいも、ＬＲＵア
ルゴリズムが利用される。セグメンテーション方式に限
らず、ページ方式など他の仮想記憶方式においてもＣＡ
Ｍ回路を利用したＴＬＢ回路が利用されており、そのデ
ータ置換もＬＲＵアルゴリズムに従って行なわれる。
【００５５】ＬＲＵアルゴリズムの処理フローを図１７
に示す。以下、図１７を参照して簡単にＬＲＵアルゴリ
ズムについて説明する。
に示す。以下、図１７を参照して簡単にＬＲＵアルゴリ
ズムについて説明する。
【００５６】まず、システム起動時において、ＣＡＭ回
路の各エントリー（アドレスの記憶内容）に対応するア
クセス順序を示すステータス値ｊが各々初期設定される
（ステップＳ２）。
路の各エントリー（アドレスの記憶内容）に対応するア
クセス順序を示すステータス値ｊが各々初期設定される
（ステップＳ２）。
【００５７】次いで、処理装置が動作すると、比較判別
動作が実行される（ステップＳ４）。キャッシュヒット
時においては、ヒットしたエントリー（アクセスアドレ
ス）に対応するステータス値ｊを初期化するとともに、
残りのフルエントリー（そこに有効データが記憶されて
いるエントリー）に対応するステータス値ｊを１増分す
る（ステップＳ６）。
動作が実行される（ステップＳ４）。キャッシュヒット
時においては、ヒットしたエントリー（アクセスアドレ
ス）に対応するステータス値ｊを初期化するとともに、
残りのフルエントリー（そこに有効データが記憶されて
いるエントリー）に対応するステータス値ｊを１増分す
る（ステップＳ６）。
【００５８】キャッシュミス時においては、このＣＡＭ
回路の各エントリーがすべてデータを格納しているか否
かの判別が行なわれる（ステップＳ８）。これは各エン
トリーに対応して設けられる有効データビットを見るこ
とにより判別される。ＣＡＭ回路においてすべてのエン
トリーが有効データを格納している場合、最大のステー
タス値に対応するエントリーのアドレスが出力される。
またこのとき、この最大のステータス値に対応するアド
レスに付された最大のステータス値が初期化され、残り
のエントリーに対応するステータス値が１増分される
（ステップＳ１２）。
回路の各エントリーがすべてデータを格納しているか否
かの判別が行なわれる（ステップＳ８）。これは各エン
トリーに対応して設けられる有効データビットを見るこ
とにより判別される。ＣＡＭ回路においてすべてのエン
トリーが有効データを格納している場合、最大のステー
タス値に対応するエントリーのアドレスが出力される。
またこのとき、この最大のステータス値に対応するアド
レスに付された最大のステータス値が初期化され、残り
のエントリーに対応するステータス値が１増分される
（ステップＳ１２）。
【００５９】ＣＡＭ回路の各エントリーにすべてデータ
が格納されておらず、まだエンプティ・エントリーが存
在する場合、エンプティ・エントリーのうち最小のアド
レスを出力する。このときフル・エントリーのステータ
ス値ｊを１増分する（ステップＳ１０）。このステップ
Ｓ、ステップＳ１２、およびＳ１０の動作はシステム動
作が終了するまで繰り返し実行される（ステップＳ１
４）。
が格納されておらず、まだエンプティ・エントリーが存
在する場合、エンプティ・エントリーのうち最小のアド
レスを出力する。このときフル・エントリーのステータ
ス値ｊを１増分する（ステップＳ１０）。このステップ
Ｓ、ステップＳ１２、およびＳ１０の動作はシステム動
作が終了するまで繰り返し実行される（ステップＳ１
４）。
【００６０】上述のような動作をソフトウェアを用いて
実行する場合には、この処理動作は処理装置３１そのも
のが実行するかまたはメモリシステムにおけるキャッシ
ュメモリ管理用またはＴＬＢ回路管理用の専用のプロセ
サを用いて実行する必要がある。処理装置３１そのもの
がこのキャッシュメモリの管理をも併せて実行する場合
処理装置に対する大きな負荷となり、その処理装置の処
理性能が低下する。また専用のプロセサを用いる場合、
システムの構成が大きくなるとともに、システムの価格
が高くなる。
実行する場合には、この処理動作は処理装置３１そのも
のが実行するかまたはメモリシステムにおけるキャッシ
ュメモリ管理用またはＴＬＢ回路管理用の専用のプロセ
サを用いて実行する必要がある。処理装置３１そのもの
がこのキャッシュメモリの管理をも併せて実行する場合
処理装置に対する大きな負荷となり、その処理装置の処
理性能が低下する。また専用のプロセサを用いる場合、
システムの構成が大きくなるとともに、システムの価格
が高くなる。
【００６１】さらに、当然、ソフトウェアを用いて処理
を行なう場合その処理速度が低下し、高速でキャッシュ
ミス時の処理動作を実行することができなくなるという
問題が生じる。
を行なう場合その処理速度が低下し、高速でキャッシュ
ミス時の処理動作を実行することができなくなるという
問題が生じる。
【００６２】ＬＲＵアルゴリズムをハードウェア的に実
現した連想記憶回路の一例は特開昭６１−２０４８９６
号公報に示されている。この先行技術文献においては、
それぞれが比較基準データを保持する複数のデータレジ
スタと、各データレジスタの記憶内容と入力データとを
比較する複数の比較回路と、この複数の比較回路の出力
に従って、データレジスタの内容をシフト動作により書
換える制御手段とを備える。この先行技術文献において
は、入力データと一致する記憶内容を保持するデータレ
ジスタから上流のデータレジスタの内容をすべて上流側
の隣接データレジスタのシフト動作により書換える。最
上流のデータレジスタには入力データが格納される。
現した連想記憶回路の一例は特開昭６１−２０４８９６
号公報に示されている。この先行技術文献においては、
それぞれが比較基準データを保持する複数のデータレジ
スタと、各データレジスタの記憶内容と入力データとを
比較する複数の比較回路と、この複数の比較回路の出力
に従って、データレジスタの内容をシフト動作により書
換える制御手段とを備える。この先行技術文献において
は、入力データと一致する記憶内容を保持するデータレ
ジスタから上流のデータレジスタの内容をすべて上流側
の隣接データレジスタのシフト動作により書換える。最
上流のデータレジスタには入力データが格納される。
【００６３】この先行技術文献は縦続接続されたデータ
レジスタのシフト動作によりＬＲＵアルゴリズムを実現
する。しかしながら、データレジスタと比較回路とが別
々に設けられており、さらに複数の比較回路の出力に従
ってデータレジスタのシフト動作を制御する選択回路が
設けられる。したがって装置規模が拡大するという問題
が生じる。またデータレジスタをどのように構成するか
については何ら明らかにしておらず、ＣＡＭセルを用い
ることは何ら示唆していない。
レジスタのシフト動作によりＬＲＵアルゴリズムを実現
する。しかしながら、データレジスタと比較回路とが別
々に設けられており、さらに複数の比較回路の出力に従
ってデータレジスタのシフト動作を制御する選択回路が
設けられる。したがって装置規模が拡大するという問題
が生じる。またデータレジスタをどのように構成するか
については何ら明らかにしておらず、ＣＡＭセルを用い
ることは何ら示唆していない。
【００６４】それゆえ、この発明の目的は、ＬＲＵアル
ゴリズムをハードウェアにより高速かつ容易に実現する
ことのできる連想メモリ回路およびそれに用いられる連
想メモリセルを提供することである。
ゴリズムをハードウェアにより高速かつ容易に実現する
ことのできる連想メモリ回路およびそれに用いられる連
想メモリセルを提供することである。
【００６５】この発明の他の目的は、ＬＲＵアルゴリズ
ムをチップ占有面積を増大させることなくハードウェア
により実現することのできる連想メモリ回路およびそれ
に用いられる連想メモリセルを提供することである。
ムをチップ占有面積を増大させることなくハードウェア
により実現することのできる連想メモリ回路およびそれ
に用いられる連想メモリセルを提供することである。
【００６６】
【課題を解決するための手段】請求項１に係る連想メモ
リセルは、ビット線とワード線との交差部に対応して設
けられて、入力データと記憶データとを比較し、該比較
結果に従って一致線を駆動する機能を備えるとともに、
隣接ワードのメモリセルへその記憶データを転送する機
能を備える。
リセルは、ビット線とワード線との交差部に対応して設
けられて、入力データと記憶データとを比較し、該比較
結果に従って一致線を駆動する機能を備えるとともに、
隣接ワードのメモリセルへその記憶データを転送する機
能を備える。
【００６７】すなわち、請求項１に係る連想メモリセル
は、ワード線上の信号に応答してビット線上のデータを
記憶する主記憶手段と、このビット線上のデータと主記
憶手段に記憶されたデータとを比較し、両データの一致
／不一致に従って一致線を所定電位に駆動する比較手段
と、副記憶手段と、転送指示信号に応答してビット線方
向に沿って隣接するメモリセルの主記憶手段に記憶され
たデータを副記憶手段へ転送してそこに記憶させるデー
タ転送手段と、書換指示信号に応答して副記憶手段が記
憶するデータを自身の主記憶手段へ転送してそこに記憶
させるデータ書換手段とを備える。
は、ワード線上の信号に応答してビット線上のデータを
記憶する主記憶手段と、このビット線上のデータと主記
憶手段に記憶されたデータとを比較し、両データの一致
／不一致に従って一致線を所定電位に駆動する比較手段
と、副記憶手段と、転送指示信号に応答してビット線方
向に沿って隣接するメモリセルの主記憶手段に記憶され
たデータを副記憶手段へ転送してそこに記憶させるデー
タ転送手段と、書換指示信号に応答して副記憶手段が記
憶するデータを自身の主記憶手段へ転送してそこに記憶
させるデータ書換手段とを備える。
【００６８】請求項２に係る連想メモリセルは、入力デ
ータと記憶データとを比較するとともにこの比較結果に
従って一致線を駆動する機能に加えて、入力データを新
たに記憶する機能を備える。すなわち、請求項２に係る
連想メモリセルは、ワード線上の信号に応答してビット
線上のデータを記憶する主記憶手段と、ビット線上のデ
ータと主記憶手段が記憶するデータとを比較し、該比較
結果に従って一致線を駆動する比較手段と、副記憶手段
と、転送指示信号に応答してビット線上に与えられたデ
ータを副記憶手段へ転送する転送手段と、データ書換指
示信号に応答して副記憶手段が記憶するデータを自身の
主記憶手段へ転送してそこに記憶させるデータ書換手段
とを含む。
ータと記憶データとを比較するとともにこの比較結果に
従って一致線を駆動する機能に加えて、入力データを新
たに記憶する機能を備える。すなわち、請求項２に係る
連想メモリセルは、ワード線上の信号に応答してビット
線上のデータを記憶する主記憶手段と、ビット線上のデ
ータと主記憶手段が記憶するデータとを比較し、該比較
結果に従って一致線を駆動する比較手段と、副記憶手段
と、転送指示信号に応答してビット線上に与えられたデ
ータを副記憶手段へ転送する転送手段と、データ書換指
示信号に応答して副記憶手段が記憶するデータを自身の
主記憶手段へ転送してそこに記憶させるデータ書換手段
とを含む。
【００６９】請求項３に係る連想メモリ回路は、入力デ
ータと記憶データとの一致／不一致判別を行なう機能に
加えて、一致判別時には、一致ワードを下限として、各
ワードの内容を隣接ワードへ転送するとともに、最上流
のワードへ入力データを記憶する機能を備える。すなわ
ち請求項３に係る連想メモリ回路は、各々が行を規定す
る複数のワード線と、各々が列を規定する複数のビット
線と、各ワード線に対応して配置される複数の一致線
と、ワード線および一致線とビット線との交差部に対応
して設けられる複数のメモリセルを含む。
ータと記憶データとの一致／不一致判別を行なう機能に
加えて、一致判別時には、一致ワードを下限として、各
ワードの内容を隣接ワードへ転送するとともに、最上流
のワードへ入力データを記憶する機能を備える。すなわ
ち請求項３に係る連想メモリ回路は、各々が行を規定す
る複数のワード線と、各々が列を規定する複数のビット
線と、各ワード線に対応して配置される複数の一致線
と、ワード線および一致線とビット線との交差部に対応
して設けられる複数のメモリセルを含む。
【００７０】複数のメモリセルの各々は、対応のワード
線上の信号に応答して対応のビット線上のデータを記憶
する主記憶手段と、ビット線延在方向（ワード方向）に
おいて隣接するメモリセルの主記憶手段が記憶するデー
タまたは対応のビット線上のデータが伝達されるデータ
伝達線と、副記憶手段と、データ転送指示信号に応答し
てデータ伝達線上のデータを副記憶手段へ伝達する手段
と、書換指示信号に応答して副記憶手段の記憶するデー
タを自身の主記憶手段へ転送する書換手段と、対応のビ
ット線上のデータと自身の主記憶手段の記憶データとを
比較し、該比較結果に従って対応の一致線を駆動する比
較手段とを含む。データ伝達線とビット線とが結合され
るメモリセルは、複数のワード線のうちの特定のワード
線に対応して設けられるメモリセルである。
線上の信号に応答して対応のビット線上のデータを記憶
する主記憶手段と、ビット線延在方向（ワード方向）に
おいて隣接するメモリセルの主記憶手段が記憶するデー
タまたは対応のビット線上のデータが伝達されるデータ
伝達線と、副記憶手段と、データ転送指示信号に応答し
てデータ伝達線上のデータを副記憶手段へ伝達する手段
と、書換指示信号に応答して副記憶手段の記憶するデー
タを自身の主記憶手段へ転送する書換手段と、対応のビ
ット線上のデータと自身の主記憶手段の記憶データとを
比較し、該比較結果に従って対応の一致線を駆動する比
較手段とを含む。データ伝達線とビット線とが結合され
るメモリセルは、複数のワード線のうちの特定のワード
線に対応して設けられるメモリセルである。
【００７１】請求項３に係る連想メモリ回路は、さら
に、複数の一致線の信号に応答して各行ごとに書換指示
信号を生成する書換制御手段を含む。この書換制御手段
は、複数の一致線のいずれかが一致を示すとき、該一致
を示す一致線とデータ伝達線がビット線に結合される行
のメモリセルに対応する一致線とを含むビット線延在方
向において連続的に隣接する一致線の第１のグループ
と、この第１のグループの一致線以外の残りのビット線
延在方向において連続的に隣接する一致線の第２のグル
ープとに複数の一致線をグループ化する分割手段と、こ
の分割手段の出力に応答して第１のグループの一致線に
対応するメモリセルの行に対して書換指示信号を与える
書換信号生成手段とを含む。
に、複数の一致線の信号に応答して各行ごとに書換指示
信号を生成する書換制御手段を含む。この書換制御手段
は、複数の一致線のいずれかが一致を示すとき、該一致
を示す一致線とデータ伝達線がビット線に結合される行
のメモリセルに対応する一致線とを含むビット線延在方
向において連続的に隣接する一致線の第１のグループ
と、この第１のグループの一致線以外の残りのビット線
延在方向において連続的に隣接する一致線の第２のグル
ープとに複数の一致線をグループ化する分割手段と、こ
の分割手段の出力に応答して第１のグループの一致線に
対応するメモリセルの行に対して書換指示信号を与える
書換信号生成手段とを含む。
【００７２】請求項４に係る連想メモリ回路は、請求項
３記載の連想メモリ回路において、書換制御手段がさら
に、複数の一致線のすべてが不一致を示す場合には、す
べてのメモリセルの行へ書換指示信号を与える手段を含
む。
３記載の連想メモリ回路において、書換制御手段がさら
に、複数の一致線のすべてが不一致を示す場合には、す
べてのメモリセルの行へ書換指示信号を与える手段を含
む。
【００７３】請求項５に係る連想メモリ回路は、行列状
に配置される複数のメモリセルと、各々に１行のメモリ
セルが接続される複数のワード線と、各々に１列のメモ
リセルが接続される複数のビット線と、各ワード線に対
応して設けられ、各々に１行のメモリセルが結合される
複数の一致線とを含む。
に配置される複数のメモリセルと、各々に１行のメモリ
セルが接続される複数のワード線と、各々に１列のメモ
リセルが接続される複数のビット線と、各ワード線に対
応して設けられ、各々に１行のメモリセルが結合される
複数の一致線とを含む。
【００７４】複数のメモリセルの各々は、対応のワード
線上の信号に応答して対応のビット線上のデータを記憶
する主記憶手段と、ビット線延在方向において隣接する
メモリセルの主記憶手段の記憶データまたは対応のビッ
ト線上のデータが伝達されるデータ伝達線と、副記憶手
段と、データ転送指示信号に応答してこのデータ伝達線
上のデータを副記憶手段へ伝達する手段と、書換指示信
号に応答して該副記憶手段が記憶するデータを自身の主
記憶手段へ転送する書換手段と、対応のビット線上のデ
ータと自身の主記憶手段の記憶するデータとを比較し、
該比較結果に従って対応の一致線を駆動する比較手段と
を含む。データ伝達線とビット線とが結合されるメモリ
セルは、複数のワード線のうちの特定のワード線に対応
して設けられるメモリセルである。
線上の信号に応答して対応のビット線上のデータを記憶
する主記憶手段と、ビット線延在方向において隣接する
メモリセルの主記憶手段の記憶データまたは対応のビッ
ト線上のデータが伝達されるデータ伝達線と、副記憶手
段と、データ転送指示信号に応答してこのデータ伝達線
上のデータを副記憶手段へ伝達する手段と、書換指示信
号に応答して該副記憶手段が記憶するデータを自身の主
記憶手段へ転送する書換手段と、対応のビット線上のデ
ータと自身の主記憶手段の記憶するデータとを比較し、
該比較結果に従って対応の一致線を駆動する比較手段と
を含む。データ伝達線とビット線とが結合されるメモリ
セルは、複数のワード線のうちの特定のワード線に対応
して設けられるメモリセルである。
【００７５】この請求項５に係る連想メモリ回路は、さ
らに、データ伝達線とビット線とが結合された行を除く
行の各々に設けられる複数のゲート手段と、このデータ
伝達線とビット線とが結合されたメモリセルの行に対し
て設けられ、固定電位発生手段を含み、この固定電位発
生手段が発生する固定電位により対応の行へ書換指示信
号を発生する手段を含む。
らに、データ伝達線とビット線とが結合された行を除く
行の各々に設けられる複数のゲート手段と、このデータ
伝達線とビット線とが結合されたメモリセルの行に対し
て設けられ、固定電位発生手段を含み、この固定電位発
生手段が発生する固定電位により対応の行へ書換指示信
号を発生する手段を含む。
【００７６】ゲート手段の各々は、ビット線延在方向に
おいて隣接する行の一致線上の信号と該隣接行のゲート
手段の出力信号とを受け、少なくとも一方の信号が一致
状態を示すとき一致指示信号を発生する。固定電位発生
手段の出力はビット線延在方向において隣接する行のゲ
ート手段の入力へも与えられる。
おいて隣接する行の一致線上の信号と該隣接行のゲート
手段の出力信号とを受け、少なくとも一方の信号が一致
状態を示すとき一致指示信号を発生する。固定電位発生
手段の出力はビット線延在方向において隣接する行のゲ
ート手段の入力へも与えられる。
【００７７】請求項５に係る連想メモリ回路はさらに、
ゲート手段各々に対応して設けられ、対応のゲート手段
の出力が一致指示信号と異なるとき、書換指示信号を各
対応の行のメモリセルへ伝達する手段を含む。
ゲート手段各々に対応して設けられ、対応のゲート手段
の出力が一致指示信号と異なるとき、書換指示信号を各
対応の行のメモリセルへ伝達する手段を含む。
【００７８】請求項６に係る連想メモリ回路は、請求項
５記載の連想メモリ回路においてさらに、データ伝達線
とビット線とが結合された行に対応する一致線を含みか
つビット線延在方向において連続して隣接する一致線の
第１のグループに対して設けられ、この第１のグループ
の一致線の信号を受けて一致の有無を判別する第１の判
別手段と、第１のグループの一致線以外の残りの一致線
の第２のグループに対応して設けられ、この第２のグル
ープの一致線それぞれの信号と第１の判別手段の出力と
に応答して入力データと記憶データとの一致／不一致の
判別を行なう第２の判別手段とを備える。
５記載の連想メモリ回路においてさらに、データ伝達線
とビット線とが結合された行に対応する一致線を含みか
つビット線延在方向において連続して隣接する一致線の
第１のグループに対して設けられ、この第１のグループ
の一致線の信号を受けて一致の有無を判別する第１の判
別手段と、第１のグループの一致線以外の残りの一致線
の第２のグループに対応して設けられ、この第２のグル
ープの一致線それぞれの信号と第１の判別手段の出力と
に応答して入力データと記憶データとの一致／不一致の
判別を行なう第２の判別手段とを備える。
【００７９】第１の判別手段の出力は、第２のグループ
のビット線延在方向において最も第１のグループに近接
する行に対応して設けられるゲート手段の入力へ与えら
れる。
のビット線延在方向において最も第１のグループに近接
する行に対応して設けられるゲート手段の入力へ与えら
れる。
【００８０】請求項７に係る連想メモリセルは、一致線
とビット線との交差部に対応して設けられ、入力データ
と記憶データとを比較してその比較結果に従って一致線
を駆動する機能とともに、隣接ワードのメモリセルへデ
ータを転送する機能を備える。
とビット線との交差部に対応して設けられ、入力データ
と記憶データとを比較してその比較結果に従って一致線
を駆動する機能とともに、隣接ワードのメモリセルへデ
ータを転送する機能を備える。
【００８１】すなわち、請求項７に係る連想メモリセル
は、データを記憶する主記憶手段と、ビット線上のデー
タと主記憶手段が記憶するデータとを比較し、両データ
の一致／不一致に従って一致線を駆動する比較手段と、
副記憶手段と、転送指示信号に応答して副記憶手段へビ
ット線延在方向（ワード方向）に沿って隣接するメモリ
セルの主記憶手段に記憶されたデータを副記憶手段へ転
送してそこに記憶させるデータ転送手段と、書換指示信
号に応答してこの副記憶手段が記憶するデータを自身の
主記憶手段へ転送してそこに記憶させるデータ書換手段
と備える。
は、データを記憶する主記憶手段と、ビット線上のデー
タと主記憶手段が記憶するデータとを比較し、両データ
の一致／不一致に従って一致線を駆動する比較手段と、
副記憶手段と、転送指示信号に応答して副記憶手段へビ
ット線延在方向（ワード方向）に沿って隣接するメモリ
セルの主記憶手段に記憶されたデータを副記憶手段へ転
送してそこに記憶させるデータ転送手段と、書換指示信
号に応答してこの副記憶手段が記憶するデータを自身の
主記憶手段へ転送してそこに記憶させるデータ書換手段
と備える。
【００８２】請求項８に係る連想メモリセルは、ビット
線と一致線との交差部に対応して設けられ、入力データ
と記憶データとを比較し、該比較結果に従って一致線を
駆動する機能に加えて、この入力データを記憶する機能
を備える。すなわち、請求項８に係る連想メモリセル
は、データを記憶するための主記憶手段と、ビット線上
のデータと主記憶手段が記憶するデータとを比較し、該
比較結果に従って一致線を駆動する比較手段と、副記憶
手段と、転送指示信号に応答してこのビット線上に与え
られたデータを副記憶手段へ転送する転送手段と、デー
タ書換指示信号に応答してこの副記憶手段が記憶するデ
ータを自身の主記憶手段へ転送してそこに記憶させるデ
ータ書換手段とを含む。
線と一致線との交差部に対応して設けられ、入力データ
と記憶データとを比較し、該比較結果に従って一致線を
駆動する機能に加えて、この入力データを記憶する機能
を備える。すなわち、請求項８に係る連想メモリセル
は、データを記憶するための主記憶手段と、ビット線上
のデータと主記憶手段が記憶するデータとを比較し、該
比較結果に従って一致線を駆動する比較手段と、副記憶
手段と、転送指示信号に応答してこのビット線上に与え
られたデータを副記憶手段へ転送する転送手段と、デー
タ書換指示信号に応答してこの副記憶手段が記憶するデ
ータを自身の主記憶手段へ転送してそこに記憶させるデ
ータ書換手段とを含む。
【００８３】請求項９に係る連想メモリ回路は、行方向
に配置される複数の一致線と、列方向に配置される複数
のビット線と、このビット線と一致線との交差部に対応
して設けられる複数のメモリセルを含む。
に配置される複数の一致線と、列方向に配置される複数
のビット線と、このビット線と一致線との交差部に対応
して設けられる複数のメモリセルを含む。
【００８４】複数のメモリセルの各々は、データを記憶
する主記憶手段と、ビット線延在方向（ワード方向）に
おいて隣接するメモリセルの主記憶手段が記憶するデー
タまたは対応のビット線上のデータが伝達されるデータ
伝達線と、副記憶手段と、データ転送指示信号に応答し
てこのデータ伝達線上のデータを副記憶手段へ伝達する
手段と、書換指示信号に応答して副記憶手段が記憶する
データを自身の主記憶手段へ転送する書換手段と、対応
のビット線上のデータと自身の主記憶手段の記憶するデ
ータとを比較し、該比較結果に従って対応の一致線を駆
動する比較手段とを含む。
する主記憶手段と、ビット線延在方向（ワード方向）に
おいて隣接するメモリセルの主記憶手段が記憶するデー
タまたは対応のビット線上のデータが伝達されるデータ
伝達線と、副記憶手段と、データ転送指示信号に応答し
てこのデータ伝達線上のデータを副記憶手段へ伝達する
手段と、書換指示信号に応答して副記憶手段が記憶する
データを自身の主記憶手段へ転送する書換手段と、対応
のビット線上のデータと自身の主記憶手段の記憶するデ
ータとを比較し、該比較結果に従って対応の一致線を駆
動する比較手段とを含む。
【００８５】ビット線上のデータがデータ伝達線へ伝達
されるメモリセルは、複数の行のうち特定の行に対応し
て設けられるメモリセルである。
されるメモリセルは、複数の行のうち特定の行に対応し
て設けられるメモリセルである。
【００８６】請求項９に係る連想メモリ回路はさらに、
複数の一致線の信号に応答して書換指示信号を行単位で
生成する書換制御手段を含む。この書換制御手段は、複
数の一致線のいずれかが一致を示す場合には、該一致を
示す一致線に対応する行とビット線上のデータが伝達さ
れるデータ伝達線を含むメモリセルの行とを含むビット
線延在方向において連続的に隣接する行に対応する複数
の一致線からなる第１のグループと、この第１のグルー
プの一致線以外の残りの一致線からなる第２のグループ
とに一致線を分割する分割手段と、この分割手段の出力
に応答して第１のグループのメモリセルに対してデータ
書換指示信号を伝達する書換信号生成手段を含む。
複数の一致線の信号に応答して書換指示信号を行単位で
生成する書換制御手段を含む。この書換制御手段は、複
数の一致線のいずれかが一致を示す場合には、該一致を
示す一致線に対応する行とビット線上のデータが伝達さ
れるデータ伝達線を含むメモリセルの行とを含むビット
線延在方向において連続的に隣接する行に対応する複数
の一致線からなる第１のグループと、この第１のグルー
プの一致線以外の残りの一致線からなる第２のグループ
とに一致線を分割する分割手段と、この分割手段の出力
に応答して第１のグループのメモリセルに対してデータ
書換指示信号を伝達する書換信号生成手段を含む。
【００８７】請求項１０記載の連想メモリ回路は、この
書換制御手段がさらに、複数の一致線のすべてが不一致
を示す場合には、すべてのメモリセルへ書換指示信号を
与える手段を含む。
書換制御手段がさらに、複数の一致線のすべてが不一致
を示す場合には、すべてのメモリセルへ書換指示信号を
与える手段を含む。
【００８８】請求項１１に係る連想メモリ回路は、各々
に１行のメモリセルが接続される複数の一致線と、各々
に１列のメモリセルが接続される複数のビット線とを含
む。複数のメモリセルの各々は、データを記憶する主記
憶手段と、ビット線延在方向において隣接するメモリセ
ルの主記憶手段の記憶データまたは対応のビット線上の
データが伝達されるデータ伝達線と、副記憶手段と、デ
ータ転送指示信号に応答してこのデータ伝達線上のデー
タを副記憶手段へ伝達する手段と、書換指示信号に応答
してこの副記憶手段の記憶データを自身の主記憶手段へ
転送する書換手段と、対応のビット線上のデータと自身
の主記憶手段が記憶するデータとを比較し、該比較結果
に従って対応の一致線を駆動する比較手段を含む。
に１行のメモリセルが接続される複数の一致線と、各々
に１列のメモリセルが接続される複数のビット線とを含
む。複数のメモリセルの各々は、データを記憶する主記
憶手段と、ビット線延在方向において隣接するメモリセ
ルの主記憶手段の記憶データまたは対応のビット線上の
データが伝達されるデータ伝達線と、副記憶手段と、デ
ータ転送指示信号に応答してこのデータ伝達線上のデー
タを副記憶手段へ伝達する手段と、書換指示信号に応答
してこの副記憶手段の記憶データを自身の主記憶手段へ
転送する書換手段と、対応のビット線上のデータと自身
の主記憶手段が記憶するデータとを比較し、該比較結果
に従って対応の一致線を駆動する比較手段を含む。
【００８９】データ伝達線にビット線上のデータが伝達
されるメモリセルは、複数の行のうちの特定の行のメモ
リセルである。
されるメモリセルは、複数の行のうちの特定の行のメモ
リセルである。
【００９０】請求項１１に係る連想メモリ回路はさら
に、データ伝達線にビット線上のデータが伝達されるメ
モリセルの行を除く行の各々に設けられる複数のゲート
手段と、ゲート手段の各々に対応して設けられ、対応の
ゲート手段の出力が一致指示信号と異なる場合には書換
指示信号を対応の行のメモリセルへ伝達する手段と、デ
ータ伝達線とビット線上のデータが伝達される行のメモ
リセルに対して設けられ、固定電位発生手段を含み、こ
の固定電位発生手段からの固定電位に従って対応の行の
メモリセルへの書換指示信号を発生する手段を含む。
に、データ伝達線にビット線上のデータが伝達されるメ
モリセルの行を除く行の各々に設けられる複数のゲート
手段と、ゲート手段の各々に対応して設けられ、対応の
ゲート手段の出力が一致指示信号と異なる場合には書換
指示信号を対応の行のメモリセルへ伝達する手段と、デ
ータ伝達線とビット線上のデータが伝達される行のメモ
リセルに対して設けられ、固定電位発生手段を含み、こ
の固定電位発生手段からの固定電位に従って対応の行の
メモリセルへの書換指示信号を発生する手段を含む。
【００９１】ゲート手段の各々は、ビット線延在方向に
おいて隣接する行の一致線上の信号と該隣接行のゲート
手段の出力信号とを受け、少なくとも一方の信号が一致
状態を示す場合には一致指示信号を発生する。固定電位
発生手段の出力は、また該隣接行のゲート手段へ与えら
れる。
おいて隣接する行の一致線上の信号と該隣接行のゲート
手段の出力信号とを受け、少なくとも一方の信号が一致
状態を示す場合には一致指示信号を発生する。固定電位
発生手段の出力は、また該隣接行のゲート手段へ与えら
れる。
【００９２】請求項１２に係る連想メモリ回路は、請求
項１１に係る連想メモリ回路においてさらに、データ伝
達線にビット線上のデータが伝達される行を含みビット
線延在方向において連続して隣接する行の各一致線を含
む第１のグループに対応して設けられ、第１のグループ
の一致線の信号を受けて入力データと記憶データとの一
致／不一致を判別する第１の判別手段と、第１のグルー
プの一致線以外の残りの一致線からなる第２のグループ
に対応して設けられ、この第２のグループの一致線の信
号と第１の判別手段の出力信号とに応答して入力データ
と記憶データとの一致／不一致の判別を行なう第２の判
別手段を備える。
項１１に係る連想メモリ回路においてさらに、データ伝
達線にビット線上のデータが伝達される行を含みビット
線延在方向において連続して隣接する行の各一致線を含
む第１のグループに対応して設けられ、第１のグループ
の一致線の信号を受けて入力データと記憶データとの一
致／不一致を判別する第１の判別手段と、第１のグルー
プの一致線以外の残りの一致線からなる第２のグループ
に対応して設けられ、この第２のグループの一致線の信
号と第１の判別手段の出力信号とに応答して入力データ
と記憶データとの一致／不一致の判別を行なう第２の判
別手段を備える。
【００９３】第１の判別手段の出力は、第２のグループ
のうちビット線延在方向において最も第１のグループの
一致線に近接する行に対応して設けられるゲート手段の
入力へ与えられる。
のうちビット線延在方向において最も第１のグループの
一致線に近接する行に対応して設けられるゲート手段の
入力へ与えられる。
【００９４】
【作用】請求項１に係る連想メモリセルにおいては、副
記憶手段に保持された隣接ワードのデータが書換指示信
号により主記憶手段に格納される。これにより、データ
ワードの格納位置をシフトさせることが可能となり、Ｌ
ＲＵアルゴリズムをコンパクトな構成で高速に実現する
ことのできる連想メモリセルが得られる。
記憶手段に保持された隣接ワードのデータが書換指示信
号により主記憶手段に格納される。これにより、データ
ワードの格納位置をシフトさせることが可能となり、Ｌ
ＲＵアルゴリズムをコンパクトな構成で高速に実現する
ことのできる連想メモリセルが得られる。
【００９５】請求項２に係る連想メモリセルにおいて
は、書換指示信号により副記憶手段に保持されたビット
線上のデータが主記憶手段に格納される。これにより、
連想メモリセルの記憶内容の書換が容易かつ高速に行な
え、さらにＬＲＵアルゴリズムをコンパクトな構成で効
率的に実現することのできる連想メモリセルが得られ
る。
は、書換指示信号により副記憶手段に保持されたビット
線上のデータが主記憶手段に格納される。これにより、
連想メモリセルの記憶内容の書換が容易かつ高速に行な
え、さらにＬＲＵアルゴリズムをコンパクトな構成で効
率的に実現することのできる連想メモリセルが得られ
る。
【００９６】請求項３に係る連想メモリ回路において
は、書換指示信号により、一致した連想メモリセルから
上流の連想メモリセルの内容が隣接上流ワードの記憶内
容または入力ワードデータにより書換えられるので、簡
易な構成で効率的に高速でＬＲＵアルゴリズムに従う記
憶内容の管理を実現する連想メモリ回路が得られる。
は、書換指示信号により、一致した連想メモリセルから
上流の連想メモリセルの内容が隣接上流ワードの記憶内
容または入力ワードデータにより書換えられるので、簡
易な構成で効率的に高速でＬＲＵアルゴリズムに従う記
憶内容の管理を実現する連想メモリ回路が得られる。
【００９７】請求項４に係る連想メモリ回路において
は、不一致時にはすべての連想メモリセルの記憶内容が
隣接上流ワードの記憶内容または入力データワードによ
り書換えられるため、記憶内容の書換えがＬＲＵアルゴ
リズムに従って容易かつ高速に実現される。
は、不一致時にはすべての連想メモリセルの記憶内容が
隣接上流ワードの記憶内容または入力データワードによ
り書換えられるため、記憶内容の書換えがＬＲＵアルゴ
リズムに従って容易かつ高速に実現される。
【００９８】請求項５に係る連想メモリ回路において
は、ビット線上のデータすなわち入力データが常に最も
新しくアクセスされた記憶内容を保持するアドレス位置
に格納されかつゲート手段によりデータワードのシフト
位置が決定されて書換手段により記憶データワードのシ
フトが行なわれる。したがって、データのシフト位置を
高速で判別して正確に記憶データワードのシフトを行な
うことができ、ＬＲＵアルゴリズムによるデータ置換を
容易に実現することが可能となる。
は、ビット線上のデータすなわち入力データが常に最も
新しくアクセスされた記憶内容を保持するアドレス位置
に格納されかつゲート手段によりデータワードのシフト
位置が決定されて書換手段により記憶データワードのシ
フトが行なわれる。したがって、データのシフト位置を
高速で判別して正確に記憶データワードのシフトを行な
うことができ、ＬＲＵアルゴリズムによるデータ置換を
容易に実現することが可能となる。
【００９９】請求項６に係る連想メモリ回路において
は、第１の判別手段の出力が第２のグループのゲート手
段の入力へ与えられる。これにより、一致線上の信号に
よる一致判別結果の伝搬におけるゲート遅延を大幅に低
減することが可能となり、高速でデータ書換指示信号を
発生することが可能となる。
は、第１の判別手段の出力が第２のグループのゲート手
段の入力へ与えられる。これにより、一致線上の信号に
よる一致判別結果の伝搬におけるゲート遅延を大幅に低
減することが可能となり、高速でデータ書換指示信号を
発生することが可能となる。
【０１００】請求項７に係る連想メモリセルは、ワード
線が設けられておらずシフト動作のみにより隣接ワード
データの格納が行なわれ、簡易な構成でＬＲＵアルゴリ
ズムを実現することができる。
線が設けられておらずシフト動作のみにより隣接ワード
データの格納が行なわれ、簡易な構成でＬＲＵアルゴリ
ズムを実現することができる。
【０１０１】請求項８に係る連想メモリセルは、ワード
線がなくビット線上のデータを書換指示信号により格納
するため、その記憶内容をビット線上の入力データで書
換えることが可能となり、ＬＲＵアルゴリズムに従って
記憶内容の管理を容易に実現することのできるコンパク
トな構成の連想メモリセルが得られる。
線がなくビット線上のデータを書換指示信号により格納
するため、その記憶内容をビット線上の入力データで書
換えることが可能となり、ＬＲＵアルゴリズムに従って
記憶内容の管理を容易に実現することのできるコンパク
トな構成の連想メモリセルが得られる。
【０１０２】請求項９に係る連想メモリ回路は、ワード
線が設けられておらず、書換制御手段によりシフト動作
により所望のワード領域のデータワードの書換えを行な
うことができ、高速でＬＲＵアルゴリズムに従って記憶
内容を管理することのできるコンパクトな構成の連想メ
モリ回路が得られる。
線が設けられておらず、書換制御手段によりシフト動作
により所望のワード領域のデータワードの書換えを行な
うことができ、高速でＬＲＵアルゴリズムに従って記憶
内容を管理することのできるコンパクトな構成の連想メ
モリ回路が得られる。
【０１０３】請求項１０に係る連想メモリ回路は、ワー
ド線が設けられておらず、不一致のは場合にはすべての
記憶内容がシフト動作により隣接ワードの記憶内容また
は入力データより変更されるため、ＬＲＵアルゴリズム
によるデータ置換を高速で実現することのできるコンパ
クトな構成の連想メモリ回路がえられる。
ド線が設けられておらず、不一致のは場合にはすべての
記憶内容がシフト動作により隣接ワードの記憶内容また
は入力データより変更されるため、ＬＲＵアルゴリズム
によるデータ置換を高速で実現することのできるコンパ
クトな構成の連想メモリ回路がえられる。
【０１０４】１１に係る連想メモリ回路においては、各
行に対応して設けられたゲート手段によりシフト動作を
行なうか否かが判別され、このゲート手段の出力により
各行に書換指示信号が発生され、かつ１行のメモリセル
へはビット線上の入力データが伝達されるため、高速か
つ容易にデータワードのシフト領域を判別することがで
き、コンパクトな構成でかつ高速にＬＲＵアルゴリズム
を実現する連想メモリ回路を得ることができる。
行に対応して設けられたゲート手段によりシフト動作を
行なうか否かが判別され、このゲート手段の出力により
各行に書換指示信号が発生され、かつ１行のメモリセル
へはビット線上の入力データが伝達されるため、高速か
つ容易にデータワードのシフト領域を判別することがで
き、コンパクトな構成でかつ高速にＬＲＵアルゴリズム
を実現する連想メモリ回路を得ることができる。
【０１０５】請求項１２に係る連想メモリ回路において
は、一致線の出力に従って一致の有無を判別する判別手
段を第１および第２の判別手段とし、第１の判別手段の
出力を第２のグループの最上流のゲート手段の入力へ与
えているため、ゲート手段の出力が確定状態となるまで
に要する時間を大幅に低減することができ、高速で書換
えを行なうべきメモリセル位置を判別することができ、
これにより高速でＬＲＵアルゴリズムを実現することの
できるコンパクトな構成の連想メモリ回路を得ることが
できる。
は、一致線の出力に従って一致の有無を判別する判別手
段を第１および第２の判別手段とし、第１の判別手段の
出力を第２のグループの最上流のゲート手段の入力へ与
えているため、ゲート手段の出力が確定状態となるまで
に要する時間を大幅に低減することができ、高速で書換
えを行なうべきメモリセル位置を判別することができ、
これにより高速でＬＲＵアルゴリズムを実現することの
できるコンパクトな構成の連想メモリ回路を得ることが
できる。
【０１０６】
実施例１ 図１はこの発明の一実施例であるＣＡＭ回路の全体の構
成を概略的に示すブロック図である。
成を概略的に示すブロック図である。
【０１０７】図１において、ＣＡＭ回路は、行および列
のマトリクス状に配列された複数のＣＡＭセル回路１を
含む。図１においては、ＣＡＭセル回路１が、ｍ行ｎ列
に配列されたように示される。各ＣＡＭセル回路を特定
するためにそれぞれのＣＡＭセル回路には参照番号１−
１１…１−１ｎ、１−ｍ１…１−ｍｎを付す。ＣＡＭセ
ル回路１（ＣＡＭセル回路を代表的に示す）は、後に詳
細に説明するように、データ保持部と比較部とデータ書
換部とを含む。
のマトリクス状に配列された複数のＣＡＭセル回路１を
含む。図１においては、ＣＡＭセル回路１が、ｍ行ｎ列
に配列されたように示される。各ＣＡＭセル回路を特定
するためにそれぞれのＣＡＭセル回路には参照番号１−
１１…１−１ｎ、１−ｍ１…１−ｍｎを付す。ＣＡＭセ
ル回路１（ＣＡＭセル回路を代表的に示す）は、後に詳
細に説明するように、データ保持部と比較部とデータ書
換部とを含む。
【０１０８】１行のＣＡＭセル回路１−ｋ１−１ｋｎに
対して１本のワード線が設けられ１≦ｋ≦ｍ）、１列の
ＣＡＭセル回路１−１ｉ〜１−ｍｉに対して１対のビッ
ト線６ａおよび６ｂが設けられる（１≦ｉ≦ｎ）。さら
に、１行のメモリセル１−ｋ１〜１ｋｎに対して１本の
一致線１１が設けられる。
対して１本のワード線が設けられ１≦ｋ≦ｍ）、１列の
ＣＡＭセル回路１−１ｉ〜１−ｍｉに対して１対のビッ
ト線６ａおよび６ｂが設けられる（１≦ｉ≦ｎ）。さら
に、１行のメモリセル１−ｋ１〜１ｋｎに対して１本の
一致線１１が設けられる。
【０１０９】さらにＣＡＭ回路において、ＣＡＭセル回
路のデータ書換を制御するために、１行のＣＡＭセル回
路１−ｋ１〜１−ｋｎの各行に対して１本の書換制御信
号を伝達するための書換信号線１２が設けられる。
路のデータ書換を制御するために、１行のＣＡＭセル回
路１−ｋ１〜１−ｋｎの各行に対して１本の書換制御信
号を伝達するための書換信号線１２が設けられる。
【０１１０】隣接ワード（隣接行）のＣＡＭセル回路間
にはデータ伝達線２５が設けられる。このデータ伝達線
２５には、隣接ワードの記憶データが伝達される。デー
タ入力部（読出／書込回路３）に最も近い行のＣＡＭセ
ル回路１−ｍ１〜１−ｍｎのデータ伝達線２５はビット
線６ａに接続される。この構成により、ＣＡＭセル回路
１−ｍ１〜１−ｍｎは読出／書込回路３からビット線６
ａに与えられた入力データを格納することができる。
にはデータ伝達線２５が設けられる。このデータ伝達線
２５には、隣接ワードの記憶データが伝達される。デー
タ入力部（読出／書込回路３）に最も近い行のＣＡＭセ
ル回路１−ｍ１〜１−ｍｎのデータ伝達線２５はビット
線６ａに接続される。この構成により、ＣＡＭセル回路
１−ｍ１〜１−ｍｎは読出／書込回路３からビット線６
ａに与えられた入力データを格納することができる。
【０１１１】ＣＡＭセル回路はさらに、一致線１１−２
〜１１−ｍの信号（一致信号）に従って書換信号を各書
換信号線１２−１〜１２−ｍへ伝達する書換制御回路３
００を含む。書換制御回路３００は、各行に対して設け
られ、隣接行の一致線上の一致信号と隣接行に設けられ
たゲート回路の出力を受けるゲート回路４−１、４−
２、４−３…と、各ゲート回路４−ｐに対応して設けら
れ、対応のゲート回路の出力に従って書換信号を対応の
書換信号線１２−ｐへ伝達する書換信号発生回路５−１
〜５−ｍを含む（１≦ｐ≦ｍ）。
〜１１−ｍの信号（一致信号）に従って書換信号を各書
換信号線１２−１〜１２−ｍへ伝達する書換制御回路３
００を含む。書換制御回路３００は、各行に対して設け
られ、隣接行の一致線上の一致信号と隣接行に設けられ
たゲート回路の出力を受けるゲート回路４−１、４−
２、４−３…と、各ゲート回路４−ｐに対応して設けら
れ、対応のゲート回路の出力に従って書換信号を対応の
書換信号線１２−ｐへ伝達する書換信号発生回路５−１
〜５−ｍを含む（１≦ｐ≦ｍ）。
【０１１２】書換信号発生回路５−ｍは常時接地電位２
２に接続されておりデータ“０”を保持する。この書換
信号発生回路は１ビットのデータ保持回路で構成され、
その保持データに従って対応の書換信号線へ書換信号を
伝達する。
２に接続されておりデータ“０”を保持する。この書換
信号発生回路は１ビットのデータ保持回路で構成され、
その保持データに従って対応の書換信号線へ書換信号を
伝達する。
【０１１３】ゲート回路４（回路４−１、４−２、４−
３…を代表的に示す）はＯＲゲートで構成され、その両
入力のうち少なくとも一方が“１”のときに“１”の信
号を発生する。
３…を代表的に示す）はＯＲゲートで構成され、その両
入力のうち少なくとも一方が“１”のときに“１”の信
号を発生する。
【０１１４】１本のワード線に接続される１行のＣＡＭ
セル回路は１ワードを構成する。今このＣＡＭ回路のア
ドレスとして、ワード線１３−１をアドレス１、…ワー
ド線１３−ｍをアドレスｍとする。ｍ＞１である。
セル回路は１ワードを構成する。今このＣＡＭ回路のア
ドレスとして、ワード線１３−１をアドレス１、…ワー
ド線１３−ｍをアドレスｍとする。ｍ＞１である。
【０１１５】ＣＡＭ回路はさらに、すべての一致線１１
−１〜１１−ｍ上の一致信号に従って一致／不一致の判
別動作を行ない、この判別結果を示す信号ＣＨを信号線
７に出力するＯＲ回路１０と、アドレスバス８を介して
与えられるアドレス信号ＡＤＤをデコードし、ｍ本のワ
ード線のうち１本のワード線を選択状態とするアドレス
デコーダ回路２と、データの書込および読出を行なうた
めの読出／書込回路３と、このアドレスデコーダ回路
２、読出／書込回路３などの動作を制御するための信号
を発生する制御回路３５０を含む。制御回路３５０は、
チップイネーブル信号／ＣＥ、書込イネーブル信号／Ｗ
Ｅおよび読出イネーブル信号／ＯＥに従って各種内部制
御信号を発生する構成が一例として示される。この制御
回路３５０はまた、書換制御回路３００に含まれる書換
信号発生回路（回路５−１〜５−ｍを代表的に示す）の
保持データに従った書換信号発生タイミングを制御する
ように構成されてもよく、さらにＯＲ回路１０からの信
号ＣＨの発生タイミングを制御るように構成されてもよ
い。
−１〜１１−ｍ上の一致信号に従って一致／不一致の判
別動作を行ない、この判別結果を示す信号ＣＨを信号線
７に出力するＯＲ回路１０と、アドレスバス８を介して
与えられるアドレス信号ＡＤＤをデコードし、ｍ本のワ
ード線のうち１本のワード線を選択状態とするアドレス
デコーダ回路２と、データの書込および読出を行なうた
めの読出／書込回路３と、このアドレスデコーダ回路
２、読出／書込回路３などの動作を制御するための信号
を発生する制御回路３５０を含む。制御回路３５０は、
チップイネーブル信号／ＣＥ、書込イネーブル信号／Ｗ
Ｅおよび読出イネーブル信号／ＯＥに従って各種内部制
御信号を発生する構成が一例として示される。この制御
回路３５０はまた、書換制御回路３００に含まれる書換
信号発生回路（回路５−１〜５−ｍを代表的に示す）の
保持データに従った書換信号発生タイミングを制御する
ように構成されてもよく、さらにＯＲ回路１０からの信
号ＣＨの発生タイミングを制御るように構成されてもよ
い。
【０１１６】図１に示すＣＡＭ回路の動作について簡単
に説明する。データの書込または読出は、アドレスデコ
ーダ回路２により１本のワード線１３を選択し、読出／
書込回路３により、ビット線６ａおよび６ｂを介してデ
ータの書込／読出が行なわれる。
に説明する。データの書込または読出は、アドレスデコ
ーダ回路２により１本のワード線１３を選択し、読出／
書込回路３により、ビット線６ａおよび６ｂを介してデ
ータの書込／読出が行なわれる。
【０１１７】一致検出動作時においては、２つの動作が
行なわれる。まず第１の動作サイクルでは、転送信号線
１５−１〜１５−ｍに転送信号が与えられる（制御回路
３５０の制御による）。これにより、ＣＡＭセル回路１
には上流側（読出／書込回路３に近い方）の隣接ワード
のＣＡＭセル回路の記憶データがその副記憶部に保持さ
れる。最大アドレスのＣＡＭセル回路１−ｍ１ないし１
−ｍｍはデータ伝達線２５がビット線６ａに接続され
る。したがって、ビット線６ａに与えれらた入力データ
がその副記憶部に格納される。次いで比較動作が行なわ
れる。すなわち、各行単位で、ビット線６ａおよび６ｂ
に伝達された記憶データの一致／不一致の比較が行なわ
れる。このときの比較には主記憶部に格納されたデータ
が用いられる。この比較動作に従って一致線１１−１〜
１１−ｍ上の信号電位が確定する。
行なわれる。まず第１の動作サイクルでは、転送信号線
１５−１〜１５−ｍに転送信号が与えられる（制御回路
３５０の制御による）。これにより、ＣＡＭセル回路１
には上流側（読出／書込回路３に近い方）の隣接ワード
のＣＡＭセル回路の記憶データがその副記憶部に保持さ
れる。最大アドレスのＣＡＭセル回路１−ｍ１ないし１
−ｍｍはデータ伝達線２５がビット線６ａに接続され
る。したがって、ビット線６ａに与えれらた入力データ
がその副記憶部に格納される。次いで比較動作が行なわ
れる。すなわち、各行単位で、ビット線６ａおよび６ｂ
に伝達された記憶データの一致／不一致の比較が行なわ
れる。このときの比較には主記憶部に格納されたデータ
が用いられる。この比較動作に従って一致線１１−１〜
１１−ｍ上の信号電位が確定する。
【０１１８】今、一致線１１−２が“１”であり、残り
の一致線１１−１，１１−３〜１１−ｍが“０”の場合
を考える。すなわち入力データが第２行のＣＡＭセル回
路に格納されたデータワードと一致した状態を考える。
このとき、ＯＲゲート４−１の出力が“１”となり、残
りのゲート回路４−２、４−３…の出力は“０”とな
る。書換信号発生回路５−１に“１”が保持され、残り
の書換信号発生回路５−２〜５−ｍにはデータ“０”が
保持される。
の一致線１１−１，１１−３〜１１−ｍが“０”の場合
を考える。すなわち入力データが第２行のＣＡＭセル回
路に格納されたデータワードと一致した状態を考える。
このとき、ＯＲゲート４−１の出力が“１”となり、残
りのゲート回路４−２、４−３…の出力は“０”とな
る。書換信号発生回路５−１に“１”が保持され、残り
の書換信号発生回路５−２〜５−ｍにはデータ“０”が
保持される。
【０１１９】次いでデータ“０”を保持する書換信号発
生回路５−２〜５ｍから書換えを指示する書換指示信号
が対応の書換信号線１２−２〜１２−ｍへ伝達される。
これにより第２行ないし第ｍ行のＣＡＭセル回路におい
てその副記憶部に格納されていたデータが主記憶部に伝
達される。第１行のＣＡＭセル回路においては書換信号
発生回路５−１からは書換指示信号は発生されず、その
主記憶部に保持されたデータは保持される。これによ
り、第２行のＣＡＭセル回路に格納されていたデータが
アドレスの最も大きい第ｍ行のＣＡＭセル回路へ等価的
に転送され、かつ第３行ないし第ｍ行に格納されていた
データがそれぞれ第２行ないし第ｍ−１行のＣＡＭセル
回路へ転送される。すなわち最も新しくアクセスされた
データは常に第ｍ行のＣＡＭセル回路１−ｍ１〜１−ｍ
ｎに格納される。最も古くアクセスされた記憶データは
したがって、第１行のＣＡＭセル回路１−１１〜１−１
ｎに格納される。
生回路５−２〜５ｍから書換えを指示する書換指示信号
が対応の書換信号線１２−２〜１２−ｍへ伝達される。
これにより第２行ないし第ｍ行のＣＡＭセル回路におい
てその副記憶部に格納されていたデータが主記憶部に伝
達される。第１行のＣＡＭセル回路においては書換信号
発生回路５−１からは書換指示信号は発生されず、その
主記憶部に保持されたデータは保持される。これによ
り、第２行のＣＡＭセル回路に格納されていたデータが
アドレスの最も大きい第ｍ行のＣＡＭセル回路へ等価的
に転送され、かつ第３行ないし第ｍ行に格納されていた
データがそれぞれ第２行ないし第ｍ−１行のＣＡＭセル
回路へ転送される。すなわち最も新しくアクセスされた
データは常に第ｍ行のＣＡＭセル回路１−ｍ１〜１−ｍ
ｎに格納される。最も古くアクセスされた記憶データは
したがって、第１行のＣＡＭセル回路１−１１〜１−１
ｎに格納される。
【０１２０】一致線１１−１〜１１−ｎが“０”の場合
には、書換信号発生回路５−１〜５ｍはすべてデータ
“０”を保持する。この場合には、書換信号線１２−１
〜１２−ｍへ書換指示信号が発生され、すべてのＣＡＭ
セル回路１の記憶内容が副記憶部に格納されたデータで
書換えられる。すなわちＣＡＭセル回路１−１１〜１−
１ｍに格納されている最も古くアクセスされたデータが
消去され、各ＣＡＭセル回路１の記憶内容が１行ずつシ
フトされ、第ｍ行には入力データが格納される。これに
よりＬＲＵアルゴリズムに従ったデータ置換が実現され
る。
には、書換信号発生回路５−１〜５ｍはすべてデータ
“０”を保持する。この場合には、書換信号線１２−１
〜１２−ｍへ書換指示信号が発生され、すべてのＣＡＭ
セル回路１の記憶内容が副記憶部に格納されたデータで
書換えられる。すなわちＣＡＭセル回路１−１１〜１−
１ｍに格納されている最も古くアクセスされたデータが
消去され、各ＣＡＭセル回路１の記憶内容が１行ずつシ
フトされ、第ｍ行には入力データが格納される。これに
よりＬＲＵアルゴリズムに従ったデータ置換が実現され
る。
【０１２１】転送信号線１５−１〜１５−ｍはそれぞれ
各行ごとに配設されている。制御回路３５０からの制御
信号によりデータ転送信号が発生される。
各行ごとに配設されている。制御回路３５０からの制御
信号によりデータ転送信号が発生される。
【０１２２】書換信号発生回路５−１〜５−ｍはたとえ
ばインバータラッチ回路で構成される。このインバータ
ラッチ回路はデータ出力タイミングおよびデータラッチ
タイミングが制御回路３５０からの内部制御信号により
決定される。これは、クロックトインバータを用いたイ
ンバータ回路を含むラッチ回路を含むラッチ回路で書換
信号発生回路が構成されてもよく、インバータラッチ回
路の入力部および出力部のトランスファーゲートのオン
／オフタイミングが制御回路３５０からの内部制御信号
により制御されてもよい。
ばインバータラッチ回路で構成される。このインバータ
ラッチ回路はデータ出力タイミングおよびデータラッチ
タイミングが制御回路３５０からの内部制御信号により
決定される。これは、クロックトインバータを用いたイ
ンバータ回路を含むラッチ回路を含むラッチ回路で書換
信号発生回路が構成されてもよく、インバータラッチ回
路の入力部および出力部のトランスファーゲートのオン
／オフタイミングが制御回路３５０からの内部制御信号
により制御されてもよい。
【０１２３】またビット線６ａおよび６ｂは比較動作前
（入力データが伝達される前のスタンバイ状態時）にお
いては“１”にプリチャージされていてもよく、また
“１”と“０”の間の中間電位にプリチャージされてい
てもよい。アドレスデコーダ回路２はまた制御回路３５
０の制御の下にデコード動作を行なわず、スタティック
にアドレスバス８へ与えられたアドレス信号ＡＤＤをデ
コードしてもよい。またアドレスデコーダ回路２は、ア
ドレスバス８上のアドレス信号ＡＤＤの変化時点を検出
し、この変化点検出信号に応答してデコードタイミング
が決定されてもよい。
（入力データが伝達される前のスタンバイ状態時）にお
いては“１”にプリチャージされていてもよく、また
“１”と“０”の間の中間電位にプリチャージされてい
てもよい。アドレスデコーダ回路２はまた制御回路３５
０の制御の下にデコード動作を行なわず、スタティック
にアドレスバス８へ与えられたアドレス信号ＡＤＤをデ
コードしてもよい。またアドレスデコーダ回路２は、ア
ドレスバス８上のアドレス信号ＡＤＤの変化時点を検出
し、この変化点検出信号に応答してデコードタイミング
が決定されてもよい。
【０１２４】読出／書込回路３は、従来と同様である
が、被比較データとなる入力データはこの読出／書込回
路３と別に設けられた入力回路から各ビット線６ａおよ
び６ｂへ伝達される構成が利用されてもよい。
が、被比較データとなる入力データはこの読出／書込回
路３と別に設けられた入力回路から各ビット線６ａおよ
び６ｂへ伝達される構成が利用されてもよい。
【０１２５】図２は、図１に示すＣＡＭセル回路１の構
成を具体的に示す図である。図２において、ＣＡＭセル
回路１は、主記憶手段としてのマスタメモリ部分３０１
と、副記憶手段としてのスレーブメモリ部分３０２とを
含む。マスタメモリ部分３０１は、図１３に示す従来の
ＣＡＭセルと同様の構成を有し、データ記憶部と、デー
タ比較および一致線駆動部とを含む。図１３に示す従来
のＣＡＭセルの構成要素と対応するマスタメモリ部分３
０１の構成要素には同一の参照番号を付し、その詳細説
明は省略する。マスタメモリ部分３０１の記憶ノード２
４ａは、データ伝達線２５ａに接続される。このデータ
伝達線２５ａは、隣接ワード（たとえば図１においてア
ドレスの小さな下流側の隣接ワード）のスレーブメモリ
部分に接続される。
成を具体的に示す図である。図２において、ＣＡＭセル
回路１は、主記憶手段としてのマスタメモリ部分３０１
と、副記憶手段としてのスレーブメモリ部分３０２とを
含む。マスタメモリ部分３０１は、図１３に示す従来の
ＣＡＭセルと同様の構成を有し、データ記憶部と、デー
タ比較および一致線駆動部とを含む。図１３に示す従来
のＣＡＭセルの構成要素と対応するマスタメモリ部分３
０１の構成要素には同一の参照番号を付し、その詳細説
明は省略する。マスタメモリ部分３０１の記憶ノード２
４ａは、データ伝達線２５ａに接続される。このデータ
伝達線２５ａは、隣接ワード（たとえば図１においてア
ドレスの小さな下流側の隣接ワード）のスレーブメモリ
部分に接続される。
【０１２６】スレーブメモリ部分３０２は、信号線１５
の上のデータ転送指示信号に応答して導通し、データ伝
達線２５ｂに伝達されたデータをノード２８へ伝達する
ｎチャートＭＯＳトランジスタ２３ｊと、ノード２８の
記憶データを増幅しかつラッチするための２段の縦続接
続されたインバータ回路２６ｂおよび２６ａと、信号線
１５上のデータ転送指示信号に応答して導通し、インバ
ータ回路２６ａの出力をノード２８へ伝達するｐチャネ
ルＭＯＳトランジスタ２７と、信号線２３上の書換指示
信号に応答して導通し、ノード２８に記憶されたデータ
をマスタメモリ部分３０１の記憶ノード２４ａへ伝達す
るｎチャネルＭＯＳトランジスタ２３ｉを含む。トラン
ジスタ２３ｊとトランジスタ２７とは相補的にオン・オ
フする。データ伝達線２５ｂには、図１においてアドレ
スの大きい上流側の隣接ワードのＣＡＭセル回路のマス
タメモリ部分に記憶されたデータが伝達される。またこ
のＣＡＭセル回路が図１における第ｍ行のＣＡＭセル回
路の場合、データ伝達線２５ｂはビット線６ａに接続さ
れ、読出／書込回路３から伝達された入力データを伝達
する。次にこの図２に示すＣＡＭセル回路の動作につい
て説明する。
の上のデータ転送指示信号に応答して導通し、データ伝
達線２５ｂに伝達されたデータをノード２８へ伝達する
ｎチャートＭＯＳトランジスタ２３ｊと、ノード２８の
記憶データを増幅しかつラッチするための２段の縦続接
続されたインバータ回路２６ｂおよび２６ａと、信号線
１５上のデータ転送指示信号に応答して導通し、インバ
ータ回路２６ａの出力をノード２８へ伝達するｐチャネ
ルＭＯＳトランジスタ２７と、信号線２３上の書換指示
信号に応答して導通し、ノード２８に記憶されたデータ
をマスタメモリ部分３０１の記憶ノード２４ａへ伝達す
るｎチャネルＭＯＳトランジスタ２３ｉを含む。トラン
ジスタ２３ｊとトランジスタ２７とは相補的にオン・オ
フする。データ伝達線２５ｂには、図１においてアドレ
スの大きい上流側の隣接ワードのＣＡＭセル回路のマス
タメモリ部分に記憶されたデータが伝達される。またこ
のＣＡＭセル回路が図１における第ｍ行のＣＡＭセル回
路の場合、データ伝達線２５ｂはビット線６ａに接続さ
れ、読出／書込回路３から伝達された入力データを伝達
する。次にこの図２に示すＣＡＭセル回路の動作につい
て説明する。
【０１２７】データの書込および読出を行なう場合およ
び比較動作を実行するマスタメモリ部分３０１の動作は
図１３に示す従来のＣＡＭセルと同様である。したがっ
て、その内部データの書込および読出動作については省
略し、比較動作すなわち一致判別動作について説明す
る。一致判別動作についてその動作波形図である図３を
併せて参照して説明する。
び比較動作を実行するマスタメモリ部分３０１の動作は
図１３に示す従来のＣＡＭセルと同様である。したがっ
て、その内部データの書込および読出動作については省
略し、比較動作すなわち一致判別動作について説明す
る。一致判別動作についてその動作波形図である図３を
併せて参照して説明する。
【０１２８】この発明によるＣＡＭ回路は２つの相で動
作する。１つは入力データと記憶データとを比較する期
間ｃｏｍｐであり、もう１つはデータを書換える期間ｗ
ｒｉｔｅである。この比較期間ｃｏｍｐと書換期間ｗｒ
ｉｔｅはそれぞれシステムクロックＣＬＫの半サイクル
に相当する。図１に示す制御回路３５０へ与えられる各
制御信号は通常このシステムクロック信号ＣＬＫに同期
して処理装置から与えられる。実際には、システムクロ
ック信号ＣＬＫと制御信号／ＣＥおよび／ＷＥは同期し
てはいないが、両者はほぼ同期しているように図３には
示す。
作する。１つは入力データと記憶データとを比較する期
間ｃｏｍｐであり、もう１つはデータを書換える期間ｗ
ｒｉｔｅである。この比較期間ｃｏｍｐと書換期間ｗｒ
ｉｔｅはそれぞれシステムクロックＣＬＫの半サイクル
に相当する。図１に示す制御回路３５０へ与えられる各
制御信号は通常このシステムクロック信号ＣＬＫに同期
して処理装置から与えられる。実際には、システムクロ
ック信号ＣＬＫと制御信号／ＣＥおよび／ＷＥは同期し
てはいないが、両者はほぼ同期しているように図３には
示す。
【０１２９】まず比較期間ｃｏｍｐにおいては、チップ
イネーブル信号／ＣＥが“０”のアクティブ状態となり
かつライトイネーブル信号／ＷＥもアクティブ状態の
“０”となる。これにより読出／書込回路３が活性化さ
れ、データバス９上に与えられた外部データから内部書
込データが生成され、ビット線６ａおよび６ｂ上に伝達
される。この比較期間ｃｏｍｐにおいて、ライトイネー
ブル信号／ＷＥに応答して、制御回路３５０から転送指
示信号が信号線１５上に伝達される。これにより、トラ
ンジスタ２３ｊがオン状態、トランジスタ２７がオフ状
態となり、図１における第１行ないし第ｍ−１行のＣＡ
Ｍセル回路においては、隣接ワードのマスタメモリ部分
３０１の記憶ノード２４ａに記憶されているデータがそ
のスレーブメモリ部分３０２の記憶ノード２８へ伝達さ
れる。トランジスタ２７はオフ状態であるため、インバ
ータ回路２６ａおよび２６ｂが増幅動作を行なっている
だけである。記憶ノード２８の電位が確定すると、デー
タ転送指示信号が“０”に立下がり、トランジスタ２３
ｊがオフ状態、トランジスタ２７がオン状態となり、イ
ンバータ回路２６ｂおよび２６ａがラッチ回路として機
能し、ノード２８の記憶データが保持される。
イネーブル信号／ＣＥが“０”のアクティブ状態となり
かつライトイネーブル信号／ＷＥもアクティブ状態の
“０”となる。これにより読出／書込回路３が活性化さ
れ、データバス９上に与えられた外部データから内部書
込データが生成され、ビット線６ａおよび６ｂ上に伝達
される。この比較期間ｃｏｍｐにおいて、ライトイネー
ブル信号／ＷＥに応答して、制御回路３５０から転送指
示信号が信号線１５上に伝達される。これにより、トラ
ンジスタ２３ｊがオン状態、トランジスタ２７がオフ状
態となり、図１における第１行ないし第ｍ−１行のＣＡ
Ｍセル回路においては、隣接ワードのマスタメモリ部分
３０１の記憶ノード２４ａに記憶されているデータがそ
のスレーブメモリ部分３０２の記憶ノード２８へ伝達さ
れる。トランジスタ２７はオフ状態であるため、インバ
ータ回路２６ａおよび２６ｂが増幅動作を行なっている
だけである。記憶ノード２８の電位が確定すると、デー
タ転送指示信号が“０”に立下がり、トランジスタ２３
ｊがオフ状態、トランジスタ２７がオン状態となり、イ
ンバータ回路２６ｂおよび２６ａがラッチ回路として機
能し、ノード２８の記憶データが保持される。
【０１３０】一方、第ｍ行のＣＡＭセルにおいては、デ
ータ転送線２５ｂはビット線６ａに接続されており、読
出／書込回路３から伝達された入力データがノード２８
に記憶される。
ータ転送線２５ｂはビット線６ａに接続されており、読
出／書込回路３から伝達された入力データがノード２８
に記憶される。
【０１３１】このデータ転送動作と並行して、マスタメ
モリ部分においては、記憶ノード２４ａおよび２４ｂに
記憶されたデータとビット線６ａおよび６ｂに伝達され
た入力データとの比較動作が行なわれ、その比較結果に
従って一致線１１が駆動される。一致線１１の論理値に
従って、図１に示す書換制御回路３００の書換信号発生
回路５−１〜５−ｍにデータ“０”または“１”が記憶
される。一致線１１の信号電位の確定およびゲート回路
４の出力の確定ならびに書換信号発生回路におけるデー
タの確定期間が過ぎると、比較期間ｃｏｍｐが終了す
る。次に、書換期間ｗｒｉｔｅが始まる。図３において
は書換期間ｗｒｉｔｅはクロック信号ＣＬＫの立下がり
に応答して始まるように示される。この書換期間ｗｒｉ
ｔｅの開始時に、書換信号発生回路５−１〜５−ｍから
書換指示信号が信号線１２上に伝達される。ここで、図
３においてはこの書換指示信号（書換パルス）はクロッ
ク信号ＣＬＫの立下がりに応答して発生されるように示
される。この状態は制御回路３５０がクロック信号ＣＬ
Ｋに応答して書換信号発生回路５の動作を制御する状態
に対応する。信号線１２上に書換パルスが発生される
と、信号線１２の論理値が“１”となり、トランジスタ
２３ｉがオン状態となる。記憶ノード２８はインバータ
回路２６ｂおよび２６ａにより駆動されている。インバ
ータ回路２６ｂおよび２６ａの駆動力はトランジスタ２
３ｃおよび２３ｄのラッチ能力よりも大きい。これによ
り、マスタメモリ部分３０１の記憶ノード２４ａの記憶
データはスレーブメモリ部分３０２の記憶ノード２８の
記憶データに変更される。この動作は信号線１２が論理
値“１”のＣＡＭセル回路において実行される。
モリ部分においては、記憶ノード２４ａおよび２４ｂに
記憶されたデータとビット線６ａおよび６ｂに伝達され
た入力データとの比較動作が行なわれ、その比較結果に
従って一致線１１が駆動される。一致線１１の論理値に
従って、図１に示す書換制御回路３００の書換信号発生
回路５−１〜５−ｍにデータ“０”または“１”が記憶
される。一致線１１の信号電位の確定およびゲート回路
４の出力の確定ならびに書換信号発生回路におけるデー
タの確定期間が過ぎると、比較期間ｃｏｍｐが終了す
る。次に、書換期間ｗｒｉｔｅが始まる。図３において
は書換期間ｗｒｉｔｅはクロック信号ＣＬＫの立下がり
に応答して始まるように示される。この書換期間ｗｒｉ
ｔｅの開始時に、書換信号発生回路５−１〜５−ｍから
書換指示信号が信号線１２上に伝達される。ここで、図
３においてはこの書換指示信号（書換パルス）はクロッ
ク信号ＣＬＫの立下がりに応答して発生されるように示
される。この状態は制御回路３５０がクロック信号ＣＬ
Ｋに応答して書換信号発生回路５の動作を制御する状態
に対応する。信号線１２上に書換パルスが発生される
と、信号線１２の論理値が“１”となり、トランジスタ
２３ｉがオン状態となる。記憶ノード２８はインバータ
回路２６ｂおよび２６ａにより駆動されている。インバ
ータ回路２６ｂおよび２６ａの駆動力はトランジスタ２
３ｃおよび２３ｄのラッチ能力よりも大きい。これによ
り、マスタメモリ部分３０１の記憶ノード２４ａの記憶
データはスレーブメモリ部分３０２の記憶ノード２８の
記憶データに変更される。この動作は信号線１２が論理
値“１”のＣＡＭセル回路において実行される。
【０１３２】図１に示す第ｍ行（アドレスの一番大きな
行）のＣＡＭセル回路はデータ伝達線２５ｂがビット線
６ａに接続されており、ノード２８にはこの入力データ
が記憶される。したがって、第ｍ行のＣＡＭセル回路に
は入力データが記憶される。
行）のＣＡＭセル回路はデータ伝達線２５ｂがビット線
６ａに接続されており、ノード２８にはこの入力データ
が記憶される。したがって、第ｍ行のＣＡＭセル回路に
は入力データが記憶される。
【０１３３】上述の動作を行なうことにより、書換期間
ｗｒｉｔｅにおいては、ヒットしたアドレス以上のアド
レスのＣＡＭセル回路においてデータ書換えが実行され
る。データ書換えが実行されることは、比較期間ｃｏｍ
ｐ以前に自身より１つ大きなアドレスのＣＡＭセル回路
１が記憶していたデータが自身のＣＡＭセル回路に転送
されて記憶することと等価である。一番大きなアドレス
すなわち図１における第ｍ行のＣＡＭセル回路１−ｍ１
〜１−ｍｍにおいては、比較期間ｃｏｍｐにおいてマス
タメモリ部分３０１が比較するために利用していたビッ
ト線６ａ上の入力データがこのマスタメモリ部分３０１
の記憶ノード２１ａへ転送される。このビット線６ａの
データはヒットしたアドレスのデータと等しいデータで
ある。したがって、ヒットしたアドレスのデータを一番
大きなアドレスのＣＡＭセル回路１−ｍ１〜１−ｍｎに
書込み、ヒットしたアドレスよりも大きなアドレスのデ
ータを１つ小さな隣接アドレスへ転送したことと同様の
動作になる。
ｗｒｉｔｅにおいては、ヒットしたアドレス以上のアド
レスのＣＡＭセル回路においてデータ書換えが実行され
る。データ書換えが実行されることは、比較期間ｃｏｍ
ｐ以前に自身より１つ大きなアドレスのＣＡＭセル回路
１が記憶していたデータが自身のＣＡＭセル回路に転送
されて記憶することと等価である。一番大きなアドレス
すなわち図１における第ｍ行のＣＡＭセル回路１−ｍ１
〜１−ｍｍにおいては、比較期間ｃｏｍｐにおいてマス
タメモリ部分３０１が比較するために利用していたビッ
ト線６ａ上の入力データがこのマスタメモリ部分３０１
の記憶ノード２１ａへ転送される。このビット線６ａの
データはヒットしたアドレスのデータと等しいデータで
ある。したがって、ヒットしたアドレスのデータを一番
大きなアドレスのＣＡＭセル回路１−ｍ１〜１−ｍｎに
書込み、ヒットしたアドレスよりも大きなアドレスのデ
ータを１つ小さな隣接アドレスへ転送したことと同様の
動作になる。
【０１３４】書換指示信号が発生されない場合、信号線
１２の論理値は“０”であり、トランジスタ２３ｉはオ
フ状態を維持する。この場合、データの転送動作は実行
されず、マスタメモリ部分３０１の記憶ノード２４ａが
記憶するデータは変更されない。
１２の論理値は“０”であり、トランジスタ２３ｉはオ
フ状態を維持する。この場合、データの転送動作は実行
されず、マスタメモリ部分３０１の記憶ノード２４ａが
記憶するデータは変更されない。
【０１３５】期間ｃｏｍｐにおいてすべての一致線１１
が論理値“０”であり、どのアドレスのデータもヒット
しなかった場合には、書換指示信号がすべてのＣＡＭセ
ル回路１に対して発生される。したがって、この場合に
は、書換期間ｗｒｉｔｅにおいてすべてのアドレスのＣ
ＡＭセル回路１において書換動作が実行される。この書
換期間ｗｒｉｔｅにおいてすべてのアドレスのＣＡＭセ
ル回路１において書換動作が実行されるということは、
一番大きなアドレスに比較されているデータが書込ま
れ、一番小さなアドレスのデータがこの外部データと入
れ換わりにＣＡＭ回路から消滅したことと等価である。
一番小さなアドレス（図１における第１行）のＣＡＭセ
ル回路に記憶されていたデータはそれまで一番アクセス
されなかったデータすなわち処理装置が一番古い期間に
おいて参照したデータである。すなわち、上述の場合に
は、いずれのアドレスにもヒットしない場合には、ＬＲ
Ｕアルゴリズムに従ってデータ置換が実行されたことに
なる。次のこの上述のデータ比較および書換え動作を具
体的に説明する。
が論理値“０”であり、どのアドレスのデータもヒット
しなかった場合には、書換指示信号がすべてのＣＡＭセ
ル回路１に対して発生される。したがって、この場合に
は、書換期間ｗｒｉｔｅにおいてすべてのアドレスのＣ
ＡＭセル回路１において書換動作が実行される。この書
換期間ｗｒｉｔｅにおいてすべてのアドレスのＣＡＭセ
ル回路１において書換動作が実行されるということは、
一番大きなアドレスに比較されているデータが書込ま
れ、一番小さなアドレスのデータがこの外部データと入
れ換わりにＣＡＭ回路から消滅したことと等価である。
一番小さなアドレス（図１における第１行）のＣＡＭセ
ル回路に記憶されていたデータはそれまで一番アクセス
されなかったデータすなわち処理装置が一番古い期間に
おいて参照したデータである。すなわち、上述の場合に
は、いずれのアドレスにもヒットしない場合には、ＬＲ
Ｕアルゴリズムに従ってデータ置換が実行されたことに
なる。次のこの上述のデータ比較および書換え動作を具
体的に説明する。
【０１３６】図４は、６ワード（６アドレス）を有する
ＣＡＭ回路の比較期間ｃｏｍｐにおけるデータの流れを
模式的に示す図である。図４において、ＣＡＭ回路はア
ドレスＡ０〜Ａ５を有する。アドレスＡ０〜Ａ５の各々
には、マスタメモリ領域ＭＡとスレーブメモリ領域ＳＬ
とが設けられる。マスタメモリ領域ＭＡから一致線１１
が延びる。すなわち、アドレスＡ０〜Ａ５のマスタメモ
リ領域ＭＡから一致線１１−１〜１１−６が延びる。
ＣＡＭ回路の比較期間ｃｏｍｐにおけるデータの流れを
模式的に示す図である。図４において、ＣＡＭ回路はア
ドレスＡ０〜Ａ５を有する。アドレスＡ０〜Ａ５の各々
には、マスタメモリ領域ＭＡとスレーブメモリ領域ＳＬ
とが設けられる。マスタメモリ領域ＭＡから一致線１１
が延びる。すなわち、アドレスＡ０〜Ａ５のマスタメモ
リ領域ＭＡから一致線１１−１〜１１−６が延びる。
【０１３７】各アドレスに対応して書換制御手段が設け
られる。すなわち、アドレスＡ０〜Ａ４に対しては、ゲ
ート回路１４０−１〜１４０−５および１４１−１〜１
４１−５がそれぞれ設けられる。アドレスＡ５には、イ
ンバータからなるゲート回路４１−６が設けられる。ゲ
ート回路４１−６の入力へは接地電位２２が伝達され
る。ゲート回路１４０−１〜１４０−５の各々は、隣接
行の一致線の信号および隣接行のゲート回路の出力を受
ける。アドレスＡ４のゲート回路４０−５は、その一方
入力が接地電位２２に結合される。ゲート回路１４１−
１〜１４１−６はそれぞれ書換指示信号を生成する。
られる。すなわち、アドレスＡ０〜Ａ４に対しては、ゲ
ート回路１４０−１〜１４０−５および１４１−１〜１
４１−５がそれぞれ設けられる。アドレスＡ５には、イ
ンバータからなるゲート回路４１−６が設けられる。ゲ
ート回路４１−６の入力へは接地電位２２が伝達され
る。ゲート回路１４０−１〜１４０−５の各々は、隣接
行の一致線の信号および隣接行のゲート回路の出力を受
ける。アドレスＡ４のゲート回路４０−５は、その一方
入力が接地電位２２に結合される。ゲート回路１４１−
１〜１４１−６はそれぞれ書換指示信号を生成する。
【０１３８】図４において、データ比較期間ｃｏｍｐに
おいては、外部データＤから内部入力データＤＩＮが生
成され、各アドレスＡ０〜Ａ５へ伝達され比較動作が実
行される。この比較動作と並行して、アドレスＡ０〜Ａ
５においてデータ転送動作が実行される。すなわちアド
レスＡ０〜Ａ４のスレーブメモリ領域ＳＬにはアドレス
Ａ１〜Ａ５のマスタメモリ領域ＭＡに記憶されたデータ
ＤＡ１〜ＤＡ５がそれぞれ転送される。アドレスＡ５の
スレーブメモリ領域ＳＬには入力データＤＩＮが格納さ
れる。今アドレスＡ３のマスメモリ領域ＭＡに格納され
たデータワードＤＡ３が入力データＤＩＮと一致した状
態を考える。この状態を図５に示す。
おいては、外部データＤから内部入力データＤＩＮが生
成され、各アドレスＡ０〜Ａ５へ伝達され比較動作が実
行される。この比較動作と並行して、アドレスＡ０〜Ａ
５においてデータ転送動作が実行される。すなわちアド
レスＡ０〜Ａ４のスレーブメモリ領域ＳＬにはアドレス
Ａ１〜Ａ５のマスタメモリ領域ＭＡに記憶されたデータ
ＤＡ１〜ＤＡ５がそれぞれ転送される。アドレスＡ５の
スレーブメモリ領域ＳＬには入力データＤＩＮが格納さ
れる。今アドレスＡ３のマスメモリ領域ＭＡに格納され
たデータワードＤＡ３が入力データＤＩＮと一致した状
態を考える。この状態を図５に示す。
【０１３９】図５において、アドレスＡ３がヒットアド
レスの場合には、一致線１１−４上の一致信号が論理値
“１”となり、残りの一致線１１−１〜１１−３および
１１−５ならびに１１−６の論理値は“０”となる。こ
の状態においてはゲート回路４０−１〜４０−３の出力
は“１”となり、一方、ゲート回路１４０−４および１
４０−５の出力は“０”となる。
レスの場合には、一致線１１−４上の一致信号が論理値
“１”となり、残りの一致線１１−１〜１１−３および
１１−５ならびに１１−６の論理値は“０”となる。こ
の状態においてはゲート回路４０−１〜４０−３の出力
は“１”となり、一方、ゲート回路１４０−４および１
４０−５の出力は“０”となる。
【０１４０】次いでゲート回路１４１−１〜１４１−６
から書換信号が発生される。ゲート回路４１−１〜４１
−６は実質的にインバータ回路である。したがって、ア
ドレスＡ３〜Ａ５に対しては論理値“１”の書換指示信
号が発生され、一方アドレスＡ０〜Ａ２に対しては論理
値“０”の書換信号が与えられる。これにより、アドレ
スＡ３〜Ａ５において、それらのスレーブメモリ領域Ｓ
Ｌに格納されていたデータがマスタメモリ領域ＭＡへ転
送される。入力データＤＩＮはデータワードＤＡ３と同
一である。したがって、最も最近にアクセスされたデー
タＤＡ３が最も大きなアドレスＡ５に格納されたことに
なる。ヒットアドレスＡ３およびこれより上流側のアド
レスＡ４においてはデータ書換が行なわれており、ヒッ
トアドレスよりも大きなアドレスのデータが１つ小さな
アドレスへ転送される。
から書換信号が発生される。ゲート回路４１−１〜４１
−６は実質的にインバータ回路である。したがって、ア
ドレスＡ３〜Ａ５に対しては論理値“１”の書換指示信
号が発生され、一方アドレスＡ０〜Ａ２に対しては論理
値“０”の書換信号が与えられる。これにより、アドレ
スＡ３〜Ａ５において、それらのスレーブメモリ領域Ｓ
Ｌに格納されていたデータがマスタメモリ領域ＭＡへ転
送される。入力データＤＩＮはデータワードＤＡ３と同
一である。したがって、最も最近にアクセスされたデー
タＤＡ３が最も大きなアドレスＡ５に格納されたことに
なる。ヒットアドレスＡ３およびこれより上流側のアド
レスＡ４においてはデータ書換が行なわれており、ヒッ
トアドレスよりも大きなアドレスのデータが１つ小さな
アドレスへ転送される。
【０１４１】一致線１１−１〜１１−６がすべて不一致
を示す場合には、一致線１１−１〜１１−６の論理値は
すべて“０”である。この場合には、アドレスＡ０〜Ａ
５に対して書換指示信号（論理値“１”）が発生され、
アドレスＡ０〜Ａ５それぞれにおいてスレーブメモリ領
域ＳＬに格納されたデータのマスタメモリ領域ＭＡへの
連想および書換えが実行される。すなわちこの状態はア
ドレスＡ０に格納されていた最も古くアクセスされたデ
ータＤＡ０が削除され、最も新しいデータＤＩＮが一番
大きなアドレスＡ５に格納され、各アドレスＡ１ないし
Ａ５にそれまで格納されていたデータが１つアドレスの
小さい方向へシフトされたことと等価である。これによ
りＬＲＵアルゴリズムよるデータ置換が実現される。
を示す場合には、一致線１１−１〜１１−６の論理値は
すべて“０”である。この場合には、アドレスＡ０〜Ａ
５に対して書換指示信号（論理値“１”）が発生され、
アドレスＡ０〜Ａ５それぞれにおいてスレーブメモリ領
域ＳＬに格納されたデータのマスタメモリ領域ＭＡへの
連想および書換えが実行される。すなわちこの状態はア
ドレスＡ０に格納されていた最も古くアクセスされたデ
ータＤＡ０が削除され、最も新しいデータＤＩＮが一番
大きなアドレスＡ５に格納され、各アドレスＡ１ないし
Ａ５にそれまで格納されていたデータが１つアドレスの
小さい方向へシフトされたことと等価である。これによ
りＬＲＵアルゴリズムよるデータ置換が実現される。
【０１４２】上述の構成を用いることにより、これまで
ソフトウェアにより時間をかけて実行されていたＬＲＵ
アルゴリズムをハードウェア短時間で実行することがで
きる。上述の実施例１の構成の場合、ゲート回路４は隣
接行のゲート回路の出力を受けている。この場合、一番
大きなアドレスがヒットアドレス（記憶データと入力デ
ータとが一致したアドレス）の場合、ゲート回路４を介
して順次論理値“１”を一番小さなアドレスの１ビット
の書換信号発生回路５−１に伝えるまでにこのアドレス
の数のゲート回路４（図１においては４−１〜４−（ｍ
−１））を通過する時間が必要とされ、信号伝搬遅延が
大きくなる懸念が生じる。この信号伝搬を小さくし、よ
り高速にＬＲＵアルゴリズムを実行する構成について以
下に説明する。
ソフトウェアにより時間をかけて実行されていたＬＲＵ
アルゴリズムをハードウェア短時間で実行することがで
きる。上述の実施例１の構成の場合、ゲート回路４は隣
接行のゲート回路の出力を受けている。この場合、一番
大きなアドレスがヒットアドレス（記憶データと入力デ
ータとが一致したアドレス）の場合、ゲート回路４を介
して順次論理値“１”を一番小さなアドレスの１ビット
の書換信号発生回路５−１に伝えるまでにこのアドレス
の数のゲート回路４（図１においては４−１〜４−（ｍ
−１））を通過する時間が必要とされ、信号伝搬遅延が
大きくなる懸念が生じる。この信号伝搬を小さくし、よ
り高速にＬＲＵアルゴリズムを実行する構成について以
下に説明する。
【０１４３】実施例２ 図６はこの発明の他の実施例であるＣＡＭ回路の要部の
構成を示す図である。図６においては６アドレスすなわ
ち６行のＣＡＭセル回路が配置された場合が一例として
示される。図６において、ＣＡＭセルアレイ４００に
は、６アドレスに対応するＣＡＭセル回路が配置される
が、その詳細は示さない。アレイ４００は、、図１に示
すＣＡＭセルアレイと同様の構成を備える。ＣＡＭセル
アレイ４００からは、６アドレスに従って６本の一致線
１１−１〜１１−６が取出される。一致線１１−１〜１
１−６は２つのグループに分割される。第１のグループ
は一致線１１−４〜１１−６を含み、第２のグループは
一致線１１−１〜１１−３を含む。一致線１１−６が最
も大きなアドレスに対応する。第１のグループの一致線
１１−４〜１１−６は第１のＯＲ回路６１に結合され、
第２のグループの一致線１１−１〜１１−３は第２のＯ
Ｒ回路６２へ結合される。第１のＯＲ回路６１の出力は
また第２のＯＲ回路６２の入力へ結合される。
構成を示す図である。図６においては６アドレスすなわ
ち６行のＣＡＭセル回路が配置された場合が一例として
示される。図６において、ＣＡＭセルアレイ４００に
は、６アドレスに対応するＣＡＭセル回路が配置される
が、その詳細は示さない。アレイ４００は、、図１に示
すＣＡＭセルアレイと同様の構成を備える。ＣＡＭセル
アレイ４００からは、６アドレスに従って６本の一致線
１１−１〜１１−６が取出される。一致線１１−１〜１
１−６は２つのグループに分割される。第１のグループ
は一致線１１−４〜１１−６を含み、第２のグループは
一致線１１−１〜１１−３を含む。一致線１１−６が最
も大きなアドレスに対応する。第１のグループの一致線
１１−４〜１１−６は第１のＯＲ回路６１に結合され、
第２のグループの一致線１１−１〜１１−３は第２のＯ
Ｒ回路６２へ結合される。第１のＯＲ回路６１の出力は
また第２のＯＲ回路６２の入力へ結合される。
【０１４４】第１のＯＲ回路６１の出力はまた、第２の
グループの一致線のうち第１のグループの一致線に最も
近接する一致線に対応して設けられるゲート回路６３の
入力へも与えられる。ゲート回路６３は、したがって、
第１のＯＲ回路６１の出力、一致線１１−４の一致信号
およびゲート回路４−４の出力を受ける。第２のＯＲ回
路６２から信号線７上に一致信号が出力される。次に動
作について説明する。
グループの一致線のうち第１のグループの一致線に最も
近接する一致線に対応して設けられるゲート回路６３の
入力へも与えられる。ゲート回路６３は、したがって、
第１のＯＲ回路６１の出力、一致線１１−４の一致信号
およびゲート回路４−４の出力を受ける。第２のＯＲ回
路６２から信号線７上に一致信号が出力される。次に動
作について説明する。
【０１４５】今、第１のグループの一致線１１−４〜１
１−６のうちのいずれかが一致を示した場合を考える。
この場合、第２のグループの一致線に対応して設けられ
たゲート回路４−１および４−２へは論理値“１”の信
号がＯＲ回路６１およびゲート６３と２段のＯＲゲート
の伝搬遅延を介して伝達される。図１に示す構成におい
ては、最大、アドレスの数に対応するＯＲゲートによる
信号伝搬遅延が生じる。たとえば図８において、一致線
１１−６が一致を示す場合、ＯＲ回路６１が設けられて
いない場合には、ゲート回路４−１へはゲート回路（Ｏ
Ｒゲート）４−５、４−４、６３、４−２を介して論理
値“１”の信号が伝達される。一方、ＯＲ回路６１が設
けられている場合には、ゲート回路４−１へは、ＯＲ回
路６１、ゲート回路６３、ゲート回路４−２を介して論
理値“１”の信号が伝達される。この一致線の本数が数
多くなれば、第１のグループの一致線に対応するゲート
回路の信号伝搬遅延時間を排除することができ、高速で
最小アドレスのゲート回路へ論理値“１”の信号を伝達
することができ、データ書換動作を高速に行なうことが
できる。
１−６のうちのいずれかが一致を示した場合を考える。
この場合、第２のグループの一致線に対応して設けられ
たゲート回路４−１および４−２へは論理値“１”の信
号がＯＲ回路６１およびゲート６３と２段のＯＲゲート
の伝搬遅延を介して伝達される。図１に示す構成におい
ては、最大、アドレスの数に対応するＯＲゲートによる
信号伝搬遅延が生じる。たとえば図８において、一致線
１１−６が一致を示す場合、ＯＲ回路６１が設けられて
いない場合には、ゲート回路４−１へはゲート回路（Ｏ
Ｒゲート）４−５、４−４、６３、４−２を介して論理
値“１”の信号が伝達される。一方、ＯＲ回路６１が設
けられている場合には、ゲート回路４−１へは、ＯＲ回
路６１、ゲート回路６３、ゲート回路４−２を介して論
理値“１”の信号が伝達される。この一致線の本数が数
多くなれば、第１のグループの一致線に対応するゲート
回路の信号伝搬遅延時間を排除することができ、高速で
最小アドレスのゲート回路へ論理値“１”の信号を伝達
することができ、データ書換動作を高速に行なうことが
できる。
【０１４６】図６に示す構成においては、一致線１１−
１〜１１−６は２つのグループに分割されている。一致
線の数がより多くなれば、この一致線のグループ分けを
さらに数多くすることもできる。たとえば一致線を４つ
のグループに分割した場合、その場合の最大信号伝搬遅
延は、ＣＡＭ回路のアドレスの約１／４に減少する。
１〜１１−６は２つのグループに分割されている。一致
線の数がより多くなれば、この一致線のグループ分けを
さらに数多くすることもできる。たとえば一致線を４つ
のグループに分割した場合、その場合の最大信号伝搬遅
延は、ＣＡＭ回路のアドレスの約１／４に減少する。
【０１４７】実施例３ 図１および図２に示すＣＡＭ回路およびＣＡＭセル回路
は、アドレスデコーダ回路によりワード線を選択するこ
とができ、信号ＡＤＤに従ってランダムなシーケンスで
アクセスすることができる。これにより、最も古くアク
セスされたデータの書換えおよび読出しを従来は行なっ
ていた。ＣＡＭ回路をキャッシュメモリ回路またはＴＬ
Ｂ回路に利用する場合には、ＣＡＭ回路をランダムなシ
ーケンスでアクセスすることは特に必要とされない。Ｃ
ＡＭ回路内のデータを書換えてしまえば特に読出す必要
がないからである。また、書換えられるべきタグアドレ
スなどの記憶内容そのものを知りたい場合には、常に最
小アドレス位置に格納されているため、この最小アドレ
ス位置のデータを読出す構成を設ければよいからであ
る。
は、アドレスデコーダ回路によりワード線を選択するこ
とができ、信号ＡＤＤに従ってランダムなシーケンスで
アクセスすることができる。これにより、最も古くアク
セスされたデータの書換えおよび読出しを従来は行なっ
ていた。ＣＡＭ回路をキャッシュメモリ回路またはＴＬ
Ｂ回路に利用する場合には、ＣＡＭ回路をランダムなシ
ーケンスでアクセスすることは特に必要とされない。Ｃ
ＡＭ回路内のデータを書換えてしまえば特に読出す必要
がないからである。また、書換えられるべきタグアドレ
スなどの記憶内容そのものを知りたい場合には、常に最
小アドレス位置に格納されているため、この最小アドレ
ス位置のデータを読出す構成を設ければよいからであ
る。
【０１４８】また、このＣＡＭ回路に書込むデータは特
定のアドレスに書込む必要はない。外部から与えられる
データとＣＡＭ回路に記憶されたデータの一致／不一致
が判別されるだけであり、書込位置はＣＡＭ回路内のい
ずれかのアドレスでよいからである。ＬＲＵアルゴリズ
ムに従った記憶データの管理は、内部で自動的に実行さ
れる。
定のアドレスに書込む必要はない。外部から与えられる
データとＣＡＭ回路に記憶されたデータの一致／不一致
が判別されるだけであり、書込位置はＣＡＭ回路内のい
ずれかのアドレスでよいからである。ＬＲＵアルゴリズ
ムに従った記憶データの管理は、内部で自動的に実行さ
れる。
【０１４９】図７はこの発明のさらに他の実施例である
ＣＡＭ回路の全体の構成を概略的に示す図である。この
図７に示すＣＡＭ回路は、ＣＡＭセルアレイ内において
ワード線が排除される。また、ワード線を選択するため
のアドレスデコーダ回路も設けられない。図７におい
て、ＣＡＭセル回路１がｍ行ｎ列のマトリクスに配置さ
れる。ＣＡＭセル回路１−ｋ１〜１−ｋｎ各々に対して
１本の一致線１１−ｋおよび書込データ信号伝達線１２
−ｋが設けられる。１列のＣＡＭセル回路１−ｐ１〜１
−ｐｍに対してビット線６ａおよび６ｂが設けられ、１
つのＣＡＭセル回路に対しさらにデータ伝達線２５が設
けられる。
ＣＡＭ回路の全体の構成を概略的に示す図である。この
図７に示すＣＡＭ回路は、ＣＡＭセルアレイ内において
ワード線が排除される。また、ワード線を選択するため
のアドレスデコーダ回路も設けられない。図７におい
て、ＣＡＭセル回路１がｍ行ｎ列のマトリクスに配置さ
れる。ＣＡＭセル回路１−ｋ１〜１−ｋｎ各々に対して
１本の一致線１１−ｋおよび書込データ信号伝達線１２
−ｋが設けられる。１列のＣＡＭセル回路１−ｐ１〜１
−ｐｍに対してビット線６ａおよび６ｂが設けられ、１
つのＣＡＭセル回路に対しさらにデータ伝達線２５が設
けられる。
【０１５０】ＣＡＭセル回路１−１１〜１−ｍｎに対し
て転送指示信号が信号線１５を介して与えられる。入力
データはバス６を介してビット線６ａへ与えられ、また
インバータ回路２６を介して相補ビット線６ｂへ伝達さ
れる。このデータバス６は１ワードと同一のビット幅を
備える。最大アドレス（データバスに最も近い行）のワ
ードのデータ伝達線２５はビット線６ａに接続される。
書換制御回路３００およびＯＲ回路１０は図１に示す構
成と同様である。この図７に示すＣＡＭ回路は、内部デ
ータのランダムなシーケンスでの読出を行なうことがな
いため、読出／書込回路が設けられない。被比較データ
はデータバス６へ与えられる。図８は図７に示すＣＡＭ
セル回路１のより詳細な構成を示す図である。
て転送指示信号が信号線１５を介して与えられる。入力
データはバス６を介してビット線６ａへ与えられ、また
インバータ回路２６を介して相補ビット線６ｂへ伝達さ
れる。このデータバス６は１ワードと同一のビット幅を
備える。最大アドレス（データバスに最も近い行）のワ
ードのデータ伝達線２５はビット線６ａに接続される。
書換制御回路３００およびＯＲ回路１０は図１に示す構
成と同様である。この図７に示すＣＡＭ回路は、内部デ
ータのランダムなシーケンスでの読出を行なうことがな
いため、読出／書込回路が設けられない。被比較データ
はデータバス６へ与えられる。図８は図７に示すＣＡＭ
セル回路１のより詳細な構成を示す図である。
【０１５１】図８において、ＣＡＭセル回路１は、マス
タメモリ部分３０３とスレーブメモリ部分３０２を含
む。スレーブメモリ部分３０２は図２に示すＣＡＭセル
回路のスレーブメモリ部分３０２と同一の構成を備え、
対応する部分には同一の参照番号を付す。
タメモリ部分３０３とスレーブメモリ部分３０２を含
む。スレーブメモリ部分３０２は図２に示すＣＡＭセル
回路のスレーブメモリ部分３０２と同一の構成を備え、
対応する部分には同一の参照番号を付す。
【０１５２】マスタメモリ部分３０３は、図２に示すＣ
ＡＭセル回路のマスタメモリ部分３０１とワード線１３
およびアクセストランジスタ２３ａおよび２３ｂが設け
られていないことを除いて同一の構成を備える。この図
８に示すＣＡＭセル回路においては、マスタメモリ部分
３０３へのデータの書込は、ビット線６ａおよび６ｂと
アクセストランジスタ２３ａおよび２３ｂを介しては行
なわれない。すべてデータ伝達線２５（２５ａ、２５
ｂ）およびスレーブメモリ部分３０２を介して実行され
る。
ＡＭセル回路のマスタメモリ部分３０１とワード線１３
およびアクセストランジスタ２３ａおよび２３ｂが設け
られていないことを除いて同一の構成を備える。この図
８に示すＣＡＭセル回路においては、マスタメモリ部分
３０３へのデータの書込は、ビット線６ａおよび６ｂと
アクセストランジスタ２３ａおよび２３ｂを介しては行
なわれない。すべてデータ伝達線２５（２５ａ、２５
ｂ）およびスレーブメモリ部分３０２を介して実行され
る。
【０１５３】スレーブメモリ部分３０２のデータ伝達線
２５ｂは隣接ワードのＣＡＭセル回路のマスタメモリ部
分３０３の記憶ノード２４ａへ接続されるかまたはビッ
ト線６ａに接続される。このデータ伝達線２５ｂがビッ
ト線６ａに接続されるのは最大アドレスのワードに含ま
れるＣＡＭセル回路においてのみである。次の動作につ
いて簡単に説明する。
２５ｂは隣接ワードのＣＡＭセル回路のマスタメモリ部
分３０３の記憶ノード２４ａへ接続されるかまたはビッ
ト線６ａに接続される。このデータ伝達線２５ｂがビッ
ト線６ａに接続されるのは最大アドレスのワードに含ま
れるＣＡＭセル回路においてのみである。次の動作につ
いて簡単に説明する。
【０１５４】データバス６に入力データが与えられる
と、ビット線６ａおよび６ｂにこの入力データ対応した
信号が伝達される。転送指示信号を信号線１５へ与える
ことにより、まずアドレスの一番大きなＣＡＭセル回路
１−ｍ１〜１−ｍｎにおいてそのスレーブメモリ領域３
０２に入力データが格納される。次に比較および書換動
作を実行する。最初の入力データが一番大きなアドレス
のスレーブメモリ部分３０２に格納された場合、比較動
作を行なってもマスタメモリ領域に格納されているデー
タワードとスレーブメモリ部分に格納されている入力デ
ータとは一致しない。したがって書換指示信号が発生さ
れ、この最大アドレスにおいてスレーブメモリ部分３０
２に格納されていたデータがマスタメモリ部分３０３に
転送され格納される。以後異なる入力データをバス６へ
与えてこの比較および書換動作を実行すれば、順次大き
なアドレスから順にデータが書込まれる。したがって、
この図７および図８に示すＣＡＭ回路の構成において
は、最大アドレスワードから順次データが書込まれる。
と、ビット線６ａおよび６ｂにこの入力データ対応した
信号が伝達される。転送指示信号を信号線１５へ与える
ことにより、まずアドレスの一番大きなＣＡＭセル回路
１−ｍ１〜１−ｍｎにおいてそのスレーブメモリ領域３
０２に入力データが格納される。次に比較および書換動
作を実行する。最初の入力データが一番大きなアドレス
のスレーブメモリ部分３０２に格納された場合、比較動
作を行なってもマスタメモリ領域に格納されているデー
タワードとスレーブメモリ部分に格納されている入力デ
ータとは一致しない。したがって書換指示信号が発生さ
れ、この最大アドレスにおいてスレーブメモリ部分３０
２に格納されていたデータがマスタメモリ部分３０３に
転送され格納される。以後異なる入力データをバス６へ
与えてこの比較および書換動作を実行すれば、順次大き
なアドレスから順にデータが書込まれる。したがって、
この図７および図８に示すＣＡＭ回路の構成において
は、最大アドレスワードから順次データが書込まれる。
【０１５５】最も古くアクセスされたデータは最小アド
レス位置に格納されている。この最も古くアクセスされ
たデータの内容を読出したい場合には、最小アドレスの
データ伝達線２５ａにデータ出力用のデータレジスタを
設ければよい。
レス位置に格納されている。この最も古くアクセスされ
たデータの内容を読出したい場合には、最小アドレスの
データ伝達線２５ａにデータ出力用のデータレジスタを
設ければよい。
【０１５６】またこの図７に示すＣＡＭ回路において、
記憶内容を初期設定、すなわち、すべてのＣＡＭセル回
路に初期データを格納する場合には、図示しない制御回
路（これは転送指示信号を信号線１５上へも発生する）
により書換信号発生手段５を制御して強制的に書換信号
を発生するように構成してもよい。この強制的に書換指
示信号を発生する構成としては、比較／書換動作時に必
要とされる書換信号発生手段としてのインバータラッチ
を無効化し、強制的に論理値“１”の信号を出力する構
成を設ければよい。
記憶内容を初期設定、すなわち、すべてのＣＡＭセル回
路に初期データを格納する場合には、図示しない制御回
路（これは転送指示信号を信号線１５上へも発生する）
により書換信号発生手段５を制御して強制的に書換信号
を発生するように構成してもよい。この強制的に書換指
示信号を発生する構成としては、比較／書換動作時に必
要とされる書換信号発生手段としてのインバータラッチ
を無効化し、強制的に論理値“１”の信号を出力する構
成を設ければよい。
【０１５７】図７および図８に示すＣＡＭ回路およびＣ
ＡＭセル回路の構成の場合、アドレスデコーダ回路およ
び読出書込回路が不必要となる。ＣＡＭ回路をほとんど
同一の構成を備えるＣＡＭセル回路を繰り返し配置する
ことにより構成することができる。この同じ回路の繰り
返しは、ＣＡＭ回路のレイアウトを容易とし、かつチッ
プ利用効率を高めかつ回路のレイアウトが容易となる。
ＡＭセル回路の構成の場合、アドレスデコーダ回路およ
び読出書込回路が不必要となる。ＣＡＭ回路をほとんど
同一の構成を備えるＣＡＭセル回路を繰り返し配置する
ことにより構成することができる。この同じ回路の繰り
返しは、ＣＡＭ回路のレイアウトを容易とし、かつチッ
プ利用効率を高めかつ回路のレイアウトが容易となる。
【０１５８】実施例１に示すＣＡＭ回路はランダムアク
セスが可能なメモリ回路を基本とし、一方、実施例３に
示すＣＡＭ回路は新しいデータを記憶した場合には一番
古いデータが削除されるいわゆるシフトレジスタ回路を
基本とする。
セスが可能なメモリ回路を基本とし、一方、実施例３に
示すＣＡＭ回路は新しいデータを記憶した場合には一番
古いデータが削除されるいわゆるシフトレジスタ回路を
基本とする。
【０１５９】なおこの実施例３に示すＣＡＭ回路におい
て図６に示す構成が適用されてもよい。
て図６に示す構成が適用されてもよい。
【０１６０】なお、上述の実施例すべておいて、一番大
きなアドレスが読出／書込回路またはデータバスに最も
近いＣＡＭセル回路に割当てている。これは逆に、最も
小さなアドレスがこの入力データ伝達部に最も近いＣＡ
Ｍセル回路に割当てられてもよい。
きなアドレスが読出／書込回路またはデータバスに最も
近いＣＡＭセル回路に割当てている。これは逆に、最も
小さなアドレスがこの入力データ伝達部に最も近いＣＡ
Ｍセル回路に割当てられてもよい。
【０１６１】また上記実施例においては、入力データと
記憶データとが一致した場合に一致線の電位は“Ｈ”に
保持されている。これは一致した場合に“Ｌ”となるよ
うに構成されてもよい。その場合、書換制御回路３００
をＮＡＮＤ型に構成すればよい。またそのとき一致検出
信号を生成するＯＲ回路１０などがＮＡＮＤ型に構成さ
れる。
記憶データとが一致した場合に一致線の電位は“Ｈ”に
保持されている。これは一致した場合に“Ｌ”となるよ
うに構成されてもよい。その場合、書換制御回路３００
をＮＡＮＤ型に構成すればよい。またそのとき一致検出
信号を生成するＯＲ回路１０などがＮＡＮＤ型に構成さ
れる。
【０１６２】このＣＡＭ回路は処理装置と同一のチップ
に集積化されてもよく、別々のチップに設けられてもよ
い。
に集積化されてもよく、別々のチップに設けられてもよ
い。
【０１６３】
【発明の効果】以上のように、この発明によればＴＬＢ
回路またはキャッシュメモリ回路に必要とされるＬＲＵ
アルゴリズムをハードウェアで実現しているため、ＬＲ
Ｕアルゴリズムによるデータ置換処理を高速で実行する
ことができる。
回路またはキャッシュメモリ回路に必要とされるＬＲＵ
アルゴリズムをハードウェアで実現しているため、ＬＲ
Ｕアルゴリズムによるデータ置換処理を高速で実行する
ことができる。
【０１６４】また隣接ワード（隣接アドレス）のデータ
が伝達されるため、ＣＡＭ回路のメモリセルのテスト時
においては、ワード線選択を行なわず、単にデータのシ
フト動作のみを行なってテストデータの書込を行なうこ
とができ、テストに要する時間を大幅に短縮することが
できる。
が伝達されるため、ＣＡＭ回路のメモリセルのテスト時
においては、ワード線選択を行なわず、単にデータのシ
フト動作のみを行なってテストデータの書込を行なうこ
とができ、テストに要する時間を大幅に短縮することが
できる。
【０１６５】さらに新たに追加される回路はスレーブメ
モリ部分のみであり、従来のＣＡＭ回路に用いられる回
路（ＣＡＭセル回路のマスタメモリ部分）を利用するこ
とができるため、非常に設計効率がよい。さらにＣＡＭ
回路を同一構成のＣＡＭセル回路の単位回路の繰り返し
で構成することができるため、ＬＳＩ（大規模集積回
路）で実現する場合には設計が容易となりかつこのＣＡ
Ｍ回路を安価にすることができる。
モリ部分のみであり、従来のＣＡＭ回路に用いられる回
路（ＣＡＭセル回路のマスタメモリ部分）を利用するこ
とができるため、非常に設計効率がよい。さらにＣＡＭ
回路を同一構成のＣＡＭセル回路の単位回路の繰り返し
で構成することができるため、ＬＳＩ（大規模集積回
路）で実現する場合には設計が容易となりかつこのＣＡ
Ｍ回路を安価にすることができる。
【０１６６】すなわち、請求項１に係る発明によれば、
連想メモリセルを、主記憶部（マスタメモリ部分）と副
記憶部（スレーブメモリ部分）で構成し、この副記憶部
へ隣接ワードデータを転送し、一致／不一致に従って副
記憶手段から主記憶部分へデータを転送するように構成
したため、記憶されたデータの格納位置を書換指示信号
によりシフトさせることが可能となり、ＬＲＵアルゴリ
ズムをコンパクトな構成で実現する連想メモリセルが得
られる。
連想メモリセルを、主記憶部（マスタメモリ部分）と副
記憶部（スレーブメモリ部分）で構成し、この副記憶部
へ隣接ワードデータを転送し、一致／不一致に従って副
記憶手段から主記憶部分へデータを転送するように構成
したため、記憶されたデータの格納位置を書換指示信号
によりシフトさせることが可能となり、ＬＲＵアルゴリ
ズムをコンパクトな構成で実現する連想メモリセルが得
られる。
【０１６７】請求項２に係る連想メモリセルにおいて
は、主記憶手段に入力データが格納されるため、連想メ
モリセルの記憶内容の書換えを容易かつ高速に行なうこ
とができかつさらにＬＲＵアルゴリズムをコンパクトな
構成で効率的に実現することのできる連想メモリセルを
得ることができる。
は、主記憶手段に入力データが格納されるため、連想メ
モリセルの記憶内容の書換えを容易かつ高速に行なうこ
とができかつさらにＬＲＵアルゴリズムをコンパクトな
構成で効率的に実現することのできる連想メモリセルを
得ることができる。
【０１６８】請求項３に係る連想メモリ回路において
は、入力データと記憶データとの一致／不一致に従って
記憶データワードのシフトが行なわれかつ特定のアドレ
ス位置に常に入力データが記憶されるため、簡易な回路
構成で効率的にＬＲＵアルゴリズムに従った記憶内容の
管理を実現する連想メモリ回路が得られる。
は、入力データと記憶データとの一致／不一致に従って
記憶データワードのシフトが行なわれかつ特定のアドレ
ス位置に常に入力データが記憶されるため、簡易な回路
構成で効率的にＬＲＵアルゴリズムに従った記憶内容の
管理を実現する連想メモリ回路が得られる。
【０１６９】請求項４に係る連想メモリ回路によれば、
不一致時にはすべての連想メモリセルの記憶データが隣
接ワードまたは入力データにより書換えられるため、記
憶内容の書換えがＬＲＵアルゴリズムに従って容易かつ
高速に実現される。
不一致時にはすべての連想メモリセルの記憶データが隣
接ワードまたは入力データにより書換えられるため、記
憶内容の書換えがＬＲＵアルゴリズムに従って容易かつ
高速に実現される。
【０１７０】請求項５に係る連想メモリ回路によれば、
入力データが常に最も新しくアクセスされた記憶内容を
保持する記憶位置（アドレス）に格納されかつゲート手
段によりデータワードのシフト位置が容易に決定される
ため、データのシフト位置を高速で判別することができ
正確に記憶データのシフトを行なうことができ、ＬＲＵ
アルゴリズムを用いた記憶内容の管理およびデータ置換
を容易かつ高速に実現することができる。
入力データが常に最も新しくアクセスされた記憶内容を
保持する記憶位置（アドレス）に格納されかつゲート手
段によりデータワードのシフト位置が容易に決定される
ため、データのシフト位置を高速で判別することができ
正確に記憶データのシフトを行なうことができ、ＬＲＵ
アルゴリズムを用いた記憶内容の管理およびデータ置換
を容易かつ高速に実現することができる。
【０１７１】請求項６に係る連想メモリ回路に従えば、
一致／不一致判別回路を第１および第２と２つ設け、第
１の判別回路の出力を書換判別制御信号として利用して
いるため、この書換有無判別時におけるゲート遅延を大
幅に削除することができ、高速でデータ書換指示信号を
発生することが可能となる。
一致／不一致判別回路を第１および第２と２つ設け、第
１の判別回路の出力を書換判別制御信号として利用して
いるため、この書換有無判別時におけるゲート遅延を大
幅に削除することができ、高速でデータ書換指示信号を
発生することが可能となる。
【０１７２】請求項７に係る連想メモリセルでは、ワー
ド線が設けられておらず、シフト動作のみに従って隣接
ワードのデータの格納が行なわれるため、簡易な構成で
ＬＲＵアルゴリズムを実現することのできる連想メモリ
セルが得られる。
ド線が設けられておらず、シフト動作のみに従って隣接
ワードのデータの格納が行なわれるため、簡易な構成で
ＬＲＵアルゴリズムを実現することのできる連想メモリ
セルが得られる。
【０１７３】請求項８に係る連想メモリセルでは、ワー
ド線が設けられておらず、ビット線上のデータを書換指
示信号により格納するため、記憶データを入力データで
容易かつ高速に書換えることが可能となり、コンパクト
な構成でＬＲＵアルゴリズムを実現する連想メモリセル
が得られる。
ド線が設けられておらず、ビット線上のデータを書換指
示信号により格納するため、記憶データを入力データで
容易かつ高速に書換えることが可能となり、コンパクト
な構成でＬＲＵアルゴリズムを実現する連想メモリセル
が得られる。
【０１７４】請求項９に係る連想メモリ回路は、ワード
線が設けられていないため、ワード線選択用のデコーダ
回路が不要となり、シフト動作のみにより記憶データの
書換えが実行されるためＬＲＵアルゴリズムを高速で実
現することのできるコンパクトな構成の連想メモリ回路
が得られる。
線が設けられていないため、ワード線選択用のデコーダ
回路が不要となり、シフト動作のみにより記憶データの
書換えが実行されるためＬＲＵアルゴリズムを高速で実
現することのできるコンパクトな構成の連想メモリ回路
が得られる。
【０１７５】請求項１０に係る連想メモリ回路は、ワー
ド線が設けられておらず、入力データと記憶データとが
不一致の場合にはすべての記憶内容がシフト動作により
変更されているため、ＦＩＦＯ型メモリ回路と同様の動
作を実現することができ、ＬＲＵアルゴリズムを高速か
つ簡易な回路構成かつコンパクトな回路構成で実現する
ことのできる連想メモリ回路を得ることができる。
ド線が設けられておらず、入力データと記憶データとが
不一致の場合にはすべての記憶内容がシフト動作により
変更されているため、ＦＩＦＯ型メモリ回路と同様の動
作を実現することができ、ＬＲＵアルゴリズムを高速か
つ簡易な回路構成かつコンパクトな回路構成で実現する
ことのできる連想メモリ回路を得ることができる。
【０１７６】請求項１１の連想メモリ回路に従えば、ワ
ード線が設けられておらず、かつ記憶内容がシフト動作
により書換えられかつそのシフト位置がゲート手段によ
り高速で判別されるため、容易かつ高速でＬＲＵアルゴ
リズムを実行することのできる連想メモリ回路を得るこ
とができる。
ード線が設けられておらず、かつ記憶内容がシフト動作
により書換えられかつそのシフト位置がゲート手段によ
り高速で判別されるため、容易かつ高速でＬＲＵアルゴ
リズムを実行することのできる連想メモリ回路を得るこ
とができる。
【０１７７】請求項１２に係る連想メモリ回路に従えば
一致線をグループ化し、各グループに対して一致／不一
致判別回路を設けこの一致／不一致判別回路の出力を下
流側のグループの一致線に対する書換制御部へ制御信号
として与えるため、一致判別結果を示す信号伝搬におけ
るゲート遅延を大幅に低減することができ、高速でデー
タ書換指示信号を発生することができ、より高速なＬＲ
Ｕアルゴリズムを実行する連想メモリ回路を得ることが
できる。
一致線をグループ化し、各グループに対して一致／不一
致判別回路を設けこの一致／不一致判別回路の出力を下
流側のグループの一致線に対する書換制御部へ制御信号
として与えるため、一致判別結果を示す信号伝搬におけ
るゲート遅延を大幅に低減することができ、高速でデー
タ書換指示信号を発生することができ、より高速なＬＲ
Ｕアルゴリズムを実行する連想メモリ回路を得ることが
できる。
【図１】この発明の一実施例である連想メモリ回路の全
体の構成を示すブロック図である。
体の構成を示すブロック図である。
【図２】図１に示す連想メモリ回路に用いられるＣＡＭ
セル回路の構成を具体的に示す図である。
セル回路の構成を具体的に示す図である。
【図３】図１および図２に示す回路の動作を示す信号波
形図である。
形図である。
【図４】この発明の一実施例である連想メモリ回路にお
けるデータ書換動作モード時における比較動作フェーズ
のデータシフト動作を例示する図である。
けるデータ書換動作モード時における比較動作フェーズ
のデータシフト動作を例示する図である。
【図５】この発明における連想メモリ回路におけるデー
タ書換フェーズにおけるデータの移動を例示する図であ
る。
タ書換フェーズにおけるデータの移動を例示する図であ
る。
【図６】この発明の他の実施例である連想メモリ回路の
要部の構成を示す図である。
要部の構成を示す図である。
【図７】この発明のさらに他の実施例である連想メモリ
回路の全体の構成を示すブロック図である。
回路の全体の構成を示すブロック図である。
【図８】図７に示すＣＡＭセル回路の構成を具体的に示
す図である。
す図である。
【図９】一般的なキャッシュメモリを利用するシステム
の構成を示す図である。
の構成を示す図である。
【図１０】一般的なＣＡＭ回路の動作を図解する図であ
る。
る。
【図１１】キャッシュメモリにおけるキャッシュミス時
におけるデータ転送動作を図解する図である。
におけるデータ転送動作を図解する図である。
【図１２】従来の連想メモリ回路の全体の構成を示す図
である。
である。
【図１３】従来のＣＡＭセルの構成を具体的に示す図で
ある。
ある。
【図１４】ＴＬＢ回路を用いたアドレス変換の構成を概
略的に示す図である。
略的に示す図である。
【図１５】ＴＬＢ回路の動作を説明するための図であ
る。
る。
【図１６】ＴＬＢ回路の構成を概略的に示す図である。
【図１７】ＬＲＵアルゴリズムによる処理フローを示す
図である。
図である。
１−１１〜１−ｍｎ ＣＡＭセル回路 ２ アドレスデコーダ回路 ３ 読出／書込回路 ４−１〜４−３ ゲート回路 ５−１〜５−ｍ 書込指示信号発生回路 ６ａ，６ｂ ビット線 １０ ＯＲ回路 １１ 一致線 １２ 書換指示信号伝達信号線 １３ ワード線 １５ データ転送指示信号伝達信号線 ２５，２５ａ，２５ｂ データ伝達線 ６１ 第１のＯＲ回路 ６２ 第２のＯＲ回路 ３００ 書換制御回路 ３０１ マスタメモリ部分 ３０２ スレーブメモリ部分 ３０３ マスタメモリ部分 ３５０ 制御回路
Claims (12)
- 【請求項１】 ビット線とワード線との交差部に対応し
て設けられ、与えられたデータと記憶データとを比較
し、該比較結果に従って一致線を駆動する連想メモリセ
ルであって、 前記ワード線上の信号に応答して、前記ビット線上のデ
ータを記憶するための主記憶手段、 前記ビット線上のデータと前記主記憶手段が記憶するデ
ータとを比較し、両データの一致／不一致に従って前記
一致線を所定電位に駆動するための比較手段、 副記憶手段、 転送指示信号に応答して、前記ビット線に沿って隣接す
るメモリセルの主記憶手段に記憶されたデータを前記副
記憶手段へ転送して記憶させるためのデータ転送手段、
および書換指示信号に応答して、前記副記憶手段が記憶
するデータを自身の主記憶手段へ転送してそこに記憶さ
せるデータ書換手段を備える、連想メモリセル。 - 【請求項２】 ビット線とワード線との交差部に対応し
て設けられ、与えられたデータと記憶データとを比較
し、該比較結果に従って一致線を駆動する連想メモリセ
ルであって、 前記ワード線上の信号に応答して、前記ビット線上のデ
ータを記憶する主記憶手段、 前記ビット線上に与えられたデータと前記主記憶手段が
記憶するデータとを比較し、該比較結果に従って前記一
致線を所定の電位へ駆動する比較手段、 副記憶手段、 転送指示信号に応答して、前記ビット線上に与えられた
データを前記副記憶手段へ転送する転送手段、およびデ
ータ書換指示信号に応答して、前記副記憶手段が記憶す
るデータを前記主記憶手段へ転送してそこに記憶させる
データ書換手段を含む、連想メモリセル。 - 【請求項３】 与えられたデータと記憶データとの一致
判別を行なう連想メモリ回路であって、 複数のワード線、 前記ワード線と交差する方向に配置される複数のビット
線、 前記ビット線と交差する方向に配置される複数の一致
線、および前記ワード線および前記一致線と前記ビット
線との交差部に対応して設けられる複数のメモリセルを
備え、 前記メモリセルの各々は、対応のワード線上の信号に応
答して対応のビット線上のデータを記憶する主記憶手段
と、ビット線が延びる方向において隣接するメモリセル
の主記憶手段の記憶データまたは前記対応のビット線上
のデータが伝達されるデータ伝達線と、副記憶手段と、
データ転送指示信号に応答して前記データ伝達線上のデ
ータを前記副記憶手段へ伝達して格納する手段と、書換
指示信号に応答して前記副記憶手段の記憶データを自身
の主記憶手段へ転送する書換手段と、前記対応のビット
線上に与えられるデータと前記自身の主記憶手段が記憶
するデータとを比較し、該比較結果に従って対応の一致
線を駆動する比較手段とを含み、前記データ伝達線と前
記ビット線との結合は、前記複数のワード線のうちの特
定の１つのワード線に結合されるメモリセルに対して行
なわれ、 前記複数の一致線上の信号に応答して、各ワード線に接
続されるメモリセルごとに前記書換指示信号を生成する
書換制御手段を含み、前記書換制御手段は、前記複数の
一致線のいずれかの信号が一致を示すとき、該一致を示
す一致線と前記データ伝達線が前記対応のビット線に結
合されるメモリセルに対応する一致線とを含む前記ビッ
ト線が延びる方向において連続的に隣接する一致線の第
１のグループと、前記第１のグループに含まれる一致線
以外の前記ビット線が延びる方向に沿って連続的に隣接
する一致線の第２のグループとに前記複数の一致線をグ
ループ化する分割手段と、前記分割手段の出力に応答し
て前記第１のグループの一致線に対応して設けられるメ
モリセルに対して前記書換指示信号を伝達する書換信号
生成手段を含む、連想メモリ回路。 - 【請求項４】 前記書換制御手段は、前記複数の一致線
の信号のすべてが不一致を示すとき、前記複数のメモリ
セルのすべてへ前記書換指示信号を与える手段を含む、
請求項３記載の連想メモリ回路。 - 【請求項５】 各々が行を規定する複数のワード線、各
々が列を規定する複数のビット線、 前記複数のワード線各々に対応して設けられる複数の一
致線、および前記ワード線および一致線と前記ビット線
との交差部に対応して設けられる複数のメモリセルを備
え、前記複数のメモリセルの各々は、対応のワード線上
の信号に応答して対応のビット線上のデータを記憶する
主記憶手段と、前記列の方向において隣接するメモリセ
ルの主記憶手段の記憶データまたは前記対応のビット線
上のデータが伝達されるデータ伝達線と、副記憶手段
と、データ転送指示信号に応答して前記データ伝達線上
のデータを前記副記憶手段へ伝達する手段と、書換指示
信号に応答して、前記副記憶手段の記憶するデータを自
身の主記憶手段へ転送する書換手段と、前記対応のビッ
ト線上に与えられたデータと前記自身の主記憶手段の記
憶するデータとを比較し、該比較結果に従って対応の一
致線を駆動する比較手段とを含み、前記データ伝達線と
前記対応のビット線との結合は、前記複数の行のうちの
特定の１行のメモリセルに対して行なわれ、 前記データ伝達線と前記ビット線とが結合されたメモリ
セルの行を除く行各々に設けられる複数のゲート手段を
備え、前記ゲート手段の各々は前記列の方向において隣
接する行に対応する一致線上の信号と前記隣接する行に
対応するゲート手段の出力信号とを受け、少なくとも一
方の信号が一致状態を示すとき一致指示信号を発生し、 前記ゲート手段各々に対応して設けられ、対応のゲート
手段の出力が前記一致指示信号と異なるとき前記書換指
示信号を対応の行の各メモリセルへ伝達する手段と、 前記データ伝達線と前記ビット線とが結合された行に対
して設けられ、固定電位発生手段を含み、前記固定電位
発生手段の出力に応答して書換指示信号を該行のメモリ
セル各々に対して発生する手段とを含み、前記固定電位
発生手段の出力は前記列の方向において隣接する行に対
応して設けられるゲート手段へも与えられる、連想メモ
リ回路。 - 【請求項６】 前記データ伝達線とビット線とが結合さ
れた行に対応する一致線を含み前記列の方向において連
続して隣接する一致線の第１のグループに対して設けら
れ、該第１のグループの一致線の信号に応答して、入力
データと記憶データとの一致／不一致を判別する第１の
判別手段と、 前記第１のグループに含まれる一致線を除く残りの一致
線の第２のグループの一致線上の信号と前記第１の判別
手段の出力信号とに応答して入力データと記憶データと
の一致／不一致の判別を行なう第２の判別手段をさらに
備え、 前記第１の判別手段の出力は、また、前記第２のグルー
プのうち前記列の方向において前記第１のグループに最
も近接する行に対応して設けられるゲート手段の入力へ
与えられる、請求項５記載の連想メモリ回路。 - 【請求項７】 ビット線と一致線との交差部に対応して
設けられ、与えられたデータと記憶データとを比較し、
該比較結果に従って前記一致線を駆動するメモリセルで
あって、 データを記憶するための主記憶手段と、 前記ビット線上のデータと前記主記憶手段が記憶するデ
ータとを比較し、両データの一致／不一致に従って前記
一致線を駆動する比較手段と、 副記憶手段と、 転送指示信号に応答して、前記ビット線に沿って隣接す
るメモリセルの主記憶手段に記憶されたデータを前記副
記憶手段へ転送してそこに記憶させるデータ転送手段
と、 書換指示信号に応答して、前記副記憶手段の記憶するデ
ータを自身の主記憶手段へ転送してそこに記憶させるデ
ータ書換手段とを備える、連想メモリセル。 - 【請求項８】 ビット線と一致線との交差部に対応して
設けられ、与えられたデータと記憶データとを比較し、
該比較結果に従って前記一致線を駆動するメモリセルで
あって、 データを記憶するための主記憶手段と、 前記ビット線上に与えられたデータと前記主記憶手段が
記憶するデータとを比較し、該比較結果に従って前記一
致線を駆動する比較手段と、 副記憶手段と、 転送指示信号に応答して、前記ビット線上に与えられた
データを前記副記憶手段へ転送する転送手段と、 書換指示信号に応答して、前記副記憶手段が記憶するデ
ータを前記主記憶手段へ転送してそこに記憶させるデー
タ書換手段とを含む、連想メモリセル。 - 【請求項９】 各々が列を規定する複数のビット線と、 前記ビット線と交差する方向に配置される複数の一致線
と、 前記一致線と前記ビット線との交差部に対応して設けら
れる複数のメモリセルとを備え、 前記メモリセルの各々は、 データを記憶するための主記憶手段と、前記ビット線の
延在する方向において隣接するメモリセルの主記憶手段
の記憶データまたは対応のビット線上のデータが伝達さ
れるデータ伝達線と、副記憶手段と、データ転送指示信
号に応答して前記データ伝達線上のデータを前記副記憶
手段へ伝達する手段と、書換指示信号に応答して前記副
記憶手段が記憶するデータを前記主記憶手段へ伝達する
書換手段と、前記対応のビット線上のデータと自身の主
記憶手段が記憶するデータとを比較し、該比較結果に従
って対応の一致線を駆動する比較手段とを含み、前記デ
ータ伝達線と前記ビット線との結合は、前記複数の一致
線のうちの特定の１本の一致線に対応して設けられるメ
モリセルに対して行なわれ、 前記複数の一致線からの信号に応答して、前記書換指示
信号を各一致線に対応するメモリセルを単位として各一
致線ごとに生成する書換制御手段を備え、 前記書換制御手段は、前記複数の一致線のいずれかが一
致を示すとき該一致を示す一致線と前記データ伝達線が
前記ビット線に接続されるメモリセルに対応する一致線
とを含む前記ビット線の延在する方向において連続的に
隣接する一致線の第１のグループと、前記第１のグルー
プの一致線以外の一致線の第２のグループとに前記複数
の一致線をグループ化する分割手段と、前記分割手段の
出力に応答して、前記第１のグループの一致線に対応し
て設けられるメモリセルに対して前記書換指示信号を与
える書換信号生成手段とを含む、連想メモリ回路。 - 【請求項１０】 前記書換制御手段は、さらに、前記複
数の一致線のすべてが不一致を示すとき、すべてのメモ
リセルへ前記書換指示信号を与える手段を含む、請求項
９記載の連想メモリ回路。 - 【請求項１１】 各々が列を規定する複数のビット線
と、 前記ビット線と交差する方向に配置される各々が行を規
定する複数の一致線と、 前記一致線と前記ビット線との交差部に対応して設けら
れる複数のメモリセルとを備え、 前記複数のメモリセルの各々は、データを記憶するため
の主記憶手段と、前記ビット線が延在する方向において
隣接するメモリセルの主記憶手段の記憶データまたは対
応のビット線上のデータが伝達されるデータ伝達線と、
副記憶手段と、データ転送指示信号に応答して、前記デ
ータ伝達線上のデータを前記副記憶手段へ伝達する手段
と、書換指示信号に応答して前記副記憶手段が記憶する
データを自身の主記憶手段へ転送する書換手段と、前記
対応のビット線上のデータと前記自身の主記憶手段が記
憶するデータとを比較し、該比較結果に従って対応の一
致線を駆動する比較手段を含み、前記データ伝達線とビ
ット線との結合は、前記複数の一致線のうちの特定の１
つの一致線に対応して設けられるメモリセルに対して行
なわれ、 前記データ伝達線とビット線とが結合されたメモリセル
が規定する行を除く行それぞれに対応して設けられる複
数のゲート手段を備え、 前記ゲート手段の各々は、前記ビット線が延在する方向
に沿って隣接する行の一致線上の信号と前記隣接する行
に対応して設けられるゲート手段の出力信号とを受け、
少なくとも一方の信号が一致状態を示すとき一致指示信
号を発生し、 前記ゲート手段各々に対応して設けられ、対応のゲート
手段の出力が前記一致指示信号と異なるとき、前記書換
指示信号を対応の行の各メモリセルへ伝達する手段と、 前記データ伝達線と前記ビット線とが結合されたメモリ
セルの行に対して設けられ、固定電位発生手段を含み、
前記固定電位発生手段の出力に応答して書換指示信号を
発生して該対応の行のメモリセルへ与える手段とを含
み、前記固定電位発生手段の出力は前記ビット線が延在
する方向において隣接する行に対応して設けられるゲー
ト手段へも与えられる、連想メモリ回路。 - 【請求項１２】 前記複数の一致線のうち、前記データ
伝達線とビット線とが結合されたメモリセルの行に対応
する一致線を含みかつ前記ビット線に沿って連続して隣
接する一致線の第１のグループに対して設けられ、前記
第１のグループの一致線上の信号を受け、与えられたデ
ータと記憶データの一致の有無を判別する第１の判別手
段と、 前記第１のグループの一致線以外の残りの一致線を含む
第２のグループに対して設けられ、前記第２のグループ
の一致線の各出力と前記第１の判別手段の出力とに応答
して、与えられたデータと記憶データとの一致／不一致
の判別を行なう第２の判別手段とをさらに備え、 前記第１の判別手段の出力は前記第２のグループの前記
ビット線の延びる方向において前記第１のグループに最
も近接する一致線に対して設けられるゲート手段の入力
へ与えられる、請求項１１記載の連想メモリ回路。
Priority Applications (2)
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|---|---|---|---|
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| JP4116131A JP2775549B2 (ja) | 1992-05-08 | 1992-05-08 | 連想メモリセルおよび連想メモリ回路 |
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