JPH1070272A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1070272A JPH1070272A JP9183142A JP18314297A JPH1070272A JP H1070272 A JPH1070272 A JP H1070272A JP 9183142 A JP9183142 A JP 9183142A JP 18314297 A JP18314297 A JP 18314297A JP H1070272 A JPH1070272 A JP H1070272A
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- 238000004519 manufacturing process Methods 0.000 title claims description 13
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- 238000000034 method Methods 0.000 claims abstract description 10
- 150000002500 ions Chemical class 0.000 claims description 32
- 238000005468 ion implantation Methods 0.000 claims description 6
- 239000012212 insulator Substances 0.000 abstract 6
- 230000007812 deficiency Effects 0.000 description 3
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Abstract
(57)【要約】
【課題】 本発明は低いしきい電圧を有するトランジス
タにおいて、活性領域の不純物欠乏による漏洩電流を防
止することのできるＭＯＳトランジスタ及びその製造方
法を提供する。 【解決手段】 本発明による低いしきい電圧を有する半
導体装置は、所定の導電型の半導体基板と、基板上に形
成されたフィールド絶縁膜と、フィールド絶縁膜によっ
て前記基板内に定められた活性領域と、フィールド絶縁
膜を囲むように基板内に形成された基板と同一の導電型
の不純物領域と、基板上に形成されたゲート絶縁膜と、
ゲート絶縁膜及びフィールド絶縁膜上に形成されたゲー
トパターンとを含む。
タにおいて、活性領域の不純物欠乏による漏洩電流を防
止することのできるＭＯＳトランジスタ及びその製造方
法を提供する。 【解決手段】 本発明による低いしきい電圧を有する半
導体装置は、所定の導電型の半導体基板と、基板上に形
成されたフィールド絶縁膜と、フィールド絶縁膜によっ
て前記基板内に定められた活性領域と、フィールド絶縁
膜を囲むように基板内に形成された基板と同一の導電型
の不純物領域と、基板上に形成されたゲート絶縁膜と、
ゲート絶縁膜及びフィールド絶縁膜上に形成されたゲー
トパターンとを含む。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置にかか
り、特に低いしきい電圧(threshold voltage) を有する
ＭＯＳトランジスタ及びその製造方法に関する。
り、特に低いしきい電圧(threshold voltage) を有する
ＭＯＳトランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】半導体装置の高集積化及び機能の複雑化
に応じて集積回路の特殊な性能が要求される。例えば、
相対的に低いしきい電圧を有するＭＯＳトランジスタを
用いてソース及びドレインの間の電圧降下を最小化し、
ＭＯＳトランジスタの電気的特性を向上させて半導体装
置の機能を向上させる。
に応じて集積回路の特殊な性能が要求される。例えば、
相対的に低いしきい電圧を有するＭＯＳトランジスタを
用いてソース及びドレインの間の電圧降下を最小化し、
ＭＯＳトランジスタの電気的特性を向上させて半導体装
置の機能を向上させる。
【０００３】一般に、低いしきい電圧を有するＮＭＯＳ
トランジスタを実現するために、ＮＭＯＳトランジスタ
を形成した後、基板にしきい電圧調節用Ｐ形不純物イオ
ンをカウントドーピング(count doping)してしきい電圧
を低めている。しかし、基板にドーピングされたＰ形不
純物の増加のため電子の移動度(mobility)が低まる。
トランジスタを実現するために、ＮＭＯＳトランジスタ
を形成した後、基板にしきい電圧調節用Ｐ形不純物イオ
ンをカウントドーピング(count doping)してしきい電圧
を低めている。しかし、基板にドーピングされたＰ形不
純物の増加のため電子の移動度(mobility)が低まる。
【０００４】また、低いしきい電圧を有するＮＭＯＳト
ランジスタを実現するために、Ｐウェルが形成されてい
ない初期のＰ形半導体基板にしきい電圧調節用Ｐ形不純
物イオンを注入してしきい電圧を低めている。即ち、初
期のＰ形基板がＰウェルより相対的にＰ形不純物の濃度
が低いので、初期の基板上に形成されるＮＭＯＳトラン
ジスタは相対的に低いしきい電圧を有する。
ランジスタを実現するために、Ｐウェルが形成されてい
ない初期のＰ形半導体基板にしきい電圧調節用Ｐ形不純
物イオンを注入してしきい電圧を低めている。即ち、初
期のＰ形基板がＰウェルより相対的にＰ形不純物の濃度
が低いので、初期の基板上に形成されるＮＭＯＳトラン
ジスタは相対的に低いしきい電圧を有する。
【０００５】図１は前述した低い電圧を有するＮＭＯＳ
トランジスタの平面図である。
トランジスタの平面図である。
【０００６】図１に示すように、低いしきい電圧を有す
るＮＭＯＳトランジスタの活成領域(active region) Ａ
が初期のＰ形基板（図示せず）に定められる。活性領域
Ａから所定間隔をおいてＰウェル３が形成されて活性領
域Ａの周辺を囲む活性領域Ａ’が定められる。活性領域
Ａ，Ａ’の中央に縦の方にＰウェル２に所定部分拡張さ
れたゲート５がおかれる。
るＮＭＯＳトランジスタの活成領域(active region) Ａ
が初期のＰ形基板（図示せず）に定められる。活性領域
Ａから所定間隔をおいてＰウェル３が形成されて活性領
域Ａの周辺を囲む活性領域Ａ’が定められる。活性領域
Ａ，Ａ’の中央に縦の方にＰウェル２に所定部分拡張さ
れたゲート５がおかれる。
【０００７】図２は図１のII−II’線に沿って切断され
た断面図であって、図２を参照して低いしきい電圧を有
するＮＭＯＳトランジスタの製造方法を説明する。
た断面図であって、図２を参照して低いしきい電圧を有
するＮＭＯＳトランジスタの製造方法を説明する。
【０００８】図２に示すように、初期のＰ形半導体基板
１上にフィールド酸化膜２が形成され、低いしきい電圧
を有するＮＭＯＳトランジスタ領域を除外した基板１内
にＰウェル３が形成されて活性領域Ａ，Ａ’が定められ
る。基板１内にしきい電圧調節用Ｐ形不純物イオン１０
が注入され、活性領域Ａ上にゲート絶縁膜４が形成され
る。そして、基板１上にゲート５が予定された形態に形
成され、図示してはいない、ゲート５の両側の活性領域
ＡにＮ形不純物イオンが注入されてソース及びドレイン
が形成される。
１上にフィールド酸化膜２が形成され、低いしきい電圧
を有するＮＭＯＳトランジスタ領域を除外した基板１内
にＰウェル３が形成されて活性領域Ａ，Ａ’が定められ
る。基板１内にしきい電圧調節用Ｐ形不純物イオン１０
が注入され、活性領域Ａ上にゲート絶縁膜４が形成され
る。そして、基板１上にゲート５が予定された形態に形
成され、図示してはいない、ゲート５の両側の活性領域
ＡにＮ形不純物イオンが注入されてソース及びドレイン
が形成される。
【０００９】
【発明が解決しようとする課題】しかし、前記ＮＭＯＳ
トランジスタは、しきい電圧調節用Ｐ形不純物イオン１
０の注入後、ゲート５の下部にあるフィールド酸化膜２
の下部の活性領域Ａ’にＰ形不純物の欠乏層２０が形成
される。このような欠乏層２０はＮＭＯＳトランジスタ
の動作時にソース及びドレインの間に漏洩電流（ｌｅａ
ｋａｇｅ ｃｕｒｒｅｎｔ）を発生させて素子の電気的
特性を低下させる。
トランジスタは、しきい電圧調節用Ｐ形不純物イオン１
０の注入後、ゲート５の下部にあるフィールド酸化膜２
の下部の活性領域Ａ’にＰ形不純物の欠乏層２０が形成
される。このような欠乏層２０はＮＭＯＳトランジスタ
の動作時にソース及びドレインの間に漏洩電流（ｌｅａ
ｋａｇｅ ｃｕｒｒｅｎｔ）を発生させて素子の電気的
特性を低下させる。
【００１０】従って、本発明の目的は、低いしきい電圧
を有するトランジスタにおいて、活性領域の不純物欠乏
による漏洩電流を防止することのできるＭＯＳトランジ
スタ及びその製造方法を提供することにある。
を有するトランジスタにおいて、活性領域の不純物欠乏
による漏洩電流を防止することのできるＭＯＳトランジ
スタ及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明による低いしきい電圧を有する半導体装置
は、所定の導電型の半導体基板と、基板上に形成された
フィールド絶縁膜と、フィールド絶縁膜によって前記基
板内に定められた活性領域と、フィールド絶縁膜を囲む
ように基板に形成された基板と同一の導電型の不純物領
域と、基板上に形成されたゲート絶縁膜と、ゲート絶縁
膜及びフィールド絶縁膜上に形成されたゲートパターン
とを含む。
に、本発明による低いしきい電圧を有する半導体装置
は、所定の導電型の半導体基板と、基板上に形成された
フィールド絶縁膜と、フィールド絶縁膜によって前記基
板内に定められた活性領域と、フィールド絶縁膜を囲む
ように基板に形成された基板と同一の導電型の不純物領
域と、基板上に形成されたゲート絶縁膜と、ゲート絶縁
膜及びフィールド絶縁膜上に形成されたゲートパターン
とを含む。
【００１２】また、上記目的を達成するために、本発明
による低いしきい電圧を有する半導体装置の製造方法
は、所定の導電型の半導体基板上にフィールド絶縁膜を
形成して活性領域を定められる工程と、基板に前記フィ
ールド絶縁膜の下部を囲むように基板と同一の導電型の
不純物領域を形成する工程と、基板にしきい電圧調節イ
オンを注入する工程と、基板上にゲート絶縁膜を形成す
る工程と、ゲート絶縁膜及びフィールド絶縁膜上にゲー
トパターンを形成する工程とを含む。
による低いしきい電圧を有する半導体装置の製造方法
は、所定の導電型の半導体基板上にフィールド絶縁膜を
形成して活性領域を定められる工程と、基板に前記フィ
ールド絶縁膜の下部を囲むように基板と同一の導電型の
不純物領域を形成する工程と、基板にしきい電圧調節イ
オンを注入する工程と、基板上にゲート絶縁膜を形成す
る工程と、ゲート絶縁膜及びフィールド絶縁膜上にゲー
トパターンを形成する工程とを含む。
【００１３】本発明によれば、ゲートの下部のフィール
ド絶縁膜の下部の活性領域が不純物領域まで拡張され
る。これにより、形不純物領域より不純物の濃度が相対
的に低い基板の活性領域で不純物の欠乏が防止される。
ド絶縁膜の下部の活性領域が不純物領域まで拡張され
る。これにより、形不純物領域より不純物の濃度が相対
的に低い基板の活性領域で不純物の欠乏が防止される。
【００１４】
【発明の実施の形態】以下、添付図面を参照して本発明
の実施例を説明する。
の実施例を説明する。
【００１５】図３は本発明による低いしきい電圧を有す
るＮＭＯＳトランジスタの平面図である。
るＮＭＯＳトランジスタの平面図である。
【００１６】図３に示すように、初期のＰ形基板（図示
せず）に低いしきい電圧を有するＮＭＯＳトランジスタ
の活性領域ＡＡが定められる。この際、活性領域ＡＡは
その中央部分の両側の所定部分が縦の方に突出した突出
部位ＡＡ’を有する。活性領域ＡＡの突出部位ＡＡ’と
所定部分が重なると共に、活性領域ＡＡから所定間隔を
おいて前記基板にＰウェル３３が形成される。活性領域
ＡＡの前記中央上部に突出部位ＡＡ’及びＰウェル３３
まで所定部分が拡張されたゲート３５が形成される。即
ち、活性領域ＡＡの所定部分がゲート３５の下部でＰウ
ェル３３に拡張されている。
せず）に低いしきい電圧を有するＮＭＯＳトランジスタ
の活性領域ＡＡが定められる。この際、活性領域ＡＡは
その中央部分の両側の所定部分が縦の方に突出した突出
部位ＡＡ’を有する。活性領域ＡＡの突出部位ＡＡ’と
所定部分が重なると共に、活性領域ＡＡから所定間隔を
おいて前記基板にＰウェル３３が形成される。活性領域
ＡＡの前記中央上部に突出部位ＡＡ’及びＰウェル３３
まで所定部分が拡張されたゲート３５が形成される。即
ち、活性領域ＡＡの所定部分がゲート３５の下部でＰウ
ェル３３に拡張されている。
【００１７】図４Ａ乃至図４Ｃは図３のIV−IV’線に沿
って切断された断面図であって、図４Ａ乃至図４Ｃを参
照して本発明の一実施例によるＮＭＯＳトランジスタの
製造方法を説明する。
って切断された断面図であって、図４Ａ乃至図４Ｃを参
照して本発明の一実施例によるＮＭＯＳトランジスタの
製造方法を説明する。
【００１８】図４Ａに示すように、初期のＰ形半導体基
板３１上にフィールド酸化膜３２が形成されて低いしき
い電圧を有するＮＭＯＳトランジスタの活性領域ＡＡが
定められる。この時、フィールド酸化膜３２は従来のも
のより一定距離だけさらに離れて形成され、活性領域Ａ
Ａが図面に示すように、従来の活性領域Ａ，Ａ’より所
定領域だけ拡張されて定められる。そして、活性領域Ａ
Ａ，ＡＡ’上にスクリーン絶縁膜９０が形成される。
板３１上にフィールド酸化膜３２が形成されて低いしき
い電圧を有するＮＭＯＳトランジスタの活性領域ＡＡが
定められる。この時、フィールド酸化膜３２は従来のも
のより一定距離だけさらに離れて形成され、活性領域Ａ
Ａが図面に示すように、従来の活性領域Ａ，Ａ’より所
定領域だけ拡張されて定められる。そして、活性領域Ａ
Ａ，ＡＡ’上にスクリーン絶縁膜９０が形成される。
【００１９】図４Ｂに示すように、フィールド酸化膜３
２を囲みつつ拡張された活性領域、即ち図３の突出部位
ＡＡ’を含むように基板にＰウェル３３が形成される。
その後、活性領域ＡＡ，ＡＡ’にしきい電圧調節用Ｐ形
不純物イオン１００、好ましくはＢイオンを約１０〜５
０ＫｅＶのエネルギーと５×１０11〜５×１０12ions／
cm2 の濃度でイオン注入するか、またはＢＦ2 イオンを
３０〜８０ＫｅＶのエネルギーと５×１０11〜５×１０
12ions／cm2 の濃度でイオン注入する。これによって調
節されたしきい電圧は約０．２〜０．４Ｖ程度になる。
２を囲みつつ拡張された活性領域、即ち図３の突出部位
ＡＡ’を含むように基板にＰウェル３３が形成される。
その後、活性領域ＡＡ，ＡＡ’にしきい電圧調節用Ｐ形
不純物イオン１００、好ましくはＢイオンを約１０〜５
０ＫｅＶのエネルギーと５×１０11〜５×１０12ions／
cm2 の濃度でイオン注入するか、またはＢＦ2 イオンを
３０〜８０ＫｅＶのエネルギーと５×１０11〜５×１０
12ions／cm2 の濃度でイオン注入する。これによって調
節されたしきい電圧は約０．２〜０．４Ｖ程度になる。
【００２０】図４Ｃに示すように、スクリーン絶縁膜９
０が除去され、活性領域ＡＡ，ＡＡ’上にゲート絶縁膜
３４が形成される。そして、基板上部にゲート３５が形
成される。
０が除去され、活性領域ＡＡ，ＡＡ’上にゲート絶縁膜
３４が形成される。そして、基板上部にゲート３５が形
成される。
【００２１】上記実施例によれば、低いしきい電圧を持
つＮＭＯＳトランジスタのゲート３５下部のフィールド
酸化膜３２下部の活性領域ＡＡがＰウェル３３まで拡張
される。これにより、Ｐウェル３３より相対的にＰ形不
純物の濃度が低い初期のＰ形基板３１の活性領域ＡＡで
Ｐ形不純物の欠乏が防止される。
つＮＭＯＳトランジスタのゲート３５下部のフィールド
酸化膜３２下部の活性領域ＡＡがＰウェル３３まで拡張
される。これにより、Ｐウェル３３より相対的にＰ形不
純物の濃度が低い初期のＰ形基板３１の活性領域ＡＡで
Ｐ形不純物の欠乏が防止される。
【００２２】図５Ａ及び図５Ｂは本発明の他の実施例に
よるＮＭＯＳトランジスタの断面図であって、断面方向
は図３のIV−IV’線に沿って切断された方向を示す。一
方、ここでは基板にＰウェルが形成された状態で、相対
的に低いしきい電圧を有するＮＭＯＳトランジスタの製
造方法を説明する。
よるＮＭＯＳトランジスタの断面図であって、断面方向
は図３のIV−IV’線に沿って切断された方向を示す。一
方、ここでは基板にＰウェルが形成された状態で、相対
的に低いしきい電圧を有するＮＭＯＳトランジスタの製
造方法を説明する。
【００２３】図５Ａに示すように、初期のＰ形半導体基
板５１のＮＭＯＳトランジスタ予定領域にＰ形不純物イ
オン、好ましくはＢイオンが約５０〜１５０ＫｅＶのエ
ネルギーと５×１０12〜５×１０13ions／cm2 の濃度で
イオン注入された後、拡散工程によってＰウェル５２が
形成される。これにより、ＮＭＯＳトランジスタのしき
い電圧は０．２〜０．４Ｖ程度になる。そして、Ｐウェ
ル５２上にフィールド酸化膜５３が形成されて活性領域
ＡＡが定められる。この時、フィールド酸化膜５２は従
来より一定距離だけさらに離れて形成され、活性領域Ａ
Ａが図面に示されたように、従来の活性領域Ａ，Ａ’よ
り図３の突出部位ＡＡ’だけ拡張されて定められる。そ
の後、活性領域ＡＡ，ＡＡ’上にスクリーン絶縁膜５４
が形成される。
板５１のＮＭＯＳトランジスタ予定領域にＰ形不純物イ
オン、好ましくはＢイオンが約５０〜１５０ＫｅＶのエ
ネルギーと５×１０12〜５×１０13ions／cm2 の濃度で
イオン注入された後、拡散工程によってＰウェル５２が
形成される。これにより、ＮＭＯＳトランジスタのしき
い電圧は０．２〜０．４Ｖ程度になる。そして、Ｐウェ
ル５２上にフィールド酸化膜５３が形成されて活性領域
ＡＡが定められる。この時、フィールド酸化膜５２は従
来より一定距離だけさらに離れて形成され、活性領域Ａ
Ａが図面に示されたように、従来の活性領域Ａ，Ａ’よ
り図３の突出部位ＡＡ’だけ拡張されて定められる。そ
の後、活性領域ＡＡ，ＡＡ’上にスクリーン絶縁膜５４
が形成される。
【００２４】図５Ｂに示すように、フィールド酸化膜５
３を囲みつつ活性領域ＡＡの突出部位ＡＡ’を含むよう
にＰ形不純物領域５５ａ，５５ｂが形成される。この
際、Ｐ形不純物領域５５ａ，５５ｂはＢイオンが約６０
〜１５０ＫｅＶのエネルギーと１×１０12〜１×１０13
ions／cm2 の濃度でイオン注入されて形成される。この
時、Ｐ形不純物領域５５ａ，５５ｂは活性領域ＡＡのソ
ース及びドレイン予定領域（図３参照）には形成されな
い。即ち、活性領域ＡＡの突出部位ＡＡ’はＰ形不純物
領域５５ａ，５５ｂからなる。そして、スクリーン絶縁
膜５４が除去され、活性領域ＡＡ，ＡＡ’上にゲート絶
縁膜５６が形成される。その後、基板上にゲート５７が
形成される。
３を囲みつつ活性領域ＡＡの突出部位ＡＡ’を含むよう
にＰ形不純物領域５５ａ，５５ｂが形成される。この
際、Ｐ形不純物領域５５ａ，５５ｂはＢイオンが約６０
〜１５０ＫｅＶのエネルギーと１×１０12〜１×１０13
ions／cm2 の濃度でイオン注入されて形成される。この
時、Ｐ形不純物領域５５ａ，５５ｂは活性領域ＡＡのソ
ース及びドレイン予定領域（図３参照）には形成されな
い。即ち、活性領域ＡＡの突出部位ＡＡ’はＰ形不純物
領域５５ａ，５５ｂからなる。そして、スクリーン絶縁
膜５４が除去され、活性領域ＡＡ，ＡＡ’上にゲート絶
縁膜５６が形成される。その後、基板上にゲート５７が
形成される。
【００２５】上記実施例によれば、Ｐウェルが形成され
た状態で、相対的に低いしきい電圧を有するＮＭＯＳト
ランジスタのゲート５７下部のフィールド酸化膜５３の
下部の活性領域ＡＡがＰ形不純物領域まで拡張される。
これにより、Ｐ形不純物領域よりＰ形不純物の濃度が相
対的に低いＰウェルの活性領域ＡＡでＰ形不純物の欠乏
が防止される。
た状態で、相対的に低いしきい電圧を有するＮＭＯＳト
ランジスタのゲート５７下部のフィールド酸化膜５３の
下部の活性領域ＡＡがＰ形不純物領域まで拡張される。
これにより、Ｐ形不純物領域よりＰ形不純物の濃度が相
対的に低いＰウェルの活性領域ＡＡでＰ形不純物の欠乏
が防止される。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
低いしきい電圧を有するトランジスタのゲート下部にあ
る活性領域で生じる不純物の欠乏が防止される。これに
より、トランジスタの動作時にソース及びドレインの間
で発生する漏洩電流が防止されることにより、低いしき
い電圧を有するトランジスタの特性が向上する。
低いしきい電圧を有するトランジスタのゲート下部にあ
る活性領域で生じる不純物の欠乏が防止される。これに
より、トランジスタの動作時にソース及びドレインの間
で発生する漏洩電流が防止されることにより、低いしき
い電圧を有するトランジスタの特性が向上する。
【００２７】尚、本発明は前記実施例に限らず、本発明
の技術的な要旨から外れない範囲内で多様に変形させて
実施することができる。
の技術的な要旨から外れない範囲内で多様に変形させて
実施することができる。
【図１】従来の低いしきい電圧を有するＮＭＯＳトラン
ジスタの平面図である。
ジスタの平面図である。
【図２】従来の低いしきい電圧を有するＮＭＯＳトラン
ジスタの断面図である。
ジスタの断面図である。
【図３】本発明による低いしきい電圧を有するＮＭＯＳ
トランジスタの平面図である。
トランジスタの平面図である。
【図４】（Ａ）〜（Ｃ）は、本発明の一実施例による低
いしきい電圧を有するＮＭＯＳトランジスタの製造方法
を説明するための断面図である。
いしきい電圧を有するＮＭＯＳトランジスタの製造方法
を説明するための断面図である。
【図５】（Ａ）及び（Ｂ）は、本発明の他の実施例によ
る低いしきい電圧を有するＮＭＯＳトランジスタの製造
方法を説明するための断面図である。
る低いしきい電圧を有するＮＭＯＳトランジスタの製造
方法を説明するための断面図である。
Ａ，Ａ’，ＡＡ，ＡＡ’ 活性領域 ３１，５１ Ｐ形半導体基板 ３２，５３ フィールド酸化膜 ３３，５２ Ｐウェル ３４，５６ ゲート絶縁膜 ３５，５７ ゲート ９０，５４ スクリーン絶縁膜 ５５ａ，５５ｂ Ｐ形不純物領域 １００ しきい電圧調節用Ｐ形不純物イオン
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年９月１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】図５Ａに示すように、初期のＰ形半導体基
板５１のＮＭＯＳトランジスタ予定領域にＰ形不純物イ
オン、好ましくはＢイオンが約５０〜１５０ＫｅＶのエ
ネルギーと５×１０１２〜５×１０１３ｉｏｎｓ／ｃｍ
２の濃度でイオン注入された後、拡散工程によってＰウ
ェル５２が形成される。これにより、ＮＭＯＳトランジ
スタのしきい電圧は０．２〜０．４Ｖ程度になる。そし
て、Ｐウェル５２上にフィールド酸化膜５２が形成され
て活性領域ＡＡが定められる。この時、フィールド酸化
膜５２は従来より一定距離だけさらに離れて形成され、
活性領域ＡＡが図面に示されたように、従来の活性領域
Ａ，Ａ’より図３の突出部位ＡＡ’だけ拡張されて定め
られる。その後、活性領域ＡＡ，ＡＡ’上にスクリーン
絶縁膜５４が形成される。
板５１のＮＭＯＳトランジスタ予定領域にＰ形不純物イ
オン、好ましくはＢイオンが約５０〜１５０ＫｅＶのエ
ネルギーと５×１０１２〜５×１０１３ｉｏｎｓ／ｃｍ
２の濃度でイオン注入された後、拡散工程によってＰウ
ェル５２が形成される。これにより、ＮＭＯＳトランジ
スタのしきい電圧は０．２〜０．４Ｖ程度になる。そし
て、Ｐウェル５２上にフィールド酸化膜５２が形成され
て活性領域ＡＡが定められる。この時、フィールド酸化
膜５２は従来より一定距離だけさらに離れて形成され、
活性領域ＡＡが図面に示されたように、従来の活性領域
Ａ，Ａ’より図３の突出部位ＡＡ’だけ拡張されて定め
られる。その後、活性領域ＡＡ，ＡＡ’上にスクリーン
絶縁膜５４が形成される。
Claims (8)
- 【請求項１】 低いしきい電圧を持つ半導体装置におい
て、 所定の導電型の半導体基板と、 前記基板上に形成されたフィールド絶縁膜と、 前記フィールド絶縁膜によって前記基板内に定められた
活性領域と、 前記フィールド絶縁膜を囲むように前記基板内に形成さ
れた前記基板と同一の導電型の不純物領域と、 前記基板上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜及びフィールド絶縁膜上に形成された
ゲートパターンとを含むことを特徴とする半導体装置。 - 【請求項２】 低いしきい電圧を持つ半導体装置の製造
方法において、 所定の導電型の半導体基板上にフィールド絶縁膜を形成
して活性領域を定める工程と、 前記基板内に前記フィールド絶縁膜の下部を囲むように
前記基板と同一の導電型の不純物領域を形成する工程
と、 前記基板内にしきい電圧調節イオンを注入する工程と、 前記基板上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜及びフィールド絶縁膜上にゲートパタ
ーンを形成する工程とを含むことを特徴とする半導体装
置の製造方法。 - 【請求項３】 前記半導体基板は不純物がドーピングさ
れていない初期の基板であることを特徴とする請求項２
記載の半導体装置の製造方法。 - 【請求項４】 前記しきい電圧調節イオンを注入する工
程はＢイオンを約１０〜５０ＫｅＶのエネルギーと５×
１０11〜５×１０12ions／cm2 の濃度でイオン注入する
ことを特徴とする請求項３記載の半導体装置の製造方
法。 - 【請求項５】 前記しきい電圧調節イオンを注入する工
程はＢＦ2 を３０〜８０ｋｅＶのエネルギーと５×１０
11〜５×１０12ions／cm2 の濃度でイオン注入すること
を特徴とする請求項３記載の半導体装置の製造方法。 - 【請求項６】 前記半導体基板はウェルが形成された基
板であることを特徴とする請求項２記載の半導体装置の
製造方法。 - 【請求項７】 前記ウェルはＢイオンを５０〜１５０Ｋ
ｅＶのエネルギーと５×１０12〜５×１０13ions／cm2
の濃度でイオン注入して形成することを特徴とする請求
項６記載の半導体装置の製造方法。 - 【請求項８】 前記不純物領域はＢイオンを６０〜１５
０ＫｅＶのエネルギーと１×１０12〜１×１０13ions／
cm2 でイオン注入して形成することを特徴とする請求項
６記載の半導体装置の製造方法。
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|---|---|---|---|
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| KR1996P26296 | 1996-06-29 |
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|---|---|
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Family Applications (1)
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|---|---|
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| GB (1) | GB2314973B (ja) |
| TW (1) | TW416113B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007523481A (ja) * | 2004-02-17 | 2007-08-16 | シリコン・スペース・テクノロジー・コーポレイション | 埋め込みガードリング及び耐放射線性分離構造並びにその製造方法 |
| WO2007108104A1 (ja) * | 2006-03-20 | 2007-09-27 | Fujitsu Limited | 半導体装置及びその製造方法 |
| JP2009267027A (ja) * | 2008-04-24 | 2009-11-12 | Seiko Epson Corp | 半導体装置及びその製造方法 |
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| JP4288355B2 (ja) * | 2006-01-31 | 2009-07-01 | 国立大学法人北陸先端科学技術大学院大学 | 三値論理関数回路 |
| US10038058B2 (en) | 2016-05-07 | 2018-07-31 | Silicon Space Technology Corporation | FinFET device structure and method for forming same |
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| JPS62200767A (ja) * | 1986-02-28 | 1987-09-04 | Toshiba Corp | Ｍｏｓ型半導体装置 |
| JPS6425438A (en) * | 1987-07-21 | 1989-01-27 | Sony Corp | Manufacture of semiconductor device |
| JPH0235778A (ja) * | 1988-07-26 | 1990-02-06 | Seiko Epson Corp | 半導体装置 |
| US5525823A (en) * | 1992-05-08 | 1996-06-11 | Sgs-Thomson Microelectronics, Inc. | Manufacture of CMOS devices |
| US5396096A (en) * | 1992-10-07 | 1995-03-07 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US5432107A (en) * | 1992-11-04 | 1995-07-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor fabricating method forming channel stopper with diagonally implanted ions |
| JPH07135317A (ja) * | 1993-04-22 | 1995-05-23 | Texas Instr Inc <Ti> | 自己整合型シリサイドゲート |
-
1996
- 1996-06-29 KR KR1019960026296A patent/KR100233558B1/ko not_active IP Right Cessation
-
1997
- 1997-06-17 TW TW086108423A patent/TW416113B/zh not_active IP Right Cessation
- 1997-06-24 JP JP9183142A patent/JPH1070272A/ja active Pending
- 1997-06-26 GB GB9713545A patent/GB2314973B/en not_active Expired - Fee Related
- 1997-06-27 DE DE19727491A patent/DE19727491A1/de not_active Ceased
- 1997-06-28 CN CNB971138710A patent/CN1136613C/zh not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007523481A (ja) * | 2004-02-17 | 2007-08-16 | シリコン・スペース・テクノロジー・コーポレイション | 埋め込みガードリング及び耐放射線性分離構造並びにその製造方法 |
| WO2007108104A1 (ja) * | 2006-03-20 | 2007-09-27 | Fujitsu Limited | 半導体装置及びその製造方法 |
| JP2009267027A (ja) * | 2008-04-24 | 2009-11-12 | Seiko Epson Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1136613C (zh) | 2004-01-28 |
| CN1173739A (zh) | 1998-02-18 |
| GB2314973B (en) | 2001-09-19 |
| GB9713545D0 (en) | 1997-09-03 |
| GB2314973A (en) | 1998-01-14 |
| DE19727491A1 (de) | 1998-01-02 |
| KR980006490A (ko) | 1998-03-30 |
| TW416113B (en) | 2000-12-21 |
| KR100233558B1 (ko) | 1999-12-01 |
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