JPS62200767A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- JPS62200767A JPS62200767A JP61042940A JP4294086A JPS62200767A JP S62200767 A JPS62200767 A JP S62200767A JP 61042940 A JP61042940 A JP 61042940A JP 4294086 A JP4294086 A JP 4294086A JP S62200767 A JPS62200767 A JP S62200767A
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明はＭＯＳ型半導体装置に係り、特に素子の微細
化が図られ、チャネル長が極めて短くされたいわゆるシ
ョートチャネルのＭＯＳ型トランジスタを備えたＭＯＳ
型半導体装置に関する。
化が図られ、チャネル長が極めて短くされたいわゆるシ
ョートチャネルのＭＯＳ型トランジスタを備えたＭＯＳ
型半導体装置に関する。
（従来の技術）
最近のＭＯＳ型半導体装置では、動作速度の高速化、素
子のＩＸ密度化などの目的により、内蔵されるＭＯ５型
トランジスタの実効チャネル長が縮小される傾向にある
。ところが、このような半導体装置では実効チャネル艮
の縮小に伴い、信頼性が低下するという問題が生じてき
ている。この信頼性の低下とは具体的には、トランジス
タの動作ＦＲ間の経過に伴うコンダクタンスの低下やＩ
ＩＩ値電圧の増大である。このような現象は、実効チャ
ネル長の縮小に伴い、ドレイン近傍で電界が集中して電
界強度が増大し、この電界によって加速されて高いエネ
ルギーが蓄積された電子がチャネル領域のシリコン格子
に衝突し、このときに発生するホットエレクトロンと呼
ばれる高エネルギーの電子がゲート絶縁膜中にトラップ
されることにより発生する。
子のＩＸ密度化などの目的により、内蔵されるＭＯ５型
トランジスタの実効チャネル長が縮小される傾向にある
。ところが、このような半導体装置では実効チャネル艮
の縮小に伴い、信頼性が低下するという問題が生じてき
ている。この信頼性の低下とは具体的には、トランジス
タの動作ＦＲ間の経過に伴うコンダクタンスの低下やＩ
ＩＩ値電圧の増大である。このような現象は、実効チャ
ネル長の縮小に伴い、ドレイン近傍で電界が集中して電
界強度が増大し、この電界によって加速されて高いエネ
ルギーが蓄積された電子がチャネル領域のシリコン格子
に衝突し、このときに発生するホットエレクトロンと呼
ばれる高エネルギーの電子がゲート絶縁膜中にトラップ
されることにより発生する。
このための対策として従来では、ＬＤＤ （ライト・ド
ープト・ドレイン）構造などに代表される二重拡散構造
のドレイン領域を持つトランジスタが採用されている。
ープト・ドレイン）構造などに代表される二重拡散構造
のドレイン領域を持つトランジスタが採用されている。
このようなトランジスタはドレイン拡散領域の深さ方向
及び横方向の不純物濃度プロファイルを制御することに
よって形成される。第６図はこのＬＤＤｌｆｉ造を採用
した従来のＭＯＳ型トランジスタの一例の構成を示す図
であり、第６図（ａ＞はそのパターン平面図、第６図（
ｂ）は同図（ａ）のＡ−Ｂ線に添った断面図である。図
において、４１は例えばρ型のシリコン半導体基板であ
る。この基板４１内には、図中において斜線を施したフ
ィールド絶縁Ｖ１４２により分離された素子領域４３が
形成されている。口の素子領域４３内の基板表面上には
ｎ型不純物の拡散によりソース領域４４とドレイン領域
４５が互いに分離して形成されている。上記ソース領域
４４とドレイン領域４５は、不純物′ａ度が比較的高く
されたｎ＋領域４Ｇ、４７それぞれと、不純物ＩＩｒＦ
ｉが比較的低くされたｎ−領域４８．４９それぞれとか
ら構成されている。
及び横方向の不純物濃度プロファイルを制御することに
よって形成される。第６図はこのＬＤＤｌｆｉ造を採用
した従来のＭＯＳ型トランジスタの一例の構成を示す図
であり、第６図（ａ＞はそのパターン平面図、第６図（
ｂ）は同図（ａ）のＡ−Ｂ線に添った断面図である。図
において、４１は例えばρ型のシリコン半導体基板であ
る。この基板４１内には、図中において斜線を施したフ
ィールド絶縁Ｖ１４２により分離された素子領域４３が
形成されている。口の素子領域４３内の基板表面上には
ｎ型不純物の拡散によりソース領域４４とドレイン領域
４５が互いに分離して形成されている。上記ソース領域
４４とドレイン領域４５は、不純物′ａ度が比較的高く
されたｎ＋領域４Ｇ、４７それぞれと、不純物ＩＩｒＦ
ｉが比較的低くされたｎ−領域４８．４９それぞれとか
ら構成されている。
そして不純物濃度が低くされたｎ−領ｔｊ１４ｇ、４９
はそれぞれ、上記ソース領域４４とドレイン領域４５と
の間に形成されるチャネル領１９５０と接するように配
置されている。また、このチャネル領域５０上には、シ
リコンの熱酸化などの方法で得られる（虹めて薄い膜厚
のゲート絶縁ｌｌ＊５１が設けられている。
はそれぞれ、上記ソース領域４４とドレイン領域４５と
の間に形成されるチャネル領１９５０と接するように配
置されている。また、このチャネル領域５０上には、シ
リコンの熱酸化などの方法で得られる（虹めて薄い膜厚
のゲート絶縁ｌｌ＊５１が設けられている。
ざらにこのゲート絶縁膜５１上には、不純物を含み低抵
抗化された多結晶シリコンなどにより構成されたゲート
電極用導体５２がｊＱけられている。そして上記ゲート
絶縁１１（９５１とゲート電極用導体５２とで積層ｖｔ
造のゲート電極５３が構成されている。またフィールド
絶縁膜４２下部の基板４１にはｐ型不純物を含む反転防
止層５４が形成されている。なお、このトランジスタで
は図示するように、チャネル領１ｉｉＩ５０上において
ソース、ドレイン領域４５．４６の配列方向での上記グ
ー１〜電糧５３の長さく図面中のＱ）が一様にされてい
る。
抗化された多結晶シリコンなどにより構成されたゲート
電極用導体５２がｊＱけられている。そして上記ゲート
絶縁１１（９５１とゲート電極用導体５２とで積層ｖｔ
造のゲート電極５３が構成されている。またフィールド
絶縁膜４２下部の基板４１にはｐ型不純物を含む反転防
止層５４が形成されている。なお、このトランジスタで
は図示するように、チャネル領１ｉｉＩ５０上において
ソース、ドレイン領域４５．４６の配列方向での上記グ
ー１〜電糧５３の長さく図面中のＱ）が一様にされてい
る。
このようなＬＤ［）４１造のＭＯ３ｌｔ−ランジスタで
は、ドレイン領１ｊ１４５においてゲート電極５３の近
傍に不純物Ｑ度が比較的低くされたｎ−領域４９を設け
、不純物ｉ１１度が比較的高くされたｎ”１％ｔ１４７
をゲート電極５３から遠ざけることにより、前記のよう
な電界の集中を抑制するようにしている。
は、ドレイン領１ｊ１４５においてゲート電極５３の近
傍に不純物Ｑ度が比較的低くされたｎ−領域４９を設け
、不純物ｉ１１度が比較的高くされたｎ”１％ｔ１４７
をゲート電極５３から遠ざけることにより、前記のよう
な電界の集中を抑制するようにしている。
ところが、このような対策を図ったトランジスタの場合
でも、さらに実効チ１７ネル艮が縮小化されると信頼性
の低下は避けられない。
でも、さらに実効チ１７ネル艮が縮小化されると信頼性
の低下は避けられない。
（発明が解決しようとする問題点）
上記のようにショー１−チャネルの対策が図られたもの
でも、従来では実効チャネル長がより縮小化されること
により信頼性が低下するという問題がある。
でも、従来では実効チャネル長がより縮小化されること
により信頼性が低下するという問題がある。
この発明は上記のような事情を考慮してなされたもので
、その目的は、さらに実効チャネル長が縮小化されても
信頼性を充分に高く保つことができるＭＯＳ型半導体装
置を提供することにある。
、その目的は、さらに実効チャネル長が縮小化されても
信頼性を充分に高く保つことができるＭＯＳ型半導体装
置を提供することにある。
［発明の構成］
（問題点を解決するための手段）
この発明のＭＯＳ型半導体装置では、半導体基板と、上
記半導体基板内に設けられ、素子分離領域により他の領
域と分離された素子領域と、上記素子領域内で互いに分
離して設けられた一対の不純物拡ａ領域をソース、ドレ
イン領域とし、かつこの素子領域上に設けられたゲート
絶縁層及びゲート用導電体層の８１層構造からなるゲー
ト電泳を有するＭＯＳ型トランジスタとを具備し、上記
ソース、ドレイン拡散領域間のチャネル領域の中央部付
近での上記ゲートＮ極のソース、ドレイン領域の配列方
向での長さを、上記素子分１ｍ ｆＷ Ｌｉ１ｉとの境
界部付近での長さよりも短くしている。
記半導体基板内に設けられ、素子分離領域により他の領
域と分離された素子領域と、上記素子領域内で互いに分
離して設けられた一対の不純物拡ａ領域をソース、ドレ
イン領域とし、かつこの素子領域上に設けられたゲート
絶縁層及びゲート用導電体層の８１層構造からなるゲー
ト電泳を有するＭＯＳ型トランジスタとを具備し、上記
ソース、ドレイン拡散領域間のチャネル領域の中央部付
近での上記ゲートＮ極のソース、ドレイン領域の配列方
向での長さを、上記素子分１ｍ ｆＷ Ｌｉ１ｉとの境
界部付近での長さよりも短くしている。
（作用）
この発明のＭＯＳ型半導体装置では、ゲート電流が多く
発生し、従って、電界の集中が最も起こり易い素子分離
領域との境界部付近のゲート電極の長さを長くしてこの
部分の電界の集中を抑制し、信頼性を向上させている。
発生し、従って、電界の集中が最も起こり易い素子分離
領域との境界部付近のゲート電極の長さを長くしてこの
部分の電界の集中を抑制し、信頼性を向上させている。
また、チャネル領域の中央部付近では、ゲート電極の長
さを短くすることにより実効チャネル長の短縮化を図っ
ている。
さを短くすることにより実効チャネル長の短縮化を図っ
ている。
（実施例）
以下、図面を参照してこの発明の詳細な説明する。
第１図はこの発明に係るＭＯＳ型半導体装置の一実施例
の構成を示す図であり、第１図（ａ）はそのパターン平
面図、第１図（ｂ）は同図（ａ）のＣ−Ｄ線に添った断
面図、第１図（Ｃ）は同図＜ａ）のＥ−Ｆ線に添った断
面図である。図において、１１は例えばｐ型（１００１
で比抵抗が０．３Ω・ｃｍのシリコン半導体基板である
。この基板１１内には、図中において斜線を施した膜厚
が５０００人程度Ｏ７ィールド絶縁膜１２により分離さ
れた素子領域１３が形成されている。この素子領域１３
内の基板表面上にはｎ型不純物の拡散によりソース領域
１４とドレイン領域１５が互いに分離して形成されてい
る。上記ソース領［１４とドレイン領域１５は、不純物
濃度が比較的高い、例えば約１．６×１０２０ ｃｒｒ
ｖ３のｎ”１Ｎｊｄ１６．１７それぞれと、不純物濃度
が比較的低い、例えば約２Ｘ１０１８Ｃｍ”のｎ ’領
域１８．１９それぞれとから構成されている。
の構成を示す図であり、第１図（ａ）はそのパターン平
面図、第１図（ｂ）は同図（ａ）のＣ−Ｄ線に添った断
面図、第１図（Ｃ）は同図＜ａ）のＥ−Ｆ線に添った断
面図である。図において、１１は例えばｐ型（１００１
で比抵抗が０．３Ω・ｃｍのシリコン半導体基板である
。この基板１１内には、図中において斜線を施した膜厚
が５０００人程度Ｏ７ィールド絶縁膜１２により分離さ
れた素子領域１３が形成されている。この素子領域１３
内の基板表面上にはｎ型不純物の拡散によりソース領域
１４とドレイン領域１５が互いに分離して形成されてい
る。上記ソース領［１４とドレイン領域１５は、不純物
濃度が比較的高い、例えば約１．６×１０２０ ｃｒｒ
ｖ３のｎ”１Ｎｊｄ１６．１７それぞれと、不純物濃度
が比較的低い、例えば約２Ｘ１０１８Ｃｍ”のｎ ’領
域１８．１９それぞれとから構成されている。
そして不純物濃度が低くされたｎ−領域１８．１９はそ
れぞれ、上記ソース領域１４とドレインｆＡ［１５との
間に形成されるチャネル領域２０と接するように配置さ
れている。また、このチャネル領ｂ１２０上には、シリ
コンの熱酸化などの方法で得られる極めて簿い膜厚、例
えば約２００人のゲート絶縁膜２１が設けられている。
れぞれ、上記ソース領域１４とドレインｆＡ［１５との
間に形成されるチャネル領域２０と接するように配置さ
れている。また、このチャネル領ｂ１２０上には、シリ
コンの熱酸化などの方法で得られる極めて簿い膜厚、例
えば約２００人のゲート絶縁膜２１が設けられている。
さらにこのゲート絶縁膜２１上には、不純物を含み低抵
抗化された膜厚が４０００人程度０多結晶シリコンによ
り構成されたゲート電極用導体２２が設けられている。
抗化された膜厚が４０００人程度０多結晶シリコンによ
り構成されたゲート電極用導体２２が設けられている。
そして上記ゲート絶縁ｌ！２１とゲート電極用導体２２
とで８！１層（関造のゲート電極２３が構成されている
。また、フィールド絶縁１１１１２下部の基板１１には
、ｎ型不純物としてＢ＋（ホウ素イオン）がｌ Ｘ１０
１ ’ Ｃｍ”程度拡散された反転防止層２４が形成さ
れている。
とで８！１層（関造のゲート電極２３が構成されている
。また、フィールド絶縁１１１１２下部の基板１１には
、ｎ型不純物としてＢ＋（ホウ素イオン）がｌ Ｘ１０
１ ’ Ｃｍ”程度拡散された反転防止層２４が形成さ
れている。
さらに、この実施例装置では従来装置と異なり、チャネ
ル領域２０上において、ソース、ドレイン領＋１ｉ１１
４と１５の配列方向での上記ゲート電極２３の良さが、
チャネル領域２０の中央部付近の方がフィールド絶縁１
ｉ１２との境界部よりも短くなるように、ゲート電極２
３が中央部付近で四角状に除去されたような形状にされ
ている。
ル領域２０上において、ソース、ドレイン領＋１ｉ１１
４と１５の配列方向での上記ゲート電極２３の良さが、
チャネル領域２０の中央部付近の方がフィールド絶縁１
ｉ１２との境界部よりも短くなるように、ゲート電極２
３が中央部付近で四角状に除去されたような形状にされ
ている。
ゲート電極２３をこのような形状とすることにより、ゲ
ートＭ流が多く発生し、電界の集中が最も起こり易いチ
ャネル領域２０のフィールド絶縁膜１２との境界部付近
の長さが長くなるので、この部分における電界の集中が
抑ありされる。これにより信頼性の向上が達成される。
ートＭ流が多く発生し、電界の集中が最も起こり易いチ
ャネル領域２０のフィールド絶縁膜１２との境界部付近
の長さが長くなるので、この部分における電界の集中が
抑ありされる。これにより信頼性の向上が達成される。
また、チャネル領域２０の中央部付近では、ゲート′Ｆ
ｉ極２３の長さが短くされているので、これにより実効
チャネル長の短縮化が達成される。このため、この実施
例装置では実効チャネル艮がより縮小化されても信頼性
を充分に高く保つことができる。
ｉ極２３の長さが短くされているので、これにより実効
チャネル長の短縮化が達成される。このため、この実施
例装置では実効チャネル艮がより縮小化されても信頼性
を充分に高く保つことができる。
第２図はこの発明に係るＭＯＳ型半導体装置の他の実施
例の構成を示す図であり、第２図（ａ）はそのパターン
平面図、第２図（ｂ）は同図（ａ＞のＧ−ト１線に添っ
た断面図である。なお、第１図と対応する箇所には同じ
符号を付して説明を行なう。
例の構成を示す図であり、第２図（ａ）はそのパターン
平面図、第２図（ｂ）は同図（ａ＞のＧ−ト１線に添っ
た断面図である。なお、第１図と対応する箇所には同じ
符号を付して説明を行なう。
図において、１１はｐ型（１００）で比抵抗が０．３Ω
・ｃｍのシリコン半導体基板、１２は膜厚が５０００人
程度Ｏ７ィールド絶縁膜、１３はこのフィールド絶縁膜
１２により分離された素子領域、１４はソース領域、１
５はドレイン領域である。そして上記ソース領域１４と
ドレイン領域１５は、約１．６×１０”ｃｍ°３の８１
度のｎ＋領域１Ｇ、１７それぞれと、約２ｘｉｏｔ ｓ
ｃｍ”の濃度のｎ−ｌｌ１ｉ！ｉｏ、１９それぞれと
から構成されている。そして上記ｎ−領域１８．１９は
それぞれ、上記ソース領域１４とドレイン領域１５との
間に形成されるチャネル領域２０と接するように配置さ
れている。チャネル領［２０上には、シリコンの熱酸化
などの方法で得られるイ＊めて薄い膜厚の、例えば２０
０人程人程ゲート絶縁膜２１が、さらにこのゲート絶縁
膜２１上には、低抵抗化された膜厚が約４０００人の多
結晶シリコンで構成されたゲート電極用導体２２が設け
られている。そして上記ゲート絶縁膜２１とゲート電極
用導体２２とで積層構造のゲート電極２３が構成されて
いる。また、フィールド絶縁１１！１２下部の基板１１
には、ｎ型不純物としてＢ１が１ｘ１０１ ’ ｃｍ’
程度拡散された反転防止層２４が形成されている。また
、上記ゲート電極２３の側壁にはＣＶＯ＜化学的気相成
長法）より形成されたシリコン絶縁１１２５が付着され
ている。
・ｃｍのシリコン半導体基板、１２は膜厚が５０００人
程度Ｏ７ィールド絶縁膜、１３はこのフィールド絶縁膜
１２により分離された素子領域、１４はソース領域、１
５はドレイン領域である。そして上記ソース領域１４と
ドレイン領域１５は、約１．６×１０”ｃｍ°３の８１
度のｎ＋領域１Ｇ、１７それぞれと、約２ｘｉｏｔ ｓ
ｃｍ”の濃度のｎ−ｌｌ１ｉ！ｉｏ、１９それぞれと
から構成されている。そして上記ｎ−領域１８．１９は
それぞれ、上記ソース領域１４とドレイン領域１５との
間に形成されるチャネル領域２０と接するように配置さ
れている。チャネル領［２０上には、シリコンの熱酸化
などの方法で得られるイ＊めて薄い膜厚の、例えば２０
０人程人程ゲート絶縁膜２１が、さらにこのゲート絶縁
膜２１上には、低抵抗化された膜厚が約４０００人の多
結晶シリコンで構成されたゲート電極用導体２２が設け
られている。そして上記ゲート絶縁膜２１とゲート電極
用導体２２とで積層構造のゲート電極２３が構成されて
いる。また、フィールド絶縁１１！１２下部の基板１１
には、ｎ型不純物としてＢ１が１ｘ１０１ ’ ｃｍ’
程度拡散された反転防止層２４が形成されている。また
、上記ゲート電極２３の側壁にはＣＶＯ＜化学的気相成
長法）より形成されたシリコン絶縁１１２５が付着され
ている。
また、基板２１上には層間絶縁膜としてのシリコン酸化
ｌ！２６が堆積され、このシリコン酸化Ｉ！！２６には
上記ｎゝ領領域６．１７の表面に通じるコンタクトホー
ル２７．２Ｂが開口されている。そしてこのコンタクト
ホール２７．２８にはアルミニュームからなるソース電
ｌ４ｉ２９とドレイン電極３０が接続される。他方、上
記ゲートＮ極２３についても、チャネル領域２０から離
れた位置において、このゲート電極２３のグー！・電極
用導体２２の表面に通じるコンタクＩ・ホール３１が開
口され、このコンタクトホール３１にはアルミニューム
からなるゲート配線３２が接続される。
ｌ！２６が堆積され、このシリコン酸化Ｉ！！２６には
上記ｎゝ領領域６．１７の表面に通じるコンタクトホー
ル２７．２Ｂが開口されている。そしてこのコンタクト
ホール２７．２８にはアルミニュームからなるソース電
ｌ４ｉ２９とドレイン電極３０が接続される。他方、上
記ゲートＮ極２３についても、チャネル領域２０から離
れた位置において、このゲート電極２３のグー！・電極
用導体２２の表面に通じるコンタクＩ・ホール３１が開
口され、このコンタクトホール３１にはアルミニューム
からなるゲート配線３２が接続される。
さらに、この実施例装置では上記実施例装置とは異なり
、グー［・電極２３はチャネル領Ｒ２０の中央部付近で
最もチャネル領［２０側に食込むように円弧状に除去さ
れた形状にされている。すなわちこの場合、ゲート電ｌ
！２３のドレイン領域１５側の一部形状は、チャネル幅
の中心を通る線分３３のドレイン領域１５への延長線上
に中心軸３４を置く半径Ｒが５μｍの円弧となっている
。そしてゲート電極２３のチャネル領１ｉｉ２０の中央
部での長さが２μｍにされている。このため、ゲート電
極２３のフィールド絶縁膜１２との境界部での長さは約
２．１μｍにされている。
、グー［・電極２３はチャネル領Ｒ２０の中央部付近で
最もチャネル領［２０側に食込むように円弧状に除去さ
れた形状にされている。すなわちこの場合、ゲート電ｌ
！２３のドレイン領域１５側の一部形状は、チャネル幅
の中心を通る線分３３のドレイン領域１５への延長線上
に中心軸３４を置く半径Ｒが５μｍの円弧となっている
。そしてゲート電極２３のチャネル領１ｉｉ２０の中央
部での長さが２μｍにされている。このため、ゲート電
極２３のフィールド絶縁膜１２との境界部での長さは約
２．１μｍにされている。
この実施例装置でも、チャネルＩｒ４域２０上において
、ソース、ドレイン領域の配列方向での上記ゲート７４
極２３の長さが、チャネル領域２０の中央部付近の方が
フィールド絶縁ｌｌ１１２どの境界部よりも短くなるよ
うにされている。このため、上記と同様の理由により、
信頼性の向上と、実効チャネル長の短縮化とが達成され
る。このため、この実施例装置でも実効チャネル長がよ
り縮小化されても信頼性を充分に高く保つことができる
。
、ソース、ドレイン領域の配列方向での上記ゲート７４
極２３の長さが、チャネル領域２０の中央部付近の方が
フィールド絶縁ｌｌ１１２どの境界部よりも短くなるよ
うにされている。このため、上記と同様の理由により、
信頼性の向上と、実効チャネル長の短縮化とが達成され
る。このため、この実施例装置でも実効チャネル長がよ
り縮小化されても信頼性を充分に高く保つことができる
。
また、この実施例装置の場合、上記ソース、ドレイン領
［１４，１５は次のような方法により形成されている。
［１４，１５は次のような方法により形成されている。
すなわち、ゲート電極２３を形成し、その側壁に前記シ
リコン絶縁１Ｉ２５を付着させる前に、ゲート電極２３
とフィールド絶Ｒ１１１２を拡散のマスクして使用して
ｎ型不純物の拡散を行なう。次にゲート電極２３の側壁
にシリコン絶ｎ躾２５を付着させ、再びｎ型不純物の拡
散を行なう。これにより２回のｎ型不純物の拡散が行わ
れた領域は前記ｎ”１ｉｔＪ１．１６．１７となり、１
回の拡散のみが行われた領域は前記ｎ−領域１８．１９
となる。なお、このときの各領域の拡散深さは約０．３
μｍである。
リコン絶縁１Ｉ２５を付着させる前に、ゲート電極２３
とフィールド絶Ｒ１１１２を拡散のマスクして使用して
ｎ型不純物の拡散を行なう。次にゲート電極２３の側壁
にシリコン絶ｎ躾２５を付着させ、再びｎ型不純物の拡
散を行なう。これにより２回のｎ型不純物の拡散が行わ
れた領域は前記ｎ”１ｉｔＪ１．１６．１７となり、１
回の拡散のみが行われた領域は前記ｎ−領域１８．１９
となる。なお、このときの各領域の拡散深さは約０．３
μｍである。
また前記第１図もしくｔま上記第２図の実施例装置にお
けるゲート電極２３の形状は、ＰＥＰ（写真蝕刻技術）
用のマスクパターンを変更するのみで実現することがで
き、従来装置と比較して製造工程はほとんど変わらない
。
けるゲート電極２３の形状は、ＰＥＰ（写真蝕刻技術）
用のマスクパターンを変更するのみで実現することがで
き、従来装置と比較して製造工程はほとんど変わらない
。
第３図ないし第５図はそれぞれ、上記第２図の実施例に
よるＭＯＳ型半導体装茸８従来装置の各種Ｎ気的特性を
対比して示す特性図である。なお、従来装置ではゲート
電極のチャネルｍ域上での長さが一様に２μｍにされて
いるものとする。
よるＭＯＳ型半導体装茸８従来装置の各種Ｎ気的特性を
対比して示す特性図である。なお、従来装置ではゲート
電極のチャネルｍ域上での長さが一様に２μｍにされて
いるものとする。
第３図は横軸にＭＯＳ型トランジスタのドレイン電圧Ｖ
Ｃ）（Ｖ）を、縦軸にはドレイン電圧流ＩＤ（ｍＡ）を
それぞれとったものであり、ゲート電圧ＶＧを１（Ｖ）
ステップで変化させた場合のドレイン特性を示す。図に
おいて実線がこの発明のものであり、破線が従来装置の
ものである。図から明らかにようにドレイン特性にはほ
とんど差は生じない。
Ｃ）（Ｖ）を、縦軸にはドレイン電圧流ＩＤ（ｍＡ）を
それぞれとったものであり、ゲート電圧ＶＧを１（Ｖ）
ステップで変化させた場合のドレイン特性を示す。図に
おいて実線がこの発明のものであり、破線が従来装置の
ものである。図から明らかにようにドレイン特性にはほ
とんど差は生じない。
第４図は横軸にＭＯＳ型トランジスタのゲート電圧ＶＧ
（Ｖ）を、縦軸には基板に流れ込む基板型１１ｓＵＢ
（Ａ）をそれぞれとったものであり。
（Ｖ）を、縦軸には基板に流れ込む基板型１１ｓＵＢ
（Ａ）をそれぞれとったものであり。
ドレイン電圧ＶＤ （Ｖ）を種々に変化させた場合の基
板電流特性を示す。第３図の場合と同様に実線がこの発
明のものであり、破線が従来装置のものである。図から
明らかにようにこの発明の実施例装置の方かＶＧの全電
圧範囲に渡って基板？ｔｆ流の発生が少ないことがわか
る。特に、ＶＧの値が大ぎいときには顕著である。基板
電流が少なければゲート電流もこれに比例して少なくな
るので、基板電流はホットエレクトロンの注入面の尺度
となる。
板電流特性を示す。第３図の場合と同様に実線がこの発
明のものであり、破線が従来装置のものである。図から
明らかにようにこの発明の実施例装置の方かＶＧの全電
圧範囲に渡って基板？ｔｆ流の発生が少ないことがわか
る。特に、ＶＧの値が大ぎいときには顕著である。基板
電流が少なければゲート電流もこれに比例して少なくな
るので、基板電流はホットエレクトロンの注入面の尺度
となる。
第５図はストレス環境下における信頼性特性を示す。す
なわち横軸にはストレス時間（Ｓｅｃ）を、縦軸には初
期ドレイン電流値ＩＤ（１７！準にしたドレイン電流の
減少分−ΔｒＤの変化率（％）をそれぞれとったもので
ある。この場合にも実線がこの発明のものであり、破線
が従来装置のものである。図から明らかにように、ドレ
イン電流の対時間変化率は第４図の基板電流の減少に伴
って低下しているとかわかる。
なわち横軸にはストレス時間（Ｓｅｃ）を、縦軸には初
期ドレイン電流値ＩＤ（１７！準にしたドレイン電流の
減少分−ΔｒＤの変化率（％）をそれぞれとったもので
ある。この場合にも実線がこの発明のものであり、破線
が従来装置のものである。図から明らかにように、ドレ
イン電流の対時間変化率は第４図の基板電流の減少に伴
って低下しているとかわかる。
このようにこの発明のｅ：ｉｔによれば、ゲート電極２
３の形状を一部変更することにより、基板電流、ドレイ
ン電流の対時間変化、′＄などの電気的特性が大幅に向
上する。さらに、ドレイン領域のｎ−領域の幅、不純物
濃度やゲート電極のチャネル中央部での長さの最適化を
図れば、上記とは逆に、信頼性特性を従来装置と同程度
に保ちつつ、ドレイン特性に代表される電流駆動能力の
向上が図られたＭＯ３型トランジスタを得ることも可能
である。
３の形状を一部変更することにより、基板電流、ドレイ
ン電流の対時間変化、′＄などの電気的特性が大幅に向
上する。さらに、ドレイン領域のｎ−領域の幅、不純物
濃度やゲート電極のチャネル中央部での長さの最適化を
図れば、上記とは逆に、信頼性特性を従来装置と同程度
に保ちつつ、ドレイン特性に代表される電流駆動能力の
向上が図られたＭＯ３型トランジスタを得ることも可能
である。
さらにはこのような最適化を図ることによって、素子の
占有面積を減少させることもできる。
占有面積を減少させることもできる。
［発明の効果］
以上説明したようにこの発明によれば、実効。
チャネル長が縮小化されても信頼性を充分に高く保つこ
とができるＭＯＳ型半導体装置を提供することができる
。
とができるＭＯＳ型半導体装置を提供することができる
。
第１図はこの発明の一部ｍ例の構成を示すものであり、
第１図（ａ）はパターン平面図、第１図（ｂ）及び第１
図（Ｃ）はそれぞれ断面図、第２図はこの発明の他の実
施例の構成を示すものであり、第２図（ａ＞はパターン
平面図、第２図（ｂ）は断面図、第３図ないし第５図は
それぞれ特性口、第６図は従来装置のパターン平面図及
び断面図である。 １１・・・ｐ型のシリコン基板、１２・・・フィールド
絶縁膜、１３・・・素子領域、１４・・・ソース領域、
１５・・・ドレイン電流域、１６．１７−ｎ ” ｍｌ
、１８．１９−ｎ−領域、２０・・・チャネル領域、２
１・・・ゲート絶縁膜、２２・・・ゲートＭ極用導体、
２３・・・ゲート電極。 出願人代理人 弁理士 鈴江武彦 （ａ） （ｂ） 第６図
第１図（ａ）はパターン平面図、第１図（ｂ）及び第１
図（Ｃ）はそれぞれ断面図、第２図はこの発明の他の実
施例の構成を示すものであり、第２図（ａ＞はパターン
平面図、第２図（ｂ）は断面図、第３図ないし第５図は
それぞれ特性口、第６図は従来装置のパターン平面図及
び断面図である。 １１・・・ｐ型のシリコン基板、１２・・・フィールド
絶縁膜、１３・・・素子領域、１４・・・ソース領域、
１５・・・ドレイン電流域、１６．１７−ｎ ” ｍｌ
、１８．１９−ｎ−領域、２０・・・チャネル領域、２
１・・・ゲート絶縁膜、２２・・・ゲートＭ極用導体、
２３・・・ゲート電極。 出願人代理人 弁理士 鈴江武彦 （ａ） （ｂ） 第６図
Claims (2)
- （１）半導体基板と、 上記半導体基板内に設けられ、素子分離領域により他の
領域と分離された素子領域と、 上記素子領域内で互いに分離して設けられた一対の不純
物拡散領域をソース、ドレイン領域とし、かつこの素子
領域上に設けられたゲート絶縁層及びゲート用導電体層
の積層構造からなるゲート電極を有するＭＯＳ型トラン
ジスタとを具備し、上記ソース、ドレイン領域間のチャ
ネル領域の中央部付近での上記ゲート電極のソース、ド
レイン領域の配列方向での長さを、上記素子分離領域と
の境界部付近での長さよりも短くしたことを特徴とする
ＭＯＳ型半導体装置。 - （２）前記ＭＯＳ型トランジスタの少なくともドレイン
領域が、不純物濃度が比較的高くされた不純物拡散領域
と、不純物濃度が比較的低くされた不純物拡散領域とか
ら構成され、不純物濃度が比較的低くされた不純物拡散
領域が前記チャネル領域に接して形成されている特許請
求の範囲第１項に記載のＭＯＳ型半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61042940A JPS62200767A (ja) | 1986-02-28 | 1986-02-28 | Ｍｏｓ型半導体装置 |
| EP87301674A EP0239250A3 (en) | 1986-02-28 | 1987-02-25 | Short channel mos transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61042940A JPS62200767A (ja) | 1986-02-28 | 1986-02-28 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62200767A true JPS62200767A (ja) | 1987-09-04 |
Family
ID=12650008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61042940A Pending JPS62200767A (ja) | 1986-02-28 | 1986-02-28 | Ｍｏｓ型半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0239250A3 (ja) |
| JP (1) | JPS62200767A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0318063A (ja) * | 1989-06-14 | 1991-01-25 | Fujitsu Ltd | 半導体装置 |
| JP2009253144A (ja) * | 2008-04-09 | 2009-10-29 | Toshiba Corp | 半導体装置およびその製造方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2617642A1 (fr) * | 1987-06-30 | 1989-01-06 | Thomson Semiconducteurs | Transistor a effet de champ |
| US5247197A (en) * | 1987-11-05 | 1993-09-21 | Fujitsu Limited | Dynamic random access memory device having improved contact hole structures |
| JPH0294477A (ja) * | 1988-09-30 | 1990-04-05 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH088306B2 (ja) * | 1990-03-07 | 1996-01-29 | 株式会社東芝 | 半導体装置 |
| JPH07115190A (ja) * | 1992-11-30 | 1995-05-02 | Texas Instr Inc <Ti> | ゲート画定トランジスタ |
| US5675165A (en) * | 1994-08-02 | 1997-10-07 | Lien; Chuen-Der | Stable SRAM cell using low backgate biased threshold voltage select transistors |
| KR100233558B1 (ko) * | 1996-06-29 | 1999-12-01 | 김영환 | 반도체 소자의 제조방법 |
| DE102004048238B4 (de) * | 2004-10-04 | 2013-11-14 | Qimonda Ag | Feldeffekttransistor mit geknicktem oder gebogenem Gatebereich in einer Fuselatch-Schaltung |
Citations (2)
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|---|---|---|---|---|
| JPS5278379A (en) * | 1975-12-25 | 1977-07-01 | Nec Corp | Field effect type semiconductor device |
| JPS56118349A (en) * | 1980-02-22 | 1981-09-17 | Fujitsu Ltd | Semiconductor device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5827363A (ja) * | 1981-08-10 | 1983-02-18 | Fujitsu Ltd | 電界効果トランジスタの製造法 |
| JPS60119782A (ja) * | 1983-12-01 | 1985-06-27 | Nec Corp | 半導体装置 |
| JPS60246665A (ja) * | 1984-05-22 | 1985-12-06 | Nec Corp | 入力保護装置 |
-
1986
- 1986-02-28 JP JP61042940A patent/JPS62200767A/ja active Pending
-
1987
- 1987-02-25 EP EP87301674A patent/EP0239250A3/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5278379A (en) * | 1975-12-25 | 1977-07-01 | Nec Corp | Field effect type semiconductor device |
| JPS56118349A (en) * | 1980-02-22 | 1981-09-17 | Fujitsu Ltd | Semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0318063A (ja) * | 1989-06-14 | 1991-01-25 | Fujitsu Ltd | 半導体装置 |
| JP2009253144A (ja) * | 2008-04-09 | 2009-10-29 | Toshiba Corp | 半導体装置およびその製造方法 |
| US8390076B2 (en) | 2008-04-09 | 2013-03-05 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0239250A3 (en) | 1988-07-27 |
| EP0239250A2 (en) | 1987-09-30 |
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