JP2009267027A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】寄生トランジスタによる異常リークの発生を抑制し、正常な電気特性を得ることが可能な半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、ボロンイオンが導入されたシリコン基板にＬＯＣＯＳ酸化膜２を形成し、この酸化膜２の内側に位置するアクティブ領域１ａにおけるチャネル形成領域を含む端部にボロンイオンを注入することにより、アクティブ領域１ａにおける前記端部にＰ型不純物拡散層３を形成し、シリコン基板のアクティブ領域１ａ上にゲート絶縁膜を形成し、Ｐ型不純物拡散層３及びアクティブ領域１ａの上にゲート絶縁膜を介してゲート電極６を形成し、ＬＯＣＯＳ酸化膜２及びゲート電極６をマスクとして不純物をイオン注入することにより、アクティブ領域にソース・ドレイン領域の拡散層７を形成することを特徴とする。
【選択図】 図１

Description

本発明は、寄生トランジスタによる異常リークの発生を抑制できる半導体装置及びその製造方法に関する。

ＬＯＣＯＳ酸化膜又はＳＴＩによって素子分離されたアクティブ領域の端部のゲート電極には寄生トランジスタが形成されることがある。これは、アクティブ領域に注入されているボロンイオンが、ＬＯＣＯＳ酸化又はＳＴＩ形成によってＬＯＣＯＳ酸化膜等に吸い込まれ、その結果、アクティブ領域の端部のゲート電極下のボロンイオン濃度が低下することが原因である（例えば特許文献１参照）。この原因による寄生トランジスタが形成される従来の半導体装置には、Ｐ型シリコン基板やＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に形成されたＬＯＣＯＳ分離タイプ又はＳＴＩ分離タイプのＮＭＯＳトランジスタがある。

特許第３１８４３４８号公報（段落００１６〜００１８）

上述したように従来の半導体装置では、アクティブ領域の端部に存在するボロンイオンが熱酸化によってＬＯＣＯＳ酸化膜等に吸い込まれ、不純物再分布により、アクティブ領域の端部におけるゲート電極下のチャネル領域のボロン濃度が異常に低下することがある。その結果、アクティブ領域の端部で寄生ＭＯＳトランジスタが形成され、その寄生ＭＯＳトランジスタの閾値電圧がアクティブ領域のトランジスタの閾値電圧よりも低下し、アクティブ領域のトランジスタのオフ領域において寄生ＭＯＳトランジスタがオンしてしまうことがある。このことが原因となり、トランジスタのオフ領域で、ソース・ドレイン間において異常リークが発生することがある。

本発明は上記のような事情を考慮してなされたものであり、その目的は、寄生トランジスタによる異常リークの発生を抑制し、正常な電気特性を得ることが可能な半導体装置及びその製造方法を提供することにある。

上記課題を解決するため、本発明に係る半導体装置の製造方法は、ボロンイオンが導入された半導体基板に素子分離膜を形成する工程と、
前記素子分離膜の内側に位置するアクティブ領域におけるチャネル形成領域を含む端部にボロンイオンを注入することにより、前記アクティブ領域における前記端部にＰ型不純物領域を形成する工程と、
前記半導体基板の前記アクティブ領域上にゲート絶縁膜を形成する工程と、
前記Ｐ型不純物領域及び前記アクティブ領域の上に前記ゲート絶縁膜を介してゲート電極を形成する工程と、
前記素子分離膜及び前記ゲート電極をマスクとして不純物をイオン注入することにより、前記アクティブ領域にソース・ドレイン領域の拡散層を形成する工程と、
を具備することを特徴とする。

上記半導体装置の製造方法によれば、アクティブ領域におけるチャネル形成領域を含む端部にボロンイオンを注入することにより、前記アクティブ領域における前記端部にＰ型不純物領域を形成している。それにより、素子分離膜を形成する熱酸化によってボロン濃度が低下したアクティブ領域の端部のボロン濃度を、素子分離膜を形成する前の濃度まで高めることができる。従って、アクティブ領域の端部で発生する素子分離膜へのボロン吸い込みによるボロン濃度低下を抑制することが可能となる。その結果、アクティブ領域の端部で閾値電圧の低下した寄生ＭＯＳトランジスタが形成され、この寄生ＭＯＳトランジスタがオンしてしまうことに起因するトランジスタのオフ領域でのソース・ドレイン間の異常リークの発生を抑制することができる。

また、本発明に係る半導体装置の製造方法において、前記アクティブ領域の平面形状が長方形の角部を切り欠いた形状であることも可能である。これにより、Ｐ型不純物領域の面積を縮小することができる。このため、実効チャネル部へのボロンイオンの拡散を抑制することができ、その結果、アクティブ領域のトランジスタの閾値電圧の増加や実効チャネル幅の減少を抑制することができる。

また、本発明に係る半導体装置の製造方法において、前記Ｐ型不純物領域は前記ゲート電極によって完全に覆われていることも可能である。これにより、ソースとドレイン間の電流経路を制限することができ、実効チャネル幅Ｗをほぼ確定させることができる。

また、本発明に係る半導体装置の製造方法において、前記アクティブ領域の平面形状が長方形であり、前記Ｐ型不純物領域は前記アクティブ領域の角部より内側に形成されていることも可能である。これにより、Ｐ型不純物領域の面積を縮小することができる。このため、実効チャネル部へのボロンイオンの拡散を抑制することができ、その結果、アクティブ領域のトランジスタの閾値電圧の増加や実効チャネル幅の減少を抑制することができる。

また、本発明に係る半導体装置の製造方法において、前記半導体基板がＳＯＩ型半導体基板であることも可能である。
また、本発明に係る半導体装置の製造方法において、前記素子分離膜はＬＯＣＯＳ酸化膜又はＳＴＩであることも可能である。

本発明に係る半導体装置は、ボロンイオンが導入された半導体基板に形成された素子分離膜と、
前記素子分離膜の内側に形成されたアクティブ領域と、
前記アクティブ領域におけるチャネル形成領域を含む端部にボロンイオンを注入することにより形成されたＰ型不純物領域と、
前記半導体基板の前記アクティブ領域上に形成されたゲート絶縁膜と、
前記Ｐ型不純物領域及び前記アクティブ領域の上に前記ゲート絶縁膜を介して形成されたゲート電極と、
前記アクティブ領域に形成されたソース・ドレイン領域の拡散層と、
を具備することを特徴とする。

以下、図面を参照して本発明の実施形態について説明する。
図１（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を説明する為の平面図である。図２（ａ）〜（ｄ）それぞれは図１（ａ）〜（ｄ）に示すＡ−Ａ'部の断面図である。

まず、図１（ａ）及び図２（ａ）に示すように、シリコン基板１にボロンイオンを注入することにより、シリコン基板１にＰ型ウェル領域１１を形成する。その後、シリコン基板１にＬＯＣＯＳ法により素子分離膜としてのＬＯＣＯＳ酸化膜２を形成する。それにより、シリコン基板１にはＬＯＣＯＳ酸化膜２の内側に位置するアクティブ領域１ａが形成される。ここで、ＬＯＣＯＳ酸化膜２を形成するためにシリコン基板１を熱酸化した際に、この熱酸化によってアクティブ領域１ａの端部に存在するボロンイオンがＬＯＣＯＳ酸化膜２中へ吸い込まれ、その結果、アクティブ領域１ａの端部のボロン濃度が低下する。

その後、図１（ｂ）及び図２（ｂ）に示すように、フォトリソグラフィー法によりシリコン基板１上にアクティブ領域１ａの端部が開口するようにレジストパターン４を形成する。

次いで、レジストパターン４及びＬＯＣＯＳ酸化膜２をマスクとして、シリコン基板１にボロンイオンを注入し、その後、レジストパターン４を剥離する。次いで、シリコン基板１に注入されたボロンイオンを熱処理によって拡散させる。これにより、チャネル形成領域を含むアクティブ領域１ａの端部にはＰ型不純物拡散層３が形成される。つまり、前述したＬＯＣＯＳ酸化膜２を形成する熱酸化によってボロン濃度が低下したアクティブ領域１ａの端部に、図２（ｂ）に示す工程でボロンイオンを注入したため、アクティブ領域１ａの端部のボロン濃度を、ＬＯＣＯＳ酸化膜２を形成する前の濃度まで高めることができる。なお、Ｐ型不純物拡散層３のボロン濃度は、ＬＯＣＯＳ酸化膜２を形成する前の濃度以上であれば良い。

次いで、図１（ｃ）及び図２（ｃ）に示すように、シリコン基板１のアクティブ領域１ａにゲート絶縁膜５となるゲート酸化膜を熱酸化法にて形成する。次いで、ゲート絶縁膜５及びＬＯＣＯＳ酸化膜２の上にＣＶＤ（Chemical Vapor Deposition）法にてポリシリコン膜を成膜し、このポリシリコン膜をフォトリソグラフィー法及びドライエッチング法を用いて加工する。これにより、ゲート絶縁膜５上にはゲート電極６が形成される。

その後、図１（ｄ）及び図２（ｄ）に示すように、ゲート電極６及びＬＯＣＯＳ酸化膜２をマスクとして不純物イオンをイオン注入し、シリコン基板１に熱処理を施す。これにより、図２（ｄ）に示すシリコン基板１にはソース・ドレイン領域の拡散層７が形成される。

以上、本発明の第１の実施形態によれば、図１（ｂ）及び図２（ｂ）に示す工程で、ゲート電極６下のチャネル領域を含むアクティブ領域１ａの端部にボロンイオンを注入することにより、アクティブ領域１ａの端部にＰ型不純物拡散層３を形成している。それにより、ＬＯＣＯＳ酸化膜２を形成する熱酸化によってボロン濃度が低下したアクティブ領域１ａの端部のボロン濃度を、ＬＯＣＯＳ酸化膜２を形成する前の濃度まで高めることができる。従って、アクティブ領域１ａの端部で発生するＬＯＣＯＳ酸化膜２へのボロン吸い込みによるボロン濃度低下を抑制することが可能となる。その結果、アクティブ領域の端部で閾値電圧の低下した寄生ＭＯＳトランジスタが形成され、この寄生ＭＯＳトランジスタがオンしてしまうことに起因するトランジスタのオフ領域でのソース・ドレイン間の異常リークの発生を抑制することができる。

次に、本発明の第２の実施形態に係る半導体装置の製造方法について図３（ａ）〜（ｃ）を参照しつつ説明する。

まず、図３（ａ）に示すように、シリコン基板にボロンイオンを注入することにより、シリコン基板にＰ型ウェル領域を形成する。その後、シリコン基板にＬＯＣＯＳ法により素子分離膜としてのＬＯＣＯＳ酸化膜２ａを形成する。それにより、シリコン基板にはＬＯＣＯＳ酸化膜２ａの内側に位置するアクティブ領域が形成される。この際、ＬＯＣＯＳ酸化膜２ａの内側に位置するアクティブ領域は、図１（ａ）に示すアクティブ領域１ａの４角を切り欠いた形状となるように形成される。その後、フォトリソグラフィー法によりシリコン基板上にアクティブ領域の端部が開口するようにレジストパターン４ａを形成する。

次いで、レジストパターン４ａ及びＬＯＣＯＳ酸化膜２ａをマスクとして、シリコン基板にボロンイオンを注入し、その後、レジストパターン４ａを剥離する。次いで、シリコン基板に注入されたボロンイオンを熱処理によって拡散させる。これにより、チャネル形成領域を含むアクティブ領域の端部にはＰ型不純物拡散層３ａが形成され、このＰ型不純物拡散層３ａは、図１（ｂ）に示すＰ型不純物拡散層３に比べて面積が縮小されている。なお、Ｐ型不純物拡散層３ａのボロン濃度は、ＬＯＣＯＳ酸化膜２を形成する前の濃度以上であれば良い。

次いで、図３（ｂ）に示すように、シリコン基板のアクティブ領域にゲート絶縁膜５ａとなるゲート酸化膜を熱酸化法にて形成する。次いで、ゲート絶縁膜５ａ及びＬＯＣＯＳ酸化膜２ａの上にＣＶＤ法にてポリシリコン膜を成膜し、このポリシリコン膜をフォトリソグラフィー法及びドライエッチング法を用いて加工する。これにより、ゲート絶縁膜５ａ上にはゲート電極６ａが形成される。

その後、図３（ｃ）に示すように、ゲート電極６ａ及びＬＯＣＯＳ酸化膜２ａをマスクとして不純物イオンをイオン注入し、シリコン基板に熱処理を施す。これにより、シリコン基板にはソース・ドレイン領域の拡散層７ａが形成される。

以上、本発明の第２の実施形態においても第１の実施形態と同様の効果を得ることができる。さらに、図３（ａ）に示すアクティブ領域を、図１（ａ）に示すアクティブ領域１ａの４角を切り欠いた形状とし、この形状のアクティブ領域にボロンイオンの追加注入を行っているため、Ｐ型不純物拡散層３ａの面積を縮小することができる。これにより、図１（ｃ）に示すＰ型不純物拡散層３に比べて実効チャネル部へのボロンイオンの拡散を抑制することができる。その結果、アクティブ領域のトランジスタの閾値電圧の増加や実効チャネル幅の減少を抑制することができる。

次に、本発明の第３の実施形態に係る半導体装置の製造方法について図４（ａ）〜（ｃ）を参照しつつ説明する。

まず、図４（ａ）に示すように、シリコン基板にボロンイオンを注入することにより、シリコン基板にＰ型ウェル領域を形成する。その後、シリコン基板にＬＯＣＯＳ法により素子分離膜としてのＬＯＣＯＳ酸化膜２ｂを形成する。それにより、シリコン基板にはＬＯＣＯＳ酸化膜２ｂの内側に位置するアクティブ領域が形成される。この際、ＬＯＣＯＳ酸化膜２ｂの内側に位置するアクティブ領域は、図１（ａ）に示すアクティブ領域の４角を図３（ａ）よりさらに大きく切り欠いた形状となるように形成される。その後、フォトリソグラフィー法によりシリコン基板上にアクティブ領域の端部が開口するようにレジストパターン４ｂを形成する。

次いで、レジストパターン４ｂ及びＬＯＣＯＳ酸化膜２ｂをマスクとして、シリコン基板にボロンイオンを注入し、その後、レジストパターン４ｂを剥離する。次いで、シリコン基板に注入されたボロンイオンを熱処理によって拡散させる。これにより、チャネル形成領域のゲート長Ｌより狭いアクティブ領域の端部にＰ型不純物拡散層３ｂが形成される。Ｐ型不純物拡散層３ｂの長さｌはゲート長Ｌよりも小さく形成される（図４（ｂ）参照）。なお、Ｐ型不純物拡散層３ｂのボロン濃度は、ＬＯＣＯＳ酸化膜２を形成する前の濃度以上であれば良い。

次いで、図４（ｂ）に示すように、シリコン基板のアクティブ領域にゲート絶縁膜５ｂとなるゲート酸化膜を熱酸化法にて形成する。次いで、ゲート絶縁膜５ｂ及びＬＯＣＯＳ酸化膜２ｂの上にＣＶＤ法にてポリシリコン膜を成膜し、このポリシリコン膜をフォトリソグラフィー法及びドライエッチング法を用いて加工する。これにより、ゲート絶縁膜５ｂ上にはゲート電極６ｂが形成される。このとき、ゲート電極６ｂはアクティブ領域の端部のＰ型不純物領域３ｂを覆うように形成される。

その後、図４（ｃ）に示すように、ゲート電極６ｂ及びＬＯＣＯＳ酸化膜２ｂをマスクとして不純物イオンをイオン注入し、シリコン基板に熱処理を施す。これにより、シリコン基板にはソース・ドレイン領域の拡散層７ｂが形成される。

以上、本発明の第３の実施形態においても第２の実施形態と同様の効果を得ることができる。さらに、図４（ａ）に示すアクティブ領域の４角を、図３（ａ）よりさらに大きく切り欠いた形状とし、この形状のアクティブ領域にボロンイオンの追加注入を行い、この追加注入したＰ型不純物拡散層３ｂをゲート電極６ｂの内部に位置させ、Ｐ型不純物拡散層３ｂをゲート電極６ｂによって完全に覆っている。つまりＰ型不純物拡散層３ｂの長さｌをゲート長Ｌよりも小さくしている。それにより、ソースとドレイン間の電流経路を制限することができ、実効チャネル幅Ｗをほぼ確定させることができる。

次に、本発明の第４の実施形態に係る半導体装置の製造について図５（ａ）〜（ｃ）を参照しつつ説明する。

まず、図５（ａ）に示すように、シリコン基板にボロンイオンを注入することにより、シリコン基板にＰ型ウェル領域を形成する。その後、シリコン基板にＬＯＣＯＳ法により素子分離膜としてのＬＯＣＯＳ酸化膜２ｃを形成する。それにより、シリコン基板にはＬＯＣＯＳ酸化膜２ｃの内側に位置するアクティブ領域が形成される。その後、フォトリソグラフィー法によりシリコン基板にアクティブ領域の端部が開口するようにレジストパターン４ｃを形成する。

次いで、レジストパターン４ｃ及びＬＯＣＯＳ酸化膜２ｃをマスクとして、シリコン基板にボロンイオンを注入し、その後、レジストパターン４ｃを剥離する。次いで、シリコン基板に注入されたボロンイオンを熱処理によって拡散させる。これにより、チャネル形成領域を含むアクティブ領域の端部にはＰ型不純物拡散層３ｃが形成され、このＰ型不純物拡散層３ｃは、図１（ｂ）に示すＰ型不純物拡散層３に比べて面積が縮小されている。なお、Ｐ型不純物拡散層３ｃのボロン濃度は、ＬＯＣＯＳ酸化膜２を形成する前の濃度以上であれば良い。

次いで、図５（ｂ）に示すように、シリコン基板１のアクティブ領域にゲート絶縁膜５ｃとなるゲート酸化膜を熱酸化法にて形成する。次いで、ゲート絶縁膜５ｃ及びＬＯＣＯＳ酸化膜２ｃの上にＣＶＤ法にてポリシリコン膜を成膜し、このポリシリコン膜をフォトリソグラフィー法及びドライエッチング法を用いて加工する。これにより、ゲート絶縁膜５ｃ上にはゲート電極６ｃが形成される。このとき、ゲート電極６ｃはアクティブ領域の端部のＰ型不純物拡散層３ｃ上に位置される。

その後、図５（ｃ）に示すように、ゲート電極６ｃ及びＬＯＣＯＳ酸化膜２ｃをマスクとして不純物イオンをイオン注入し、シリコン基板１に熱処理を施す。これにより、シリコン基板１にはソース・ドレイン領域の拡散層７ｃが形成される。

以上、本発明の第４の実施形態においても第１の実施形態と同様の効果を得ることができる。さらに、Ｐ型不純物拡散層３ｃの面積を縮小することにより、図１（ｃ）に示すＰ型不純物拡散層３に比べて実効チャネル部へのボロンイオンの拡散を抑制することができる。その結果、アクティブ領域のトランジスタの閾値電圧の増加や実効チャネル幅の減少を抑制することができる。

次に、本発明の第５の実施形態に係る半導体装置の製造方法について図６を参照しつつ説明する。

図６に示すように、支持基板１０、ＢＯＸ層９及びＳＯＩ層８が順に積層されたＳＯＩ型半導体基板のＳＯＩ層８上にＬＯＣＯＳ酸化膜２ｄ、アクティブ領域の端部のＰ型不純物領域３ｄ、ゲート絶縁膜５ｄ、ゲート電極６ｄ及びソース・ドレイン領域の拡散層を、第１乃至第４の実施形態のいずれかの方法で形成する。

以上、本発明の第５の実施形態においても第１乃至第４の実施形態のいずれかの効果と同様の効果を得ることができる。

また、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、上記第１乃至第５の実施形態では、素子分離領域の形態をＬＯＣＯＳ型分離としているが、素子分離領域の形態をＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）型分離としても良い。

各図は第１の実施形態に係る半導体装置の製造方法を説明する為の平面図。 各図は第１の実施形態に係る半導体装置の製造方法を説明する為の断面図。 各図は第２の実施形態に係る半導体装置の製造方法を説明する為の平面図。 各図は第３の実施形態に係る半導体装置の製造方法を説明する為の平面図。 各図は第４の実施形態に係る半導体装置の製造方法を説明する為の平面図。 第５の実施形態に係る半導体装置の製造方法を説明する為の断面図。

符号の説明

１・・・シリコン基板、２，２ａ，２ｂ，２ｃ，２ｄ・・・ＬＯＣＯＳ酸化膜、３，３ａ，３ｂ，３ｃ，３ｄ・・・Ｐ型不純物拡散層、４，４ａ，４ｂ，４ｃ，４ｄ・・・レジストパターン、５，５ａ，５ｂ，５ｃ，５ｄ・・・ゲート絶縁膜、６，６ａ，６ｂ，６ｃ，６ｄ・・・ゲート電極、７，７ａ，７ｂ，７ｃ，７ｄ・・・ソース・ドレイン領域、８・・・ＳＯＩ層、９・・・ＢＯＸ層、１０・・・支持基板、１１・・・ウェル領域

Claims (7)

1. ボロンイオンが導入された半導体基板に素子分離膜を形成する工程と、
   前記素子分離膜の内側に位置するアクティブ領域におけるチャネル形成領域を含む端部にボロンイオンを注入することにより、前記アクティブ領域における前記端部にＰ型不純物領域を形成する工程と、
   前記半導体基板の前記アクティブ領域上にゲート絶縁膜を形成する工程と、
   前記Ｐ型不純物領域及び前記アクティブ領域の上に前記ゲート絶縁膜を介してゲート電極を形成する工程と、
   前記素子分離膜及び前記ゲート電極をマスクとして不純物をイオン注入することにより、前記アクティブ領域にソース・ドレイン領域の拡散層を形成する工程と、
   を具備することを特徴とする半導体装置の製造方法。
2. 請求項１において、前記アクティブ領域の平面形状が長方形の角部を切り欠いた形状であることを特徴とする半導体装置の製造方法。
3. 請求項１又は２において、前記Ｐ型不純物領域は前記ゲート電極によって完全に覆われていることを特徴とする半導体装置の製造方法。
4. 請求項１において、前記アクティブ領域の平面形状が長方形であり、前記Ｐ型不純物領域は前記アクティブ領域の角部より内側に形成されていることを特徴とした半導体装置の製造方法。
5. 請求項１乃至４のいずれか一項において、前記半導体基板がＳＯＩ型半導体基板であることを特徴とした半導体装置の製造方法。
6. 請求項１乃至５のいずれか一項において、前記素子分離膜はＬＯＣＯＳ酸化膜又はＳＴＩであることを特徴とする半導体装置の製造方法。
7. ボロンイオンが導入された半導体基板に形成された素子分離膜と、
   前記素子分離膜の内側に形成されたアクティブ領域と、
   前記アクティブ領域におけるチャネル形成領域を含む端部にボロンイオンを注入することにより形成されたＰ型不純物領域と、
   前記半導体基板の前記アクティブ領域上に形成されたゲート絶縁膜と、
   前記Ｐ型不純物領域及び前記アクティブ領域の上に前記ゲート絶縁膜を介して形成されたゲート電極と、
   前記アクティブ領域に形成されたソース・ドレイン領域の拡散層と、
   を具備することを特徴とする半導体装置。

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