JPH1084045A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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JPH1084045A
JPH1084045A JP8236302A JP23630296A JPH1084045A JP H1084045 A JPH1084045 A JP H1084045A JP 8236302 A JP8236302 A JP 8236302A JP 23630296 A JP23630296 A JP 23630296A JP H1084045 A JPH1084045 A JP H1084045A
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insulated gate
transistor
channel
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Toru Yamaoka
徹 山岡
Koji Honda
浩嗣 本田
Koji Sakurai
浩司 桜井
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Abstract

(57)【要約】 【課題】 プログラマブル素子の書き込み時に使用する
高耐圧ＣＭＯＳトランジスタが集積された半導体集積回
路装置において、標準トランジスタと高耐圧トランジス
タのチャネルドープ領域が共通であることにより、高耐
圧トランジスタのドレイン耐圧が低下してしまうことを
解決する。 【解決手段】 Ｐウエル領域２と、素子分離のためのシ
リコン酸化膜３とが設けられたＰ型で比抵抗１０〜２０
Ωｃｍの単結晶シリコン基板１上に、絶縁ゲート型電界
効果トランジスタＡ，Ｂの各チャネルドープ領域４ａ，
４ｂを別々に構成し、チャネルドープ領域４ｂの不純物
濃度をチャネルドープ領域４ａの不純物濃度の２〜１０
倍とした。これにより、二種類の絶縁ゲート型電界効果
トランジスタの特性を独立に制御でき、高耐圧ＣＭＯＳ
トランジスタの電気特性のばらつきを抑制し、その専有
面積を縮小することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、論理回路用として
通常の電源電圧下で動作する絶縁ゲート型電界効果トラ
ンジスタたとえばＣＭＯＳトランジスタとプログラマブ
ル素子の書き込み時に使用する高耐圧絶縁ゲート型電界
効果トランジスタたとえば高耐圧ＣＭＯＳトランジスタ
が集積された半導体集積回路装置およびその製造方法に
関する。
【０００２】
【従来の技術】近年、電子機器の使用者によって書き換
えができ、所望の回路を実現することができるゲートア
レイすなわちＦＰＧＡ(Field Programmable Gate Arra
y)が注目されている。ＦＰＧＡに用いられるプログラマ
ブル素子の中でアンチヒューズ素子が有望視されてい
る。アンチヒューズ素子の書き込み電圧ＶppはＶpp／２
が論理回路用の電源電圧よりも高くなるように設定する
必要がある。したがってアンチヒューズ書き込み時には
論理回路用の電源電圧よりもドレイン耐圧が高いいわゆ
る高耐圧トランジスタが必要とされる。
【０００３】以下、図３（ａ）〜（ｄ）を用いて従来の
半導体集積回路装置の一例をその製造方法に基づいて説
明する。
【０００４】図３は、ＦＰＧＡに用いられる素子のう
ち、論理回路を構成する標準的なＮチャネル型ＭＯＳト
ランジスタ（以下Ｎチャネル標準トランジスタまたは単
に標準トランジスタと記す）とアンチヒューズ書き込み
時に使用されるＮチャネル型高耐圧ＭＯＳトランジスタ
（以下Ｎチャネル高耐圧トランジスタまたは単に高耐圧
トランジスタと記す）の工程途中の素子の断面構造を示
したものである。
【０００５】図３（ａ）は、Ｎチャネル標準トランジス
タとＮチャネル高耐圧トランジスタの各々に対し所望の
厚さのゲート絶縁膜を形成するための酸化膜エッチング
工程を示したものであり、Ｐ型の単結晶シリコン基板１
上にＰウェル領域２および各素子を分離するための厚い
シリコン酸化膜３およびチャネルドープ領域４が設けら
れている。第一のゲート絶縁膜５を形成した後、少なく
ともＮチャネル高耐圧トランジスタを形成する領域を第
一のレジスト膜６で覆い、Ｎチャネル標準トランジスタ
を形成する領域上のゲート絶縁膜（図示せず）を緩衝弗
酸などで選択的に除去する。
【０００６】続いて図３（ｂ）に示すように、第一のレ
ジスト膜６を除去した後に第二のゲート絶縁膜７を形成
した後ゲート電極となるたとえばリンなどのＮ型不純物
がドープされた多結晶シリコン膜８を成長させる。
【０００７】次に図３（ｃ）に示すように、多結晶シリ
コン膜８を選択的にエッチング除去することにより高耐
圧トランジスタ用の第一のゲート電極９および標準トラ
ンジスタ用の第二のゲート電極１０を形成した後、ゲー
ト電極９およびゲート電極１０をマスクとして用い、自
己整合的にたとえばリン等のＮ型不純物１１をイオン注
入してオフセット拡散層となるＮ-型拡散層領域１２お
よびＬＤＤとなるＮ-型拡散層領域１３をそれぞれ形成
する。
【０００８】さらに図３（ｄ）に示すように、第一のゲ
ート電極９および第二のゲート電極１０にそれぞれ第一
の側壁スペーサ１４および第二の側壁スペーサ１５を設
けた後、第二のレジスト膜１６をマスクとしてたとえば
砒素等のＮ型不純物１７をイオン注入することにより高
耐圧トランジスタに対してＮ-型オフセット拡散層１
８、Ｎ+型ソース領域１９およびＮ+型ドレイン領域２０
を形成する。また同時に標準トランジスタに対してはＮ
-型ＬＤＤ拡散層２１およびＮ+型ソース領域２２および
Ｎ+型ドレイン領域２３を形成する。
【０００９】
【発明が解決しようとする課題】しかしながら、前記従
来の半導体集積回路装置では、標準トランジスタと高耐
圧トランジスタのチャネルドープ領域４が共通であり、
標準トランジスタの短チャネル効果抑制のためにチャネ
ルドープ領域の不純物濃度を高めようとすると高耐圧ト
ランジスタのドレイン耐圧が低下してしまうという問題
がある。
【００１０】また、第二のレジスト膜１６の寸法ばらつ
きやマスクずれ等によりＮ-型オフセット拡散層１８の
寸法にばらつきが生じ、高耐圧トランジスタの電気特
性、特にドレイン耐圧および飽和電流にばらつきが生じ
るという問題も生じる。一方その電気特性を改善するた
めに加工ばらつきを考慮してトランジスタセルのレイア
ウトを設定しようとすると素子の専有面積が大きくなっ
てしまうという問題が新たに生じることとなる。
【００１１】本発明は上記従来の課題を解決するもので
あり、標準トランジスタの短チャネル特性および高耐圧
トランジスタのドレイン耐圧特性を同時に向上し、高耐
圧トランジスタの電気特性のばらつきを制御でき、かつ
高耐圧トランジスタの専有面積を縮小できる半導体集積
回路装置およびその製造方法を提供することを目的とす
る。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に本発明の半導体集積回路装置は、複数種類の電界効果
トランジスタが集積された半導体集積回路装置において
それぞれの電界効果トランジスタのチャネルドープ領域
における不純物濃度を異なる量としたものであり、特に
二種類の絶縁ゲート型電界効果トランジスタが集積され
た半導体集積回路装置において、第二の絶縁ゲート型電
界効果トランジスタのチャネルドープ領域における不純
物濃度を第一の絶縁ゲート型電界効果トランジスタのチ
ャネルドープ領域における不純物濃度の２倍から１０倍
としたものである。
【００１３】また本発明の半導体集積回路装置の製造方
法は、第一の絶縁ゲート型電界効果トランジスタと第二
の絶縁ゲート型電界効果トランジスタとを形成する領域
上にゲート絶縁膜を形成する工程と、第二の絶縁ゲート
型電界効果トランジスタを形成する領域上のチャネルド
ープ領域に選択的に不純物をドープする工程と、第二の
絶縁ゲート型電界効果トランジスタを形成する領域上の
ゲート絶縁膜を選択的に除去することにより第一の絶縁
ゲート型電界効果トランジスタの形成領域に第一のゲー
ト絶縁膜を形成する工程と、第二の絶縁ゲート型電界効
果トランジスタの形成領域に第二のゲート絶縁膜を形成
する工程と、半導体又は金属等の導電性の膜よりなる第
一の絶縁ゲート型電界効果トランジスタの第一のゲート
電極および第二の絶縁ゲート型電界効果トランジスタの
第二のゲート電極をそれぞれ形成する工程と、第一のゲ
ート電極および第二のゲート電極をマスクとして自己整
合的にＮ型不純物を４０〜５０度の注入角度でイオン注
入する工程と、第一および第二のゲート電極の側壁にス
ペーサを形成する工程と、第一および第二のゲート電極
と側壁スペーサをマスクとして自己整合的にＮ型不純物
をイオン注入する工程とを備えるものである。
【００１４】したがって本発明によれば、複数種類の電
界効果トランジスタに使用されるそれぞれのゲート絶縁
膜を所望の厚さで形成することができ、また複数種類の
電界効果トランジスタのチャネルドープ領域をそれぞれ
異なった必要とする不純物濃度とすることができるた
め、標準トランジスタの短チャネル特性および高耐圧ト
ランジスタのドレイン耐圧特性を同時に向上できる。ま
た高耐圧トランジスタの電気特性のばらつきを制御で
き、かつ高耐圧トランジスタの専有面積を縮小すること
ができる。
【００１５】
【発明の実施の形態】本発明の請求項１に記載の発明
は、複数種類の電界効果トランジスタが集積された半導
体集積回路装置のそれぞれの電界効果トランジスタのチ
ャネルドープ領域における不純物濃度を異なる量とする
ものであり、複数種類の電界効果トランジスタの電気特
性を同時に向上させることができる。
【００１６】また請求項２に記載の発明は、二個の絶縁
ゲート型電界効果トランジスタが集積された半導体集積
回路装置の第二の絶縁ゲート型電界効果トランジスタの
チャネルドープ領域における不純物濃度を第一の絶縁ゲ
ート型電界効果トランジスタのチャネルドープ領域にお
ける不純物濃度の２倍から１０倍とするものであり、第
一の絶縁ゲート型電界効果トランジスタのドレイン耐圧
を高めることができる。
【００１７】また請求項３に記載の発明は請求項２にお
いて、第一の絶縁ゲート型電界効果トランジスタをＮチ
ャネル型高耐圧ＭＯＳトランジスタとし、第二の絶縁ゲ
ート型電界効果トランジスタをＮチャネル型ＭＯＳトラ
ンジスタとしたものであり、Ｎチャネル型高耐圧ＭＯＳ
トランジスタのドレイン耐圧を高めることができる。
【００１８】また請求項４に記載の発明は、第一の絶縁
ゲート型電界効果トランジスタと第二の絶縁ゲート型電
界効果トランジスタが集積された半導体集積回路装置の
製造方法であって、半導体基板上の第一の絶縁ゲート型
電界効果トランジスタと第二の絶縁ゲート型電界効果ト
ランジスタとを形成する領域上にゲート絶縁膜を形成す
る工程と、第二の絶縁ゲート型電界効果トランジスタを
形成する領域上のチャネルドープ領域に選択的に不純物
をドープする工程と、第二の絶縁ゲート型電界効果トラ
ンジスタを形成する領域上のゲート絶縁膜を選択的に除
去することにより第一の絶縁ゲート型電界効果トランジ
スタの形成領域に第一のゲート絶縁膜を形成する工程
と、第二の絶縁ゲート型電界効果トランジスタの形成領
域に第二のゲート絶縁膜を形成する工程と、半導体また
は金属等の導電性の膜よりなる第一の絶縁ゲート型電界
効果トランジスタの第一のゲート電極および第二の絶縁
ゲート型電界効果トランジスタの第二のゲート電極をそ
れぞれ形成する工程とを備える製造方法を提供するもの
であり、第一および第二の絶縁ゲート型電界効果トラン
ジスタに使用されている第一のゲート絶縁膜および第二
のゲート絶縁膜を所望の厚さで形成することができ、ま
た第一および第二の絶縁ゲート型電界効果トランジスタ
のチャネルドープ領域をそれぞれ異なった必要とする不
純物濃度とすることができる。
【００１９】また請求項５に記載の発明は、第一の絶縁
ゲート型電界効果トランジスタと第二の絶縁ゲート型電
界効果トランジスタが集積された半導体集積回路装置の
製造方法であって、ソースおよびドレインとなる拡散領
域を形成する工程が第一のゲート電極および第二のゲー
ト電極をマスクとして半導体基板を回転させながら自己
整合的にＮ型不純物を仰角４０〜５０度でイオン注入す
る工程と、第一および第二のゲート電極の側壁にスペー
サを形成する工程と、第一および第二のゲート電極と側
壁スペーサをマスクとして自己整合的にＮ型不純物をイ
オン注入する工程とを備えるものであり、第二の絶縁ゲ
ート型電界効果トランジスタのオフセット拡散層を自己
整合的に形成でき、オフセット拡散層の寸法ばらつきを
抑制できるため、第二の絶縁ゲート型電界効果トランジ
スタの電気特性、特にドレイン耐圧および飽和電流のば
らつきを抑制することができる。さらにオフセット拡散
層形成において、レジスト膜の寸法ばらつきやマスク合
わせ余裕を考慮する必要がなくなり、第二の絶縁ゲート
型電界効果トランジスタの専有面積を縮小することがで
きる。
【００２０】以下、本発明の実施の形態について、図
１、図２を参照しながら図３と同一部分については同一
符号を付して詳しい説明を省略し、相違する点について
説明する。
【００２１】（実施の形態１）図１は本発明の一実施の
形態における半導体集積回路装置の構造を示す。図にお
いて、ＡはＮチャネル高耐圧トランジスタである第一の
絶縁ゲート型電界効果トランジスタ、ＢはＮチャネル標
準トランジスタである第二の絶縁ゲート型電界効果トラ
ンジスタを示している。
【００２２】本発明の半導体集積回路が図３に示す従来
の半導体集積回路装置の構造と異なる点は、チャネルド
ープ領域が第一の絶縁ゲート型電界効果トランジスタの
第一のチャネルドープ領域４ａと第二の絶縁ゲート型電
界効果トランジスタの第二のチャネルドープ領域４ｂと
が別々に構成されており、第二のチャネルドープ領域４
ｂの不純物濃度が第一のチャネルドープ領域４ａの不純
物濃度の２倍から１０倍となっている点である。
【００２３】（実施の形態２）つぎに本発明の一実施の
形態における半導体集積回路装置の製造方法について説
明する。
【００２４】図２（ａ）〜（ｄ）はＦＰＧＡに用いられ
る素子のうち、Ｎチャネル標準トランジスタとＮチャネ
ル高耐圧トランジスタの工程途中の断面構造を示したも
のである。
【００２５】図２（ａ）は、Ｎチャネル標準トランジス
タＢとＮチャネル高耐圧トランジスタＡの各々に対し所
望の厚さのゲート酸化膜を形成するための酸化膜エッチ
ング工程と、Ｎチャネル標準トランジスタＢのチャネル
領域に不純物をドープする工程を示したものであり、Ｐ
型で比抵抗１０〜２０Ωｃｍの単結晶シリコン基板１上
にＰウェル領域２を設けたのち、素子分離のための厚さ
３００〜５００ｎｍのシリコン酸化膜３と第一のチャネ
ルドープ領域４ａが設けられている。厚さ１５〜３０ｎ
ｍの第一のゲート酸化膜５を形成した後、図１に示すＮ
チャネル高耐圧トランジスタＡを形成する領域を第一の
レジスト膜６で覆い、Ｎチャネル標準トランジスタＢの
チャネル領域にたとえばボロン等のＰ型不純物２４をド
ープ量５×１０11〜５×１０12ｃｍ-2で選択的にイオン
注入して第二のチャネルドープ領域４ｂを形成する。
【００２６】つぎにＮチャネル標準トランジスタＢを形
成する領域上の第一のゲート酸化膜５を緩衝弗酸などで
選択的に除去する。なお、第二のチャネルドープ領域４
ｂの不純物濃度は第一のチャネルドープ領域４ａの不純
物濃度の２倍〜１０倍である。
【００２７】続いて図２（ｂ）に示すようにレジスト膜
６を除去したのち、厚さ５〜１５ｎｍの第二のゲート酸
化膜７をＮチャネル標準トランジスタＢの上面に形成
し、その上にゲート電極となるたとえばリンなどのＮ型
不純物がドープされた厚さ３００〜５００ｎｍの多結晶
シリコン膜８を成長させる。
【００２８】つぎに図２（ｃ）に示すように、多結晶シ
リコン膜８を選択的にエッチングすることによってＮチ
ャネル高耐圧トランジスタ用の第一のゲート電極９およ
びＮチャネル標準トランジスタ用の第二のゲート電極１
０を形成したのち、第一のゲート電極９および第二のゲ
ート電極１０をマスクとして自己整合的にたとえばリン
等のＮ型不純物１１をイオン注入することによりオフセ
ット拡散層となるＮ-型拡散層領域１２およびＬＤＤと
なるＮ-型拡散層領域１３を形成する。なおイオン注入
は、リンの場合加速エネルギー８０ｋｅＶ以上、総ドー
プ量２×１０13〜２×１０14ｃｍ-2、を仰角４０〜５０
度で半導体基板１を回転させながら行う。
【００２９】さらに図２（ｄ）に示すように、第一のゲ
ート酸化膜５および第二のゲート酸化膜７を第一、第二
のゲート電極９、１０をマスクとして選択的にエッチン
グ除去したのち、第一のゲート電極９に第一の側壁スペ
ーサ１４を、また第二のゲート電極１０に第二の側壁ス
ペーサ１５をそれぞれ形成する。
【００３０】つぎにたとえば砒素等のＮ型不純物１７を
イオン注入することにより高耐圧トランジスタに対して
Ｎ-型オフセット拡散層１８、Ｎ+型ソース領域１９およ
びＮ +型ドレイン領域２０を、また同時に標準トランジ
スタに対してはＮ-型ＬＤＤ拡散層２１、Ｎ+型ソース領
域２２およびＮ+型ドレイン領域２３をそれぞれ形成す
る。
【００３１】このように上記本実施の形態によれば、Ｎ
チャネル標準トランジスタＢおよびＮチャネル高耐圧ト
ランジスタＡにそれぞれ所望の厚さのゲート酸化膜５お
よび７を形成でき、また所望の異なった不純物濃度を有
するチャネルドープ領域４ａおよび４ｂをそれぞれ形成
することができる。したがって、Ｎチャネル標準トラン
ジスタＢとＮチャネル高耐圧トランジスタＡの特性をそ
れぞれ独立して制御することが可能となる。
【００３２】また、本実施の形態によれば、Ｎチャネル
高耐圧トランジスタＡのオフセット拡散層１８を自己整
合的に形成できる。すなわち従来のようにマスク工程に
おけるレジスト膜の寸法のばらつき、またはマスク合わ
せずれがオフセット拡散層１８の寸法に影響を与えた
り、その加工ばらつきに起因するＮチャネル高耐圧トラ
ンジスタＡの電気特性、特にドレイン耐圧および飽和電
流のばらつきが大きくなるようなことはなく、Ｎチャネ
ル高耐圧トランジスタＡの電気特性のばらつきを抑制す
ることが可能となる。
【００３３】さらにＮチャネル高耐圧トランジスタＡの
レイアウト時に、従来のようにＮ-型オフセット拡散層
１８の形成において生じるレジスト膜の寸法ばらつきや
マスク合わせ余裕を考慮する必要がないので、Ｎチャネ
ル高耐圧トランジスタＡの専有面積を小さくすることが
できる。
【００３４】
【発明の効果】本発明は、半導体集積回路装置のチャネ
ルドープ領域が第一の絶縁ゲート型電界効果トランジス
タに設けられた第一のチャネルドープ領域と第二の絶縁
ゲート型電界効果トランジスタに設けられた第二のチャ
ネルドープ領域とに別々に構成されており、第二のチャ
ネルドープ領域の不純物濃度が第一のチャネルドープ領
域の不純物濃度の２倍から１０倍となっていることによ
り、二種類の絶縁ゲート型電界効果トランジスタの特性
を独立に制御することができ、したがって高耐圧絶縁効
果型電界効果トランジスタのドレイン耐圧を向上するこ
とができる。また高耐圧絶縁ゲート型電界効果トランジ
スタのオフセット拡散層寸法の加工ばらつきを抑制で
き、電気特性のばらつきを抑制することができる。さら
に高耐圧絶縁ゲート型電界効果トランジスタの専有面積
を小さくすることも可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態による半導体集積回路装
置を示す断面図
【図２】（ａ）〜（ｄ）は、同半導体集積回路装置の製
造方法を説明するための工程断面図
【図３】（ａ）〜（ｄ）は、従来の製造方法を説明する
ための工程断面図
【符号の説明】
Ａ Ｎチャネル高耐圧トランジスタ（第一の絶縁ゲート
型電界効果トランジスタ） Ｂ Ｎチャネル標準トランジスタ（第二の絶縁ゲート型
電界効果トランジスタ） ４ａ 第一のチャネルドープ領域 ４ｂ 第二のチャネルドープ領域

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 複数種類の電界効果トランジスタが集積
    された半導体集積回路装置であって、それぞれの電界効
    果トランジスタのチャネルドープ領域における不純物濃
    度が異なる量であることを特徴とする半導体集積回路装
    置。
  2. 【請求項２】 二種類の絶縁ゲート型電界効果トランジ
    スタが集積された半導体集積回路装置であって、第二の
    絶縁ゲート型電界効果トランジスタのチャネルドープ領
    域における不純物濃度が第一の絶縁ゲート型電界効果ト
    ランジスタのチャネルドープ領域における不純物濃度の
    ２倍から１０倍であることを特徴とする半導体集積回路
    装置。
  3. 【請求項３】 第一の絶縁ゲート型電界効果トランジス
    タがＮチャネル型高耐圧ＭＯＳトランジスタであり、第
    二の絶縁ゲート型電界効果トランジスタがＮチャネル型
    ＭＯＳトランジスタである請求項２記載の半導体集積回
    路装置。
  4. 【請求項４】 第一の絶縁ゲート型電界効果トランジス
    タと第二の絶縁ゲート型電界効果トランジスタが集積さ
    れた半導体集積回路装置の製造方法であって、半導体基
    板上の前記第一の絶縁ゲート型電界効果トランジスタと
    第二の絶縁ゲート型電界効果トランジスタとを形成する
    領域上にゲート絶縁膜を形成する工程と、前記第二の絶
    縁ゲート型電界効果トランジスタを形成する領域上のチ
    ャネルドープ領域に選択的に不純物をドープする工程
    と、前記第二の絶縁ゲート型電界効果トランジスタを形
    成する領域上の前記ゲート絶縁膜を除去することにより
    前記第一の絶縁ゲート型電界効果トランジスタの形成領
    域に第一のゲート絶縁膜を形成する工程と、前記第二の
    絶縁ゲート型電界効果トランジスタの形成領域に第二の
    ゲート絶縁膜を形成する工程と、半導体または金属等の
    導電性の膜よりなる前記第一の絶縁ゲート型電界効果ト
    ランジスタの第一のゲート電極および第二の絶縁ゲート
    型電界効果トランジスタの第二のゲート電極をそれぞれ
    形成する工程とを備える半導体集積回路装置の製造方
    法。
  5. 【請求項５】 第一の絶縁ゲート型電界効果トランジス
    タと第二の絶縁ゲート型電界効果トランジスタが集積さ
    れた半導体集積回路装置の製造方法であって、ソースお
    よびドレインとなる拡散領域を形成する工程が第一のゲ
    ート電極および第二のゲート電極をマスクとして半導体
    基板を回転させながら自己整合的にＮ型不純物を仰角４
    ０〜５０度でイオン注入する工程と、前記第一および第
    二のゲート電極の側壁にスペーサを形成する工程と、前
    記第一および第二のゲート電極と前記側壁スペーサをマ
    スクとして自己整合的にＮ型不純物をイオン注入する工
    程とを備えた半導体集積回路装置の製造方法。
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