JPH07135317A - 自己整合型シリサイドゲート - Google Patents
自己整合型シリサイドゲートInfo
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- JPH07135317A JPH07135317A JP6083328A JP8332894A JPH07135317A JP H07135317 A JPH07135317 A JP H07135317A JP 6083328 A JP6083328 A JP 6083328A JP 8332894 A JP8332894 A JP 8332894A JP H07135317 A JPH07135317 A JP H07135317A
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】
【目的】 半導体デバイス（１０）中に自己整合された
シリサイド化ゲート（４４）を形成する方法を得る。 【構成】 導電性本体（２２）と使い捨てキャップ（２
４）を有するゲート電極が半導体本体の表面上に形成さ
れる。ゲート電極の側端には側壁スペーサー（３２）が
形成される。露出した半導体表面を覆って、側壁スペー
サ（３２）およびフィールド絶縁層（１８）に隣接して
表面誘電体（３６）が形成される。使い捨てキャップ
（２４）はゲート電極（２２）上に誘電体が形成される
のを阻止する。イオン打ち込みまたは別の適用なドーピ
ング法によって、ゲート電極に隣接した半導体本体表面
にソース／ドレイン接合領域（３４）が形成される。次
に、使い捨てキャップ（２４）が選択的に除去され、自
己整合されたシリサイド反応プロセスによって、ゲート
電極を覆ってシリサイド層（４０）が形成される。付加
的な自己整合的なシリサイドプロセスを用いて、ゲート
シリサイド層（４０）よりも薄いソース／ドレイン接合
シリサイド層を形成することはオプションである。
シリサイド化ゲート（４４）を形成する方法を得る。 【構成】 導電性本体（２２）と使い捨てキャップ（２
４）を有するゲート電極が半導体本体の表面上に形成さ
れる。ゲート電極の側端には側壁スペーサー（３２）が
形成される。露出した半導体表面を覆って、側壁スペー
サ（３２）およびフィールド絶縁層（１８）に隣接して
表面誘電体（３６）が形成される。使い捨てキャップ
（２４）はゲート電極（２２）上に誘電体が形成される
のを阻止する。イオン打ち込みまたは別の適用なドーピ
ング法によって、ゲート電極に隣接した半導体本体表面
にソース／ドレイン接合領域（３４）が形成される。次
に、使い捨てキャップ（２４）が選択的に除去され、自
己整合されたシリサイド反応プロセスによって、ゲート
電極を覆ってシリサイド層（４０）が形成される。付加
的な自己整合的なシリサイドプロセスを用いて、ゲート
シリサイド層（４０）よりも薄いソース／ドレイン接合
シリサイド層を形成することはオプションである。
Description
【０００１】
【産業上の利用分野】本発明は、一般的には半導体デバ
イス技術に関するものであり、更に詳細には自己整合式
のゲートシリサイド化プロセスに関する。
イス技術に関するものであり、更に詳細には自己整合式
のゲートシリサイド化プロセスに関する。
【０００２】
【従来の技術】集積回路において、より複雑な機能およ
びより高度な性能が要求されるにつれて、デバイス構造
の寄生抵抗を可能な限り低減化することが必要となって
きた。これまでに寄生抵抗を低減化するために開発され
てきた１つの方法は、自己整合（セルフ・アライン）さ
れたシリサイド（いわゆるサリサイド）型のデバイス構
造を含むものである。従来の自己整合型シリサイド絶縁
ゲート電界効果トランジスター（ＩＧＦＥＴ）デバイス
構造は、ソース／ドレイン接合領域およびトランジスタ
ーのポリシリコン（多結晶シリコン）ゲート領域を覆っ
て形成されたシリサイド層を含むものである。シリサイ
ドはＩＧＦＥＴゲート領域を形成するために通常使用さ
れるドープされたポリシリコンよりもずっと低いシート
抵抗を有する。そのため、ゲート領域をシリサイド化し
た場合には、その低抵抗のシリサイド層がより高抵抗の
ポリシリコン層を分路（シャント）することになる。従
って、シリサイド化されたゲート構造は寄生のゲート抵
抗を低減し、このシリサイド分路効果のためにＩＧＦＥ
Ｔのゲート遅延も小さくすることができる。更に、シリ
サイド化ソース／ドレイン接合もまたより小さい寄生抵
抗値を有することになり、その結果、より大きい外因性
のデバイス相互コンダクタンス値が許容されることにな
る。
びより高度な性能が要求されるにつれて、デバイス構造
の寄生抵抗を可能な限り低減化することが必要となって
きた。これまでに寄生抵抗を低減化するために開発され
てきた１つの方法は、自己整合（セルフ・アライン）さ
れたシリサイド（いわゆるサリサイド）型のデバイス構
造を含むものである。従来の自己整合型シリサイド絶縁
ゲート電界効果トランジスター（ＩＧＦＥＴ）デバイス
構造は、ソース／ドレイン接合領域およびトランジスタ
ーのポリシリコン（多結晶シリコン）ゲート領域を覆っ
て形成されたシリサイド層を含むものである。シリサイ
ドはＩＧＦＥＴゲート領域を形成するために通常使用さ
れるドープされたポリシリコンよりもずっと低いシート
抵抗を有する。そのため、ゲート領域をシリサイド化し
た場合には、その低抵抗のシリサイド層がより高抵抗の
ポリシリコン層を分路（シャント）することになる。従
って、シリサイド化されたゲート構造は寄生のゲート抵
抗を低減し、このシリサイド分路効果のためにＩＧＦＥ
Ｔのゲート遅延も小さくすることができる。更に、シリ
サイド化ソース／ドレイン接合もまたより小さい寄生抵
抗値を有することになり、その結果、より大きい外因性
のデバイス相互コンダクタンス値が許容されることにな
る。
【０００３】しかし、ソース／ドレイン接合上のシリサ
イド化プロセスは、最新のサブ０．５ミクロン技術の領
域ではいくつかの問題を引き起こす可能性がある。シリ
サイド化はその下層のシリコンを消費するために、過度
な接合リークを阻止するためにはより深いソース／ドレ
イン接合領域が必要とされるのが普通である。しかし、
より深いソース／ドレイン接合は、ドレイン誘起による
障壁低下（ＤＩＢＬ）やパンチスルーリークのような短
チャンネル効果が増大させる。その他の問題として、よ
り大きい接合リーク、シリサイド化によるソース／ドレ
イン接合のドーパント損失、およびデバイス製造収率を
低下させることにつながるブリッジングの問題がある。
イド化プロセスは、最新のサブ０．５ミクロン技術の領
域ではいくつかの問題を引き起こす可能性がある。シリ
サイド化はその下層のシリコンを消費するために、過度
な接合リークを阻止するためにはより深いソース／ドレ
イン接合領域が必要とされるのが普通である。しかし、
より深いソース／ドレイン接合は、ドレイン誘起による
障壁低下（ＤＩＢＬ）やパンチスルーリークのような短
チャンネル効果が増大させる。その他の問題として、よ
り大きい接合リーク、シリサイド化によるソース／ドレ
イン接合のドーパント損失、およびデバイス製造収率を
低下させることにつながるブリッジングの問題がある。
【０００４】
【発明の概要】一般に、そして本発明の１つの態様とし
て、半導体デバイス中に自己整合型シリサイドゲートを
形成する方法を開示する。導電性本体を有するゲート電
極と使い捨てのキャップ層とを含む二層積層構造が半導
体本体の表面上に形成される。ゲート電極を半導体本体
から分離するために誘電体を用いることができる。ゲー
ト電極の側壁上には側壁スペーサーが形成される。半導
体本体表面にゲート電極に隣接して複数個のソース／ド
レイン接合領域が、好ましくは自己整合式ドーピング法
を用いて形成される。使い捨てキャップ層は、次に例え
ば選択的な窒化物エッチを用いて除去され、ソース／ド
レイン接合およびスペーサー領域上にシリサイドを形成
することなく、シリサイド化されたゲートが形成され
る。
て、半導体デバイス中に自己整合型シリサイドゲートを
形成する方法を開示する。導電性本体を有するゲート電
極と使い捨てのキャップ層とを含む二層積層構造が半導
体本体の表面上に形成される。ゲート電極を半導体本体
から分離するために誘電体を用いることができる。ゲー
ト電極の側壁上には側壁スペーサーが形成される。半導
体本体表面にゲート電極に隣接して複数個のソース／ド
レイン接合領域が、好ましくは自己整合式ドーピング法
を用いて形成される。使い捨てキャップ層は、次に例え
ば選択的な窒化物エッチを用いて除去され、ソース／ド
レイン接合およびスペーサー領域上にシリサイドを形成
することなく、シリサイド化されたゲートが形成され
る。
【０００５】本発明の１つの利点は、ソース／ドレイン
接合領域のシリコン消費を最小化した自己整合式のシリ
サイドゲートプロセスを提供することで、そのため、接
合リークが低減化できることである。
接合領域のシリコン消費を最小化した自己整合式のシリ
サイドゲートプロセスを提供することで、そのため、接
合リークが低減化できることである。
【０００６】本発明の別の１つの利点は、シリサイド化
されたデバイスコンタクトを形成することに関してより
広い工業的プロセス応用範囲を有する自己整合式のシリ
サイドゲートプロセスを提供できることである。
されたデバイスコンタクトを形成することに関してより
広い工業的プロセス応用範囲を有する自己整合式のシリ
サイドゲートプロセスを提供できることである。
【０００７】本発明の更に別の１つの利点は、ポリサイ
ドゲート構造のために用いられるような、複雑度の低い
エッチング工程を用いた自己整合式のシリサイドゲート
プロセスを提供することである。
ドゲート構造のために用いられるような、複雑度の低い
エッチング工程を用いた自己整合式のシリサイドゲート
プロセスを提供することである。
【０００８】その他の利点は、図面および開示項を参照
した以下の詳細な説明を参照することによって当業者に
は明らかになろう。
した以下の詳細な説明を参照することによって当業者に
は明らかになろう。
【０００９】各図面では、特に断らない限り対応する部
品に対して同じ符号および記号を付してある。
品に対して同じ符号および記号を付してある。
【００１０】
【実施例】ここでは、ＣＭＯＳプロセスを用いて製造さ
れるｎチャンネルの絶縁ゲート電界効果トランジスター
（ＩＧＦＥＴ）へ適用するものとして、本発明に従う自
己整合式シリサイドゲートプロセスについて説明する。
もちろん、本発明に従う自己整合式のシリサイドゲート
プロセスは、ＭＯＳ、ＢｉＣＭＯＳ、またはＣＭＯＳ
（ｎチャンネルおよびｐチャンネルの両ＩＧＦＥＴ）に
従って構築される各種の型のトランジスターに対して適
用することができ、それらはそれぞれに本発明の特徴か
ら恩恵を受けることができる。
れるｎチャンネルの絶縁ゲート電界効果トランジスター
（ＩＧＦＥＴ）へ適用するものとして、本発明に従う自
己整合式シリサイドゲートプロセスについて説明する。
もちろん、本発明に従う自己整合式のシリサイドゲート
プロセスは、ＭＯＳ、ＢｉＣＭＯＳ、またはＣＭＯＳ
（ｎチャンネルおよびｐチャンネルの両ＩＧＦＥＴ）に
従って構築される各種の型のトランジスターに対して適
用することができ、それらはそれぞれに本発明の特徴か
ら恩恵を受けることができる。
【００１１】ソース／ドレイン接合領域の上へのシリサ
イド形成を伴わない自己整合式のシリサイドゲートプロ
セスによって利益を得るデバイス技術応用はいくつかあ
る。例えば、いくつかの半導体メモリ技術においては、
ソース／ドレイン寄生抵抗よりもゲート寄生の抵抗とゲ
ート遅延を低減するほうがもっとずっと重要である。更
に、シリサイド化されたソース／ドレイン接合でないほ
うがソース／ドレイン接合へのシリサイド化されたコン
タクト形成のためにはより広いプロセス応用範囲を有す
る。このことは１つのシリサイド反応プロセスだけであ
れば、すなわちシリサイド化されたコンタクトの形成が
１つだけであれば、全体的なシリコンの消費は抑制でき
るということのためである。ソース／ドレイン接合の表
面をシリサイド化することになれば、２つのシリサイド
反応が起こることになる。すなわち、１つはシリサイド
化されたソース／ドレイン接合の形成のためであり、他
方はシリサイド化されたコンタクト形成のためである。
２つのシリサイド反応プロセスは更に、ソース／ドレイ
ン領域上のシリコン消費を増大させ、より深いソース／
ドレイン接合を必要とすることにつながる。
イド形成を伴わない自己整合式のシリサイドゲートプロ
セスによって利益を得るデバイス技術応用はいくつかあ
る。例えば、いくつかの半導体メモリ技術においては、
ソース／ドレイン寄生抵抗よりもゲート寄生の抵抗とゲ
ート遅延を低減するほうがもっとずっと重要である。更
に、シリサイド化されたソース／ドレイン接合でないほ
うがソース／ドレイン接合へのシリサイド化されたコン
タクト形成のためにはより広いプロセス応用範囲を有す
る。このことは１つのシリサイド反応プロセスだけであ
れば、すなわちシリサイド化されたコンタクトの形成が
１つだけであれば、全体的なシリコンの消費は抑制でき
るということのためである。ソース／ドレイン接合の表
面をシリサイド化することになれば、２つのシリサイド
反応が起こることになる。すなわち、１つはシリサイド
化されたソース／ドレイン接合の形成のためであり、他
方はシリサイド化されたコンタクト形成のためである。
２つのシリサイド反応プロセスは更に、ソース／ドレイ
ン領域上のシリコン消費を増大させ、より深いソース／
ドレイン接合を必要とすることにつながる。
【００１２】低抵抗のゲートを形成する１つの方法は、
ゲートのパターニングに先だって、ドープされたポリシ
リコン層とゲート酸化物層との上にタングステンシリサ
イドの層を堆積する工程を含むものである。このタング
ステンシリサイド／ポリシリコン（ポリサイド）積層構
造は、次にエッチされて、合成された低抵抗ゲートに整
形される。しかし、このことは、通常、この合成された
ポリサイドゲート電極をパターン化し定義するための複
雑な複数工程のプラズマエッチを伴う。従って、そのよ
うな複雑なゲートエッチを伴わない自己整合式のシリサ
イドゲートプロセスが望まれる。
ゲートのパターニングに先だって、ドープされたポリシ
リコン層とゲート酸化物層との上にタングステンシリサ
イドの層を堆積する工程を含むものである。このタング
ステンシリサイド／ポリシリコン（ポリサイド）積層構
造は、次にエッチされて、合成された低抵抗ゲートに整
形される。しかし、このことは、通常、この合成された
ポリサイドゲート電極をパターン化し定義するための複
雑な複数工程のプラズマエッチを伴う。従って、そのよ
うな複雑なゲートエッチを伴わない自己整合式のシリサ
イドゲートプロセスが望まれる。
【００１３】本発明の好適実施例の自己整合型シリサイ
ドゲート構造が図１に示されている。半導体本体１０は
基板１２中に形成されたｐウエル１４を含む。フィール
ド絶縁領域１８がｐウエル１４中のチャンネルストップ
領域１６の上に位置しており、典型的にはそれは酸化物
材料を含んでいる。ｐウエル１４中にはｎ＋のソース／
ドレイン接合３４が形成される。本発明の１つの特長
は、本好適実施例のシリサイドゲートプロセス中にソー
ス／ドレイン接合のどこも消費されないため、ソース／
ドレイン接合３４が浅くてよいことである。従って、短
チャンネル効果に付随するリスクは低減化される。シリ
サイド化されたコンタクト５０はソース／ドレイン接合
３４の表面に位置する。シリサイド化ゲート４４はゲー
ト絶縁体層２０によってｐウエル１４中のデバイスチャ
ンネル１５表面から分離され、シリサイド層４０および
ドープされたポリシリコン層２２を含んでいる。好適実
施例ではソース／ドレイン接合３４がシリサイド化され
ないために、シリサイド層４０の厚さとソース／ドレイ
ン接合の深さとの間に競合は存在しないので、シリサイ
ド層４０は従来技術の自己整合式のシリサイド化プロセ
スよりも低シート抵抗を持つ、より厚いものでかまわな
い。側壁スペーサー３２がシリサイド化ゲート４４の縦
方向端面を絶縁し、有効デバイスチャンネル長を定義も
している。中間レベル誘電体４６にはコンタクトホール
が含まれ、そこを通って導電性層６０が高融点金属窒化
物コンタクト障壁層５２を貫通してソース／ドレイン接
合３４へ接触している。
ドゲート構造が図１に示されている。半導体本体１０は
基板１２中に形成されたｐウエル１４を含む。フィール
ド絶縁領域１８がｐウエル１４中のチャンネルストップ
領域１６の上に位置しており、典型的にはそれは酸化物
材料を含んでいる。ｐウエル１４中にはｎ＋のソース／
ドレイン接合３４が形成される。本発明の１つの特長
は、本好適実施例のシリサイドゲートプロセス中にソー
ス／ドレイン接合のどこも消費されないため、ソース／
ドレイン接合３４が浅くてよいことである。従って、短
チャンネル効果に付随するリスクは低減化される。シリ
サイド化されたコンタクト５０はソース／ドレイン接合
３４の表面に位置する。シリサイド化ゲート４４はゲー
ト絶縁体層２０によってｐウエル１４中のデバイスチャ
ンネル１５表面から分離され、シリサイド層４０および
ドープされたポリシリコン層２２を含んでいる。好適実
施例ではソース／ドレイン接合３４がシリサイド化され
ないために、シリサイド層４０の厚さとソース／ドレイ
ン接合の深さとの間に競合は存在しないので、シリサイ
ド層４０は従来技術の自己整合式のシリサイド化プロセ
スよりも低シート抵抗を持つ、より厚いものでかまわな
い。側壁スペーサー３２がシリサイド化ゲート４４の縦
方向端面を絶縁し、有効デバイスチャンネル長を定義も
している。中間レベル誘電体４６にはコンタクトホール
が含まれ、そこを通って導電性層６０が高融点金属窒化
物コンタクト障壁層５２を貫通してソース／ドレイン接
合３４へ接触している。
【００１４】図２は、ｐウエル１４、チャンネルストッ
プ領域１６、およびフィールド絶縁領域１８を形成した
後の、シリコン基板１２を有する半導体本体１０の断面
図である。図２の構造中へ自己整合型のシリサイド化ゲ
ートを形成することについて以下で説明する。チャンネ
ルストップ領域１６の形成はオプションであって、省略
してもよいことを注意しておく。
プ領域１６、およびフィールド絶縁領域１８を形成した
後の、シリコン基板１２を有する半導体本体１０の断面
図である。図２の構造中へ自己整合型のシリサイド化ゲ
ートを形成することについて以下で説明する。チャンネ
ルストップ領域１６の形成はオプションであって、省略
してもよいことを注意しておく。
【００１５】図３を参照すると、ゲート誘電体層２０が
３０−３００Å程度（例えば、０．２５μｍデバイスに
対して６０Å）の厚さにｐウエル１４の表面に熱成長
（または堆積）される。次に、ポリシリコン層２２が２
０００−４０００Å程度の厚さにゲート誘電体層２０の
表面上へＬＰＣＶＤ法によって堆積される。当業者には
明らかなように、ポリシリコン層２２の代わりに他の導
電性材料を使用することもできる。ポリシリコン層２２
の上に、例えば減圧ＣＶＤ（ＬＰＣＶＤ）によって２０
０−１３００Å程度の厚さにシリコン窒化物の層２４が
堆積される。当業者には明らかなように、プラズマ励起
ＣＶＤ（ＰＥＣＶＤ）のようなその他の方法でシリコン
窒化物層２４の堆積を行うこともできる。窒化物／ポリ
シリコンの積層構造は、次にマイクロリソグラフィおよ
びプラズマエッチによって、図４に示すようにパターン
化される。そのようなエッチングの方法は当該分野で既
知である。
３０−３００Å程度（例えば、０．２５μｍデバイスに
対して６０Å）の厚さにｐウエル１４の表面に熱成長
（または堆積）される。次に、ポリシリコン層２２が２
０００−４０００Å程度の厚さにゲート誘電体層２０の
表面上へＬＰＣＶＤ法によって堆積される。当業者には
明らかなように、ポリシリコン層２２の代わりに他の導
電性材料を使用することもできる。ポリシリコン層２２
の上に、例えば減圧ＣＶＤ（ＬＰＣＶＤ）によって２０
０−１３００Å程度の厚さにシリコン窒化物の層２４が
堆積される。当業者には明らかなように、プラズマ励起
ＣＶＤ（ＰＥＣＶＤ）のようなその他の方法でシリコン
窒化物層２４の堆積を行うこともできる。窒化物／ポリ
シリコンの積層構造は、次にマイクロリソグラフィおよ
びプラズマエッチによって、図４に示すようにパターン
化される。そのようなエッチングの方法は当該分野で既
知である。
【００１６】図５を参照すると、この時点で、誘電体層
２０を通してのイオン打ち込みにより、低濃度にドープ
されたドレイン（ＬＤＤ）３０がオプションとして形成
される。ＬＤＤ領域３０はポリシリコン層２２およびフ
ィールド絶縁領域１８に対して自己整合される。図６を
参照すると、ここではＣＶＤおよび異方性プラズマエッ
チを含む従来技術によって側壁スペーサー３２が形成さ
れる。例えば、側壁スペーサー３２を形成するために、
二酸化シリコン層を堆積させ、異方性エッチしてもよ
い。しかし、側壁スペーサー３２を形成するために用い
られるエッチはオーバーエッチとし、ソース／ドレイン
接合領域３４を覆う誘電体層２０のすべて、あるいは一
部を除去するようにするのが一般的である。ソース／ド
レインのドープされた接合領域３４の形成の前、または
後に、図７に示すようにソース／ドレイン領域を覆う保
護用のキャップ酸化物層のための酸化物層３６の熱成長
が行われる。当業者には明らかなように、その他の材料
（シリコン窒化物は除く）を使用してもよい。酸化物層
３６は典型的には３０−３００Å程度の厚さを有する。
使い捨てのシリコン窒化物層２４はゲートのポリシリコ
ン層２２を覆う酸化のマスクとして働く。次に、リンお
よび／または砒素のようなドーパントのイオン打ち込み
によって、ソース／ドレイン接合３４が側壁スペーサー
３２およびフィールド絶縁領域１８に対して自己整合さ
れて形成される。
２０を通してのイオン打ち込みにより、低濃度にドープ
されたドレイン（ＬＤＤ）３０がオプションとして形成
される。ＬＤＤ領域３０はポリシリコン層２２およびフ
ィールド絶縁領域１８に対して自己整合される。図６を
参照すると、ここではＣＶＤおよび異方性プラズマエッ
チを含む従来技術によって側壁スペーサー３２が形成さ
れる。例えば、側壁スペーサー３２を形成するために、
二酸化シリコン層を堆積させ、異方性エッチしてもよ
い。しかし、側壁スペーサー３２を形成するために用い
られるエッチはオーバーエッチとし、ソース／ドレイン
接合領域３４を覆う誘電体層２０のすべて、あるいは一
部を除去するようにするのが一般的である。ソース／ド
レインのドープされた接合領域３４の形成の前、または
後に、図７に示すようにソース／ドレイン領域を覆う保
護用のキャップ酸化物層のための酸化物層３６の熱成長
が行われる。当業者には明らかなように、その他の材料
（シリコン窒化物は除く）を使用してもよい。酸化物層
３６は典型的には３０−３００Å程度の厚さを有する。
使い捨てのシリコン窒化物層２４はゲートのポリシリコ
ン層２２を覆う酸化のマスクとして働く。次に、リンお
よび／または砒素のようなドーパントのイオン打ち込み
によって、ソース／ドレイン接合３４が側壁スペーサー
３２およびフィールド絶縁領域１８に対して自己整合さ
れて形成される。
【００１７】図８を参照すると、選択的シリコン窒化物
エッチを用いて窒化物層２４が選択的に除去されてい
る。従って、パターニング工程は不要である。熱リン酸
エッチのような湿式エッチ、または最初にＨＦによるデ
グレーズを伴う乾式エッチのいずれかを用いることがで
きよう。次に、図９に示すように、チタンやコバルトの
ような高融点金属層３８がスパッタ堆積によって半導体
本体１０の表面上へ堆積される。好適実施例ではチタン
を用いている。図１０を参照すると、自己整合式のシリ
サイド、あるいは”サリサイド”の反応プロセスが実行
され、それは窒素を含む雰囲気中で高速熱アニールまた
は炉アニールを行うことを含んでいる。当業者には明ら
かなように、窒素の代わりにアンモニア（ＮＨ３）また
はアルゴンの雰囲気を用いてもよい。シリサイド層４０
は高融点金属層３８が露出したシリコンと直接接してい
るところ、すなわち、ポリシリコン層２２の上へだけ形
成される。酸化物層３６のために、ソース／ドレイン接
合３４の表面にはシリサイドは形成されない。サリサイ
ドプロセス中にチタン窒化物（ＴｉＮ）の層（未シリサ
イド化層）４２が、フィールド絶縁領域１８、側壁スペ
ーサー３２、およびソース／ドレイン領域３４の上に形
成される。ＴｉＮ４２はいくらかの未反応のチタンを含
んでいることもある。最後に、任意の未反応のチタンを
含むＴｉＮ層４２が超音波エッチ等の選択的なエッチに
よって除去され、ゲートシリサイド層４０が残される。
続いてシリサイドアニール工程が実施される。
エッチを用いて窒化物層２４が選択的に除去されてい
る。従って、パターニング工程は不要である。熱リン酸
エッチのような湿式エッチ、または最初にＨＦによるデ
グレーズを伴う乾式エッチのいずれかを用いることがで
きよう。次に、図９に示すように、チタンやコバルトの
ような高融点金属層３８がスパッタ堆積によって半導体
本体１０の表面上へ堆積される。好適実施例ではチタン
を用いている。図１０を参照すると、自己整合式のシリ
サイド、あるいは”サリサイド”の反応プロセスが実行
され、それは窒素を含む雰囲気中で高速熱アニールまた
は炉アニールを行うことを含んでいる。当業者には明ら
かなように、窒素の代わりにアンモニア（ＮＨ３）また
はアルゴンの雰囲気を用いてもよい。シリサイド層４０
は高融点金属層３８が露出したシリコンと直接接してい
るところ、すなわち、ポリシリコン層２２の上へだけ形
成される。酸化物層３６のために、ソース／ドレイン接
合３４の表面にはシリサイドは形成されない。サリサイ
ドプロセス中にチタン窒化物（ＴｉＮ）の層（未シリサ
イド化層）４２が、フィールド絶縁領域１８、側壁スペ
ーサー３２、およびソース／ドレイン領域３４の上に形
成される。ＴｉＮ４２はいくらかの未反応のチタンを含
んでいることもある。最後に、任意の未反応のチタンを
含むＴｉＮ層４２が超音波エッチ等の選択的なエッチに
よって除去され、ゲートシリサイド層４０が残される。
続いてシリサイドアニール工程が実施される。
【００１８】ゲートのポリシリコン層２２の上のシリサ
イド層４０は比較的厚くしてもソース／ドレイン接合領
域３４に対して有害にはならない。この最初のサリサイ
ドプロセスの後、次のように最適な第２のサリサイドプ
ロセスを実行することが可能である。ソース／ドレイン
キャップ酸化物層３６が（湿式または気相のＨＦデグレ
ーズを用いて）選択的に除去されて、ソース／ドレイン
接合領域３４が露出される。スパッタリング等の方法に
よって高融点金属（例えば、チタン）の薄い（２００−
４００Å）層が堆積される。反応プロセスが実行され
て、図１１に示すように、過剰な未反応のチタンおよび
チタン窒化物が選択的に除去される（もし必要であれ
ば、局所的な相互接続層が追加のマスキング工程を用い
て形成される）。この第２のオプションのサリサイドプ
ロセスは、浅いソース／ドレイン接合と両立するシリコ
ンの消費を低減化したプロセスで以てソース／ドレイン
接合領域上へ比較的薄いシリサイド層４３を形成する。
２つの別々のサリサイドプロセスを使用することは、ゲ
ートシリサイド４０とソース／ドレインサリサイド４３
層との独立した最適化を可能とする。例えば、ゲートシ
リサイド層はかなり厚く（例えば、１０００−１５００
Å）し、他方、ソース／ドレイン接合シリサイド層４３
は比較的薄く（例えば、＜５００Å）することができ
る。もしソース／ドレインシリサイドが必要でなけれ
ば、このオプションの第２のサリサイドプロセスは用い
られない。残りのプロセス工程について、第２のサリサ
イドなしで説明する。
イド層４０は比較的厚くしてもソース／ドレイン接合領
域３４に対して有害にはならない。この最初のサリサイ
ドプロセスの後、次のように最適な第２のサリサイドプ
ロセスを実行することが可能である。ソース／ドレイン
キャップ酸化物層３６が（湿式または気相のＨＦデグレ
ーズを用いて）選択的に除去されて、ソース／ドレイン
接合領域３４が露出される。スパッタリング等の方法に
よって高融点金属（例えば、チタン）の薄い（２００−
４００Å）層が堆積される。反応プロセスが実行され
て、図１１に示すように、過剰な未反応のチタンおよび
チタン窒化物が選択的に除去される（もし必要であれ
ば、局所的な相互接続層が追加のマスキング工程を用い
て形成される）。この第２のオプションのサリサイドプ
ロセスは、浅いソース／ドレイン接合と両立するシリコ
ンの消費を低減化したプロセスで以てソース／ドレイン
接合領域上へ比較的薄いシリサイド層４３を形成する。
２つの別々のサリサイドプロセスを使用することは、ゲ
ートシリサイド４０とソース／ドレインサリサイド４３
層との独立した最適化を可能とする。例えば、ゲートシ
リサイド層はかなり厚く（例えば、１０００−１５００
Å）し、他方、ソース／ドレイン接合シリサイド層４３
は比較的薄く（例えば、＜５００Å）することができ
る。もしソース／ドレインシリサイドが必要でなけれ
ば、このオプションの第２のサリサイドプロセスは用い
られない。残りのプロセス工程について、第２のサリサ
イドなしで説明する。
【００１９】上述の方法が完了した後、ソース／ドレイ
ン接合３４、ゲート、その他の要素（図示されていな
い）間の相互接続を半導体本体１０中に形成することが
できる。例えば、未ドープおよびドープされた酸化物を
含む中間レベルの誘電体層４６が、図１２に示すように
半導体本体１０の表面に堆積される。次に、中間レベル
の誘電体層４６およびソース／ドレイン誘電体３６中へ
コンタクトホール５８がエッチされ、ソース／ドレイン
接合３４の表面の一部を露出させる。チタンのような高
融点金属の層４８が、図１３に示すようにスパッタ堆積
を用いて表面上へ堆積される。図１４を参照すると、上
述のようにシリサイド反応プロセスが実行されて、ソー
ス／ドレイン接合３４の上のシリサイド化されたコンタ
クト５０およびＴｉＮ５２が形成され、シリサイド化さ
れていない窒化物層がシリサイド化されたコンタクト５
０、およびその他の場所上へ形成される。ＴｉＮ５２は
いくらかの未反応チタンを含むこともある。高融点金属
層４８のすべてがソース／ドレイン接合３４と反応する
わけではないので、シリサイド化コンタクト５０は、コ
ンタクト障壁層として使用されるＴｉＮ層とシリサイド
層とを含むことになる。シリサイドコンタクト５０を形
成するために消費されるソース／ドレイン接合３４中の
シリコンの量は最小に保たれる。最後に、図１５を参照
するとアルミニウムやタングステンのような導電性材料
の層６０が（ＣＶＤやスパッタリングによって）半導体
本体１０の表面上へ堆積され、パターン化され、そして
異方性エッチされて、集積回路（図示されていない）中
の各種デバイス間をつなぐ相互接続が形成される。これ
以上の多重レベルの電気的接続を形成するためには、更
に製造プロセスを続けることができる。
ン接合３４、ゲート、その他の要素（図示されていな
い）間の相互接続を半導体本体１０中に形成することが
できる。例えば、未ドープおよびドープされた酸化物を
含む中間レベルの誘電体層４６が、図１２に示すように
半導体本体１０の表面に堆積される。次に、中間レベル
の誘電体層４６およびソース／ドレイン誘電体３６中へ
コンタクトホール５８がエッチされ、ソース／ドレイン
接合３４の表面の一部を露出させる。チタンのような高
融点金属の層４８が、図１３に示すようにスパッタ堆積
を用いて表面上へ堆積される。図１４を参照すると、上
述のようにシリサイド反応プロセスが実行されて、ソー
ス／ドレイン接合３４の上のシリサイド化されたコンタ
クト５０およびＴｉＮ５２が形成され、シリサイド化さ
れていない窒化物層がシリサイド化されたコンタクト５
０、およびその他の場所上へ形成される。ＴｉＮ５２は
いくらかの未反応チタンを含むこともある。高融点金属
層４８のすべてがソース／ドレイン接合３４と反応する
わけではないので、シリサイド化コンタクト５０は、コ
ンタクト障壁層として使用されるＴｉＮ層とシリサイド
層とを含むことになる。シリサイドコンタクト５０を形
成するために消費されるソース／ドレイン接合３４中の
シリコンの量は最小に保たれる。最後に、図１５を参照
するとアルミニウムやタングステンのような導電性材料
の層６０が（ＣＶＤやスパッタリングによって）半導体
本体１０の表面上へ堆積され、パターン化され、そして
異方性エッチされて、集積回路（図示されていない）中
の各種デバイス間をつなぐ相互接続が形成される。これ
以上の多重レベルの電気的接続を形成するためには、更
に製造プロセスを続けることができる。
【００２０】上に述べた方法に続いて、その他の要素な
らびにそれらの間の接続を半導体デバイス１０中へ形成
することもできる。それらのことを実現するための方法
は当業者には既知である。その後、個々の回路は基板１
２部分から分離され、当業者には良く知られたようなワ
イヤボンディング、ダイレクトバンプボンディング等々
の方法によって、それに対して外部接続が施される。個
々の回路は、次にデュアルインラインパッケージ、チッ
プキャリア、またはマルチチップモジュールのようなそ
の他の型のパッケージ中へパッケージングされる。その
ようなパッケージの一例が、テキサスインスツルメント
社へ譲渡された１９８５年１月２２日付けの米国特許第
４，４９５，３７６号に述べられている。
らびにそれらの間の接続を半導体デバイス１０中へ形成
することもできる。それらのことを実現するための方法
は当業者には既知である。その後、個々の回路は基板１
２部分から分離され、当業者には良く知られたようなワ
イヤボンディング、ダイレクトバンプボンディング等々
の方法によって、それに対して外部接続が施される。個
々の回路は、次にデュアルインラインパッケージ、チッ
プキャリア、またはマルチチップモジュールのようなそ
の他の型のパッケージ中へパッケージングされる。その
ようなパッケージの一例が、テキサスインスツルメント
社へ譲渡された１９８５年１月２２日付けの米国特許第
４，４９５，３７６号に述べられている。
【００２１】以上、いくつかの好適実施例について詳細
に説明してきた。本発明の範囲には、ここに述べたもの
とは異なる別の実施例であって、しかも本発明の範囲に
含まれるようなものが包含されることを理解されたい。
に説明してきた。本発明の範囲には、ここに述べたもの
とは異なる別の実施例であって、しかも本発明の範囲に
含まれるようなものが包含されることを理解されたい。
【００２２】本発明は例示の実施例に関して説明してき
たが、この説明は限定的な意図のものではない。本説明
を参照することで、例示の実施例に対して各種の修正や
組み合わせが、本発明のその他の実施例とともに当業者
には明らかであろう。従って、請求の範囲はそのような
修正やその他の実施例を包含するものと解釈されるべき
である。
たが、この説明は限定的な意図のものではない。本説明
を参照することで、例示の実施例に対して各種の修正や
組み合わせが、本発明のその他の実施例とともに当業者
には明らかであろう。従って、請求の範囲はそのような
修正やその他の実施例を包含するものと解釈されるべき
である。
【００２３】以上の説明に関して更に以下の項を開示す
る。 （１）半導体本体を有する半導体デバイス中に自己整合
型のシリサイド化されたゲート構造を形成する方法であ
って、次の工程： ａ．前記半導体本体の表面上へ、少なくとも２つのゲー
ト側壁、導電性本体、および使い捨てのキャップ層を有
するゲート電極を形成すること、 ｂ．前記ゲート側壁上へ側壁スペーサーを形成するこ
と、 ｃ．前記ゲート電極に隣接して半導体本体の前記表面上
へ第１の誘電体層を形成すること、 ｄ．前記ゲート電極に隣接して前記半導体本体の前記表
面中に複数個のソース／ドレイン接合領域を形成するこ
と、 ｅ．前記使い捨てキャップ層を除去すること、および ｆ．自己整合式のシリサイドプロセスを用いて、シリサ
イド化されたゲート電極を形成すること、を含む方法。
る。 （１）半導体本体を有する半導体デバイス中に自己整合
型のシリサイド化されたゲート構造を形成する方法であ
って、次の工程： ａ．前記半導体本体の表面上へ、少なくとも２つのゲー
ト側壁、導電性本体、および使い捨てのキャップ層を有
するゲート電極を形成すること、 ｂ．前記ゲート側壁上へ側壁スペーサーを形成するこ
と、 ｃ．前記ゲート電極に隣接して半導体本体の前記表面上
へ第１の誘電体層を形成すること、 ｄ．前記ゲート電極に隣接して前記半導体本体の前記表
面中に複数個のソース／ドレイン接合領域を形成するこ
と、 ｅ．前記使い捨てキャップ層を除去すること、および ｆ．自己整合式のシリサイドプロセスを用いて、シリサ
イド化されたゲート電極を形成すること、を含む方法。
【００２４】（２）第１項記載の方法であって、前記使
い捨てキャップ層がシリコン窒化物を含んでいる方法。
い捨てキャップ層がシリコン窒化物を含んでいる方法。
【００２５】（３）第１項記載の方法であって、前記ゲ
ート電極を形成する前記工程が次の工程： ａ．前記半導体本体の前記表面上に第２の誘電体層を形
成すること、 ｂ．前記第２の誘電体層の上に第１の導電性層を堆積さ
せること、 ｃ．前記第１の導電性層の上にシリコン窒化物層を堆積
させること、および ｄ．前記第１の導電性層と前記シリコン窒化物層とをエ
ッチして、前記導電性本体と前記使い捨てキャップ層と
を形成することを含んでいる方法。
ート電極を形成する前記工程が次の工程： ａ．前記半導体本体の前記表面上に第２の誘電体層を形
成すること、 ｂ．前記第２の誘電体層の上に第１の導電性層を堆積さ
せること、 ｃ．前記第１の導電性層の上にシリコン窒化物層を堆積
させること、および ｄ．前記第１の導電性層と前記シリコン窒化物層とをエ
ッチして、前記導電性本体と前記使い捨てキャップ層と
を形成することを含んでいる方法。
【００２６】（４）第１項記載の方法であって、前記シ
リサイド化されたゲート電極を形成する工程が次の工
程： ａ．前記ゲート電極および前記ソース／ドレイン接合領
域を覆って高融点金属の層を堆積させる工程、 ｂ．前記高融点金属の層をアニールして前記シリサイド
化されたゲート電極並びに前記ソース／ドレイン接合お
よび前記側壁スペーサー領域を覆うシリサイド化されて
いない層を形成する工程であって、前記シリサイド化さ
れていない層が、高融点金属の窒化物、未反応の高融点
金属、または高融点金属の窒化物と未反応の高融点金属
の両方のいずれかを含んでいる工程、 ｃ．前記シリサイド化されていない層を選択的に除去す
る工程、および ｄ．前記シリサイド化されたゲート電極をアニールして
ゲートのシート抵抗を低減化する工程、を含んでいる方
法。
リサイド化されたゲート電極を形成する工程が次の工
程： ａ．前記ゲート電極および前記ソース／ドレイン接合領
域を覆って高融点金属の層を堆積させる工程、 ｂ．前記高融点金属の層をアニールして前記シリサイド
化されたゲート電極並びに前記ソース／ドレイン接合お
よび前記側壁スペーサー領域を覆うシリサイド化されて
いない層を形成する工程であって、前記シリサイド化さ
れていない層が、高融点金属の窒化物、未反応の高融点
金属、または高融点金属の窒化物と未反応の高融点金属
の両方のいずれかを含んでいる工程、 ｃ．前記シリサイド化されていない層を選択的に除去す
る工程、および ｄ．前記シリサイド化されたゲート電極をアニールして
ゲートのシート抵抗を低減化する工程、を含んでいる方
法。
【００２７】（５）第４項記載の方法であって、前記ア
ニール工程が窒素を含む雰囲気中で実行される方法。
ニール工程が窒素を含む雰囲気中で実行される方法。
【００２８】（６）第４項記載の方法であって、前記ア
ニール工程が不活性雰囲気中で実行される方法。
ニール工程が不活性雰囲気中で実行される方法。
【００２９】（７）第２項記載の方法であって、前記使
い捨てキャップ層を除去する工程がシリコン窒化物の選
択的エッチングを含んでいる方法。
い捨てキャップ層を除去する工程がシリコン窒化物の選
択的エッチングを含んでいる方法。
【００３０】（８）第１項記載の方法であって、更に次
の工程： ａ．前記ソース／ドレイン接合領域および前記ゲート電
極の上に中間レベルの誘電体領域を形成すること、 ｂ．前記中間レベル誘電体層中に複数個のコンタクトホ
ールをエッチして、前記ソース／ドレイン接合領域の一
部を露出させること、 ｃ．前記ソース／ドレイン接合領域の前記露出部分上
で、前記コンタクトホールの各々に対してシリサイド化
されたコンタクト障壁を形成すること、 ｄ．導電性材料の層を堆積させること、および ｅ．前記導電性材料の層をパターニングおよびエッチし
て、複数個の相互接続線を形成すること、を含む方法。
の工程： ａ．前記ソース／ドレイン接合領域および前記ゲート電
極の上に中間レベルの誘電体領域を形成すること、 ｂ．前記中間レベル誘電体層中に複数個のコンタクトホ
ールをエッチして、前記ソース／ドレイン接合領域の一
部を露出させること、 ｃ．前記ソース／ドレイン接合領域の前記露出部分上
で、前記コンタクトホールの各々に対してシリサイド化
されたコンタクト障壁を形成すること、 ｄ．導電性材料の層を堆積させること、および ｅ．前記導電性材料の層をパターニングおよびエッチし
て、複数個の相互接続線を形成すること、を含む方法。
【００３１】（９）第８項記載の方法であって、前記シ
リサイド化されたコンタクト障壁を形成する工程が次の
工程： ａ．前記中間レベルの誘電体および前記コンタクトホー
ルを覆って高融点金属の層を堆積させる工程、および ｂ．高融点金属の前記層を窒素または不活性雰囲気中で
アニールして、前記シリサイド層を前記ソース／ドレイ
ン接合領域の前記露出部分上に形成し、前記シリサイド
層、前記中間レベル誘電体及び前記コンタクトホールの
側壁を覆うシリサイド化していない層を形成する工程で
あって、ここで前記シリサイド化していない層が、高融
点金属の窒化物、未反応の高融点金属、または高融点金
属の窒化物と未反応の高融点金属の両方のいずれかを含
んでいる工程、を含んでいる方法。
リサイド化されたコンタクト障壁を形成する工程が次の
工程： ａ．前記中間レベルの誘電体および前記コンタクトホー
ルを覆って高融点金属の層を堆積させる工程、および ｂ．高融点金属の前記層を窒素または不活性雰囲気中で
アニールして、前記シリサイド層を前記ソース／ドレイ
ン接合領域の前記露出部分上に形成し、前記シリサイド
層、前記中間レベル誘電体及び前記コンタクトホールの
側壁を覆うシリサイド化していない層を形成する工程で
あって、ここで前記シリサイド化していない層が、高融
点金属の窒化物、未反応の高融点金属、または高融点金
属の窒化物と未反応の高融点金属の両方のいずれかを含
んでいる工程、を含んでいる方法。
【００３２】（１０）第４項記載の方法であって、前記
高融点金属の層がチタンを含んでいる方法。
高融点金属の層がチタンを含んでいる方法。
【００３３】（１１）第９項記載の方法であって、前記
高融点金属の層がチタンを含んでいる方法。
高融点金属の層がチタンを含んでいる方法。
【００３４】（１２）第１項記載の方法であって、前記
導電性本体がポリシリコンを含んでいる方法。
導電性本体がポリシリコンを含んでいる方法。
【００３５】（１３）第１項記載の方法であって、更
に、次の工程： ａ．前記半導体本体の表面中の前記ゲート電極に対向す
る前記ソース／ドレイン接合領域の側にチャンネルスト
ップ領域を形成すること、および ｂ．前記チャンネルストップ領域を覆ってフィールド絶
縁領域を形成すること、の工程を含む方法。
に、次の工程： ａ．前記半導体本体の表面中の前記ゲート電極に対向す
る前記ソース／ドレイン接合領域の側にチャンネルスト
ップ領域を形成すること、および ｂ．前記チャンネルストップ領域を覆ってフィールド絶
縁領域を形成すること、の工程を含む方法。
【００３６】（１４）第１項記載の方法であって、更
に、前記側壁スペーサーを形成する工程に先立って、低
ドーズのイオン打ち込みを行って低濃度にドープされた
ドレイン領域を形成する工程を含む方法。
に、前記側壁スペーサーを形成する工程に先立って、低
ドーズのイオン打ち込みを行って低濃度にドープされた
ドレイン領域を形成する工程を含む方法。
【００３７】（１５）第１項記載の方法であって、更
に、次の工程： ａ．前記シリサイド化されたゲート電極を形成する前記
工程の後に、選択的エッチによって前記第１の誘電体層
を除去する工程、 ｂ．前記半導体本体を覆って高融点金属の層を堆積させ
る工程、 ｃ．前記高融点金属の層をアニールして、シリサイド化
されたソース／ドレイン接合領域および前記側壁スペー
サーおよびフィールド絶縁領域を覆うシリサイド化され
ていない層を形成する工程であって、前記シリサイド化
されていない層が高融点金属の窒化物、未反応の高融点
金属、または高融点金属の窒化物と未反応の高融点金属
の両方のいずれかを含んでいる工程、 ｄ．前記シリサイド化されていない層を選択的に除去す
ること、および ｅ．前記シリサイド化されたソース／ドレイン接合をア
ニールして、ソース／ドレインシート抵抗を低減化する
工程、を含む方法。
に、次の工程： ａ．前記シリサイド化されたゲート電極を形成する前記
工程の後に、選択的エッチによって前記第１の誘電体層
を除去する工程、 ｂ．前記半導体本体を覆って高融点金属の層を堆積させ
る工程、 ｃ．前記高融点金属の層をアニールして、シリサイド化
されたソース／ドレイン接合領域および前記側壁スペー
サーおよびフィールド絶縁領域を覆うシリサイド化され
ていない層を形成する工程であって、前記シリサイド化
されていない層が高融点金属の窒化物、未反応の高融点
金属、または高融点金属の窒化物と未反応の高融点金属
の両方のいずれかを含んでいる工程、 ｄ．前記シリサイド化されていない層を選択的に除去す
ること、および ｅ．前記シリサイド化されたソース／ドレイン接合をア
ニールして、ソース／ドレインシート抵抗を低減化する
工程、を含む方法。
【００３８】（１６）第１５項記載の方法であって、前
記シリサイド化されたソース／ドレイン接合が第１のシ
リサイド化層を含み、前記シリサイド化されたゲート電
極が第２のシリサイド層を含み、ここで前記第２のシリ
サイド層が前記第１のシリサイド層よりも厚いものであ
る方法。
記シリサイド化されたソース／ドレイン接合が第１のシ
リサイド化層を含み、前記シリサイド化されたゲート電
極が第２のシリサイド層を含み、ここで前記第２のシリ
サイド層が前記第１のシリサイド層よりも厚いものであ
る方法。
【００３９】（１７）基板を有する絶縁ゲート電界効果
トランジスターを形成する方法であって、次の工程： ａ．前記基板の表面にドープされたウエル領域を形成す
ること、 ｂ．前記ウエル領域の表面にフィールド絶縁領域を形成
すること、 ｃ．前記ウエル領域の前記表面に前記フィールド絶縁領
域によって取り囲まれた第１の誘電体層を形成するこ
と、 ｄ．前記第１の誘電体層の上にポリシリコン層を堆積さ
せること、 ｅ．前記ポリシリコン層の上にシリコン窒化物層を堆積
させること、 ｆ．前記ポリシリコン層および前記シリコン窒化物層を
エッチして、側壁を有するゲート電極を形成すること、 ｇ．前記シリコン窒化物層および前記ポリシリコン層の
側壁上へ側壁スペーサーを形成すること、 ｈ．前記ウエル領域の上の前記ゲート電極と前記フィー
ルド絶縁領域との間に第２の誘電体層を形成すること、 ｉ．前記第２の誘電体層を通して、複数個のソース／ド
レイン接合領域を打ち込みによって形成すること、 ｊ．選択的エッチを用いて前記シリコン窒化物層を除去
すること、 ｋ．前記ゲート電極、前記第２の誘電体層、および前記
フィールド絶縁領域を覆って、高融点金属の層を堆積さ
せること、 ｌ．前記高融点金属の層をアニールして、前記ゲート電
極の表面上にシリサイドの層を形成し、前記フィールド
絶縁領域および第２の誘電体層を覆ってシリサイド化さ
れていない高融点金属の層および／または金属の窒化物
の層を形成すること、および ｍ．前記シリサイド化されていない高融点金属の層およ
び／または金属の窒化物の層を選択的に除去すること、
を含む方法。
トランジスターを形成する方法であって、次の工程： ａ．前記基板の表面にドープされたウエル領域を形成す
ること、 ｂ．前記ウエル領域の表面にフィールド絶縁領域を形成
すること、 ｃ．前記ウエル領域の前記表面に前記フィールド絶縁領
域によって取り囲まれた第１の誘電体層を形成するこ
と、 ｄ．前記第１の誘電体層の上にポリシリコン層を堆積さ
せること、 ｅ．前記ポリシリコン層の上にシリコン窒化物層を堆積
させること、 ｆ．前記ポリシリコン層および前記シリコン窒化物層を
エッチして、側壁を有するゲート電極を形成すること、 ｇ．前記シリコン窒化物層および前記ポリシリコン層の
側壁上へ側壁スペーサーを形成すること、 ｈ．前記ウエル領域の上の前記ゲート電極と前記フィー
ルド絶縁領域との間に第２の誘電体層を形成すること、 ｉ．前記第２の誘電体層を通して、複数個のソース／ド
レイン接合領域を打ち込みによって形成すること、 ｊ．選択的エッチを用いて前記シリコン窒化物層を除去
すること、 ｋ．前記ゲート電極、前記第２の誘電体層、および前記
フィールド絶縁領域を覆って、高融点金属の層を堆積さ
せること、 ｌ．前記高融点金属の層をアニールして、前記ゲート電
極の表面上にシリサイドの層を形成し、前記フィールド
絶縁領域および第２の誘電体層を覆ってシリサイド化さ
れていない高融点金属の層および／または金属の窒化物
の層を形成すること、および ｍ．前記シリサイド化されていない高融点金属の層およ
び／または金属の窒化物の層を選択的に除去すること、
を含む方法。
【００４０】（１８）第１７項記載の方法であって、前
記アニール工程が窒素を含む雰囲気中で実行される方
法。
記アニール工程が窒素を含む雰囲気中で実行される方
法。
【００４１】（１９）第１７項記載の方法であって、前
記高融点金属の層がチタンを含んでいる方法。
記高融点金属の層がチタンを含んでいる方法。
【００４２】（２０）半導体デバイスであって： ａ．複数のソース／ドレイン接合領域と１つのゲートを
含む絶縁ゲート電界効果トランジスターであって、前記
ゲートが第１の厚さの第１のシリサイド層を含み、前記
ソース／ドレイン接合領域が第２の厚さの第２のシリサ
イド層を含み、前記第１の厚さが前記第２の厚さよりも
厚いものである絶縁ゲート電界効果トランジスター、 ｂ．前記絶縁ゲート電界効果トランジスターの上に位置
して前記ソース／ドレイン接合領域に直接接している中
間レベル誘電体であって、前記ソース／ドレイン接合領
域まで延びる複数個のコンタクトホールを有する中間レ
ベル誘電体、および ｃ．前記コンタクトホール内にあって前記ソース／ドレ
イン接合領域に直接接しているシリサイド化されたコン
タクト、を含む半導体デバイス。
含む絶縁ゲート電界効果トランジスターであって、前記
ゲートが第１の厚さの第１のシリサイド層を含み、前記
ソース／ドレイン接合領域が第２の厚さの第２のシリサ
イド層を含み、前記第１の厚さが前記第２の厚さよりも
厚いものである絶縁ゲート電界効果トランジスター、 ｂ．前記絶縁ゲート電界効果トランジスターの上に位置
して前記ソース／ドレイン接合領域に直接接している中
間レベル誘電体であって、前記ソース／ドレイン接合領
域まで延びる複数個のコンタクトホールを有する中間レ
ベル誘電体、および ｃ．前記コンタクトホール内にあって前記ソース／ドレ
イン接合領域に直接接しているシリサイド化されたコン
タクト、を含む半導体デバイス。
【００４３】（２１）半導体デバイス（１０）中に自己
整合されたシリサイド化ゲート（４４）を形成する方
法。導電性本体（２２）と使い捨てキャップ（２４）を
有するゲート電極が半導体本体の表面上に形成される。
ゲート電極の側端には側壁スペーサー（３２）が形成さ
れる。露出した半導体表面を覆って、側壁スペーサ（３
２）およびフィールド絶縁層（１８）に隣接して表面誘
電体（３６）が形成される。使い捨てキャップ（２４）
はゲート電極（２２）上に誘電体が形成されるのを阻止
する。イオン打ち込みまたは別の適用なドーピング法に
よって、ゲート電極に隣接した半導体本体表面にソース
／ドレイン接合領域（３４）が形成される。次に、使い
捨てキャップ（２４）が選択的に除去され、自己整合さ
れたシリサイド反応プロセスによって、ゲート電極を覆
ってシリサイド層（４０）が形成される。付加的な自己
整合的なシリサイドプロセスを用いて、ゲートシリサイ
ド層（４０）よりも薄いソース／ドレイン接合シリサイ
ド層を形成することはオプションである。
整合されたシリサイド化ゲート（４４）を形成する方
法。導電性本体（２２）と使い捨てキャップ（２４）を
有するゲート電極が半導体本体の表面上に形成される。
ゲート電極の側端には側壁スペーサー（３２）が形成さ
れる。露出した半導体表面を覆って、側壁スペーサ（３
２）およびフィールド絶縁層（１８）に隣接して表面誘
電体（３６）が形成される。使い捨てキャップ（２４）
はゲート電極（２２）上に誘電体が形成されるのを阻止
する。イオン打ち込みまたは別の適用なドーピング法に
よって、ゲート電極に隣接した半導体本体表面にソース
／ドレイン接合領域（３４）が形成される。次に、使い
捨てキャップ（２４）が選択的に除去され、自己整合さ
れたシリサイド反応プロセスによって、ゲート電極を覆
ってシリサイド層（４０）が形成される。付加的な自己
整合的なシリサイドプロセスを用いて、ゲートシリサイ
ド層（４０）よりも薄いソース／ドレイン接合シリサイ
ド層を形成することはオプションである。
【図１】本発明の好適実施例に従う自己整合型のシリサ
イドゲート構造の断面図。
イドゲート構造の断面図。
【図２】本発明の好適実施例の各工程段階における断面
図であって、ｐウエル１４、チャンネルストップ領域１
６、およびフィールド絶縁領域１８の形成後の、シリコ
ン基板１２を有する半導体本体１０の断面図。
図であって、ｐウエル１４、チャンネルストップ領域１
６、およびフィールド絶縁領域１８の形成後の、シリコ
ン基板１２を有する半導体本体１０の断面図。
【図３】本発明の好適実施例の各工程段階における断面
図であって、ゲート誘電体層を形成した後の断面図。
図であって、ゲート誘電体層を形成した後の断面図。
【図４】本発明の好適実施例の各工程段階における断面
図であって、窒化物／ポリシリコン積層構造をパターン
化した後の断面図。
図であって、窒化物／ポリシリコン積層構造をパターン
化した後の断面図。
【図５】本発明の好適実施例の各工程段階における断面
図であって、オプションのＬＤＤ形成が行われた場合の
断面図。
図であって、オプションのＬＤＤ形成が行われた場合の
断面図。
【図６】本発明の好適実施例の各工程段階における断面
図であって、側壁スペーサーを形成した後の断面図。
図であって、側壁スペーサーを形成した後の断面図。
【図７】本発明の好適実施例の各工程段階における断面
図であって、ソース／ドレイン領域を覆う酸化物層の形
成後の断面図。
図であって、ソース／ドレイン領域を覆う酸化物層の形
成後の断面図。
【図８】本発明の好適実施例の各工程段階における断面
図であって、窒化物層のエッチング除去の後の断面図。
図であって、窒化物層のエッチング除去の後の断面図。
【図９】本発明の好適実施例の各工程段階における断面
図であって、半導体本体上へ高融点金属を堆積させた後
の断面図。
図であって、半導体本体上へ高融点金属を堆積させた後
の断面図。
【図１０】本発明の好適実施例の各工程段階における断
面図であって、サリサイド反応後の断面図。
面図であって、サリサイド反応後の断面図。
【図１１】本発明の好適実施例の各工程段階における断
面図であって、余剰のチタンおよびチタン窒化物を除去
した後の断面図。
面図であって、余剰のチタンおよびチタン窒化物を除去
した後の断面図。
【図１２】本発明の好適実施例の相互接続を含む場合の
各工程段階における断面図であって、半導体本体の表面
上へ中間レベルの誘電体層を堆積させた後の断面図。
各工程段階における断面図であって、半導体本体の表面
上へ中間レベルの誘電体層を堆積させた後の断面図。
【図１３】本発明の好適実施例の相互接続を含む場合の
各工程段階における断面図であって、高融点金属を堆積
させた後の断面図。
各工程段階における断面図であって、高融点金属を堆積
させた後の断面図。
【図１４】本発明の好適実施例の相互接続を含む場合の
各工程段階における断面図であって、シリサイド反応後
の断面図。
各工程段階における断面図であって、シリサイド反応後
の断面図。
【図１５】本発明の好適実施例の相互接続を含む場合の
各工程段階における断面図であって、相互接続を形成し
た後の断面図。
各工程段階における断面図であって、相互接続を形成し
た後の断面図。
１０ 半導体本体 １２ 基板 １４ ｐウエル １５ デバイスチャンネル １６ チャンネルストップ領域 １８ フィールド絶縁領域 ２０ ゲート絶縁層 ２２ ドープされたポリシリコン層 ２４ シリコン窒化物層 ３０ 低濃度にドープされたドレイン ３２ 側壁スペーサー ３４ ソース／ドレイン接合 ３６ 酸化物層 ３８ 高融点金属層 ４０ シリサイド層 ４２ ＴｉＮ層 ４３ ソース／ドレインシリサイド層 ４４ シリサイド化されたゲート ４６ 中間レベル誘電体 ４８ 高融点金属層 ５０ シリサイド化されたコンタクト ５２ 高融点金属窒化物層 ５８ コンタクトホール ６０ 導電層
Claims (2)
- 【請求項１】 半導体本体を有する半導体デバイス中に
自己整合型のシリサイド化されたゲート構造を形成する
方法であって、次の工程： ａ．前記半導体本体の表面上へ、少なくとも２つのゲー
ト側壁、導電性本体、および使い捨てのキャップ層を有
するゲート電極を形成すること、 ｂ．前記ゲート側壁上へ側壁スペーサーを形成するこ
と、 ｃ．前記ゲート電極に隣接して半導体本体の前記表面上
へ第１の誘電体層を形成すること、 ｄ．前記ゲート電極に隣接して前記半導体本体の前記表
面中に複数個のソース／ドレイン接合領域を形成するこ
と、 ｅ．前記使い捨てキャップ層を除去すること、および ｆ．自己整合式のシリサイドプロセスを用いて、シリサ
イド化されたゲート電極を形成すること、を含む方法。 - 【請求項２】 半導体デバイスであって： ａ．複数のソース／ドレイン接合領域と１つのゲートを
含む絶縁ゲート電界効果トランジスターであって、前記
ゲートが第１の厚さの第１のシリサイド層を含み、前記
ソース／ドレイン接合領域が第２の厚さの第２のシリサ
イド層を含み、前記第１の厚さが前記第２の厚さよりも
厚いものである絶縁ゲート電界効果トランジスター、 ｂ．前記絶縁ゲート電界効果トランジスターの上に位置
して前記ソース／ドレイン接合領域に直接接している中
間レベル誘電体であって、前記ソース／ドレイン接合領
域まで延びる複数個のコンタクトホールを有する中間レ
ベル誘電体、および ｃ．前記コンタクトホール内にあって前記ソース／ドレ
イン接合領域に直接接しているシリサイド化されたコン
タクト、を含む半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US5243693A | 1993-04-22 | 1993-04-22 | |
| US052436 | 1993-04-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07135317A true JPH07135317A (ja) | 1995-05-23 |
Family
ID=21977601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6083328A Pending JPH07135317A (ja) | 1993-04-22 | 1994-04-21 | 自己整合型シリサイドゲート |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5447875A (ja) |
| JP (1) | JPH07135317A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006202860A (ja) * | 2005-01-19 | 2006-08-03 | Toshiba Corp | 半導体装置及びその製造方法 |
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