JPH0693494B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH0693494B2 JPH0693494B2 JP59049042A JP4904284A JPH0693494B2 JP H0693494 B2 JPH0693494 B2 JP H0693494B2 JP 59049042 A JP59049042 A JP 59049042A JP 4904284 A JP4904284 A JP 4904284A JP H0693494 B2 JPH0693494 B2 JP H0693494B2
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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-
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
【発明の詳細な説明】 〔技術分野〕 本発明は、半導体集積回路装置（以下、ICという）に適
用して有効な技術に関するものであり、特に、絶縁ゲー
ト型電界効果トランジスタ（以下、MISFETという）を備
えたICに適用して有効な技術に関するものである。
用して有効な技術に関するものであり、特に、絶縁ゲー
ト型電界効果トランジスタ（以下、MISFETという）を備
えたICに適用して有効な技術に関するものである。
Ｎチャンネル型MISFETを備えたICにおいて、Ｎチャンネ
ルMISFETのドレイン領域近傍に生じる電界を緩和し、ホ
ットキャリアによるしきい値電圧の変動を防止するため
に、２重ドレイン構造を採用することが知られている
（特開昭51−68776号公報）。
ルMISFETのドレイン領域近傍に生じる電界を緩和し、ホ
ットキャリアによるしきい値電圧の変動を防止するため
に、２重ドレイン構造を採用することが知られている
（特開昭51−68776号公報）。
このドレイン領域は、高い不純物濃度の第１半導体領域
は、それよりも低い不純物濃度で第１半導体領域を覆う
ように設けられた第２半導体領域とによって構成されて
おり、通常、MISFETのゲート電極を耐不純物導入のため
のマスクとして用い、該マスクによって形成している。
は、それよりも低い不純物濃度で第１半導体領域を覆う
ように設けられた第２半導体領域とによって構成されて
おり、通常、MISFETのゲート電極を耐不純物導入のため
のマスクとして用い、該マスクによって形成している。
しかしながら、本発明者の検討の結果、ICの高集積化に
際し、ゲート電極端部からチャネルが形成されるべき領
域へのソース領域およびドレイン領域の回り込みが著し
いために、実効チャネル長を低下させ、短チャンネル効
果を誘発するという問題点を明らかにした。
際し、ゲート電極端部からチャネルが形成されるべき領
域へのソース領域およびドレイン領域の回り込みが著し
いために、実効チャネル長を低下させ、短チャンネル効
果を誘発するという問題点を明らかにした。
一方、２重ドレイン構造と同様に、ホットキャリアによ
るしきい値電圧の変動を防止するLDD構造を採用するIC
が知られている（日経エレクトロニクス,1983年８月22
日発行，別冊マイクロデパイセズ,P.83）。
るしきい値電圧の変動を防止するLDD構造を採用するIC
が知られている（日経エレクトロニクス,1983年８月22
日発行，別冊マイクロデパイセズ,P.83）。
このドレイン領域は、高い不純物濃度の第３半導体領域
と、それよりも低い不純物濃度で第３半導体領域はチャ
ネルが形成されるべき領域との間部に設けられた第４半
導体領域とによって構成されており、第３半導体領域は
ゲート電極を、第４半導体領域はゲート電極両側部に自
己整合で設けられたサイドウォールを耐不純物導入のた
めのマスクとして用い、該マスクによって形成してい
る。
と、それよりも低い不純物濃度で第３半導体領域はチャ
ネルが形成されるべき領域との間部に設けられた第４半
導体領域とによって構成されており、第３半導体領域は
ゲート電極を、第４半導体領域はゲート電極両側部に自
己整合で設けられたサイドウォールを耐不純物導入のた
めのマスクとして用い、該マスクによって形成してい
る。
しかしながら、本発明者の検討の結果、前記２重ドレイ
ン構造に述べた短チャンネル効果を抑制することはでき
るが、前記第４半導体領域による相互コンダクタンスの
低下が著しく、動作時間の高速化に適さないという問題
点を明らかにした。
ン構造に述べた短チャンネル効果を抑制することはでき
るが、前記第４半導体領域による相互コンダクタンスの
低下が著しく、動作時間の高速化に適さないという問題
点を明らかにした。
本発明の目的は、MISFETを備えたICにおいて、MISFETの
実効チャネル長を充分に確保することが可能な技術手段
を提供することにある。
実効チャネル長を充分に確保することが可能な技術手段
を提供することにある。
本発明の他の目的は、MISFETを備えたICにおいて、短チ
ャネル効果を防止することが可能な技術手段を提供する
ことにある。
ャネル効果を防止することが可能な技術手段を提供する
ことにある。
本発明の他の目的は、MISFETを備えたICの集積度の向上
と動作時間の高速化を図ることが可能な技術手段を提供
することにある。
と動作時間の高速化を図ることが可能な技術手段を提供
することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付した図面によって明らかになる
であろう。
明細書の記述および添付した図面によって明らかになる
であろう。
本願によって開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。
要を簡単に説明すれば、以下のとおりである。
すなわち、同一導電型で異なる不純物濃度の２つの半導
体領域によって構成されるドレイン領域またはソース領
域を形成するためのそれぞれの不純物を、ゲート電極お
よびその両側部に設けられたサイドウォールを介して半
導体基板内に導入することにより、チャネルが形成され
るべき領域へのソース領域またはドレイン領域への回り
込みを抑制し、実効チャネル長を充分に確保ができると
いう作用で、MISFETの短チャンネル効果を防止すること
にある。
体領域によって構成されるドレイン領域またはソース領
域を形成するためのそれぞれの不純物を、ゲート電極お
よびその両側部に設けられたサイドウォールを介して半
導体基板内に導入することにより、チャネルが形成され
るべき領域へのソース領域またはドレイン領域への回り
込みを抑制し、実効チャネル長を充分に確保ができると
いう作用で、MISFETの短チャンネル効果を防止すること
にある。
本発明をＮチャネル型MISFETを備えたICに適応した場合
について説明する。
について説明する。
なお、全図において、同一機能を有するものは同一符号
を付け、そのくり返しの説明は省略する。
を付け、そのくり返しの説明は省略する。
第１図は、本発明の実施例Ｉを説明するためのICの要部
断面図である。
断面図である。
第１図において、１はシリコン単結晶からなるP-型の半
導体基板（以下、基板という）であり、ICを構成するた
めのものである。２は半導体素子が形成されるべき領域
間部の基板１主面上部に設けられたフィールド絶縁膜で
あり、半導体素子間を電気的に分離するためのものであ
る。３はフィールド絶縁膜２下部の基板１主面部に設け
られたＰ型のチャネルストッパ領域であり、寄生MISFET
による半導体素子間のリーク現象を防止するためのもの
である。４はMISFETが形成されるべき領域の基板１主面
上部に設けられた絶縁膜であり、主としてゲート絶縁膜
として使用するもので、MISFETを構成するためのもので
ある。５は絶縁膜４の所定上面部に設けられた第１層目
の導電層であり、主としてゲート電極として用いられる
もので、MISFETを構成するためのものである。６は主と
して第１層目の導電層５（ゲート電極）両側部のゲート
絶縁膜４上面部に自己整合で設けられた絶縁性のサイド
ウォールであり、ドレイン領域またはソース領域として
用いられる一対の半導体領域をより隔離し、実効チャネ
ル長を充分に確保するためのものである。７はそのチャ
ネルが形成されるべき領域側の端部が第１層目の導電層
５（ゲート電極）端部と同等もしくはそれよりも外側の
部分の基板１主面部に設けられたn+型の第１半導体領域
であり、ソース領域またはドレイン領域として用いられ
るもので、MISFETを構成するためのものである。８は第
１半導体領域７を覆うように設けられたn-型の第２の半
導体領域であり、チャネルが形成されるべき領域の基板
１主面部と第１半導体領域（ドレイン領域）７との境界
部近傍に生じる電界を緩和させ、ホットキャリアによる
MISFETのしきい値電圧の変動を抑制させるためのもので
ある。Ｎチャンネル型MISFETは、基板1,絶縁膜4,第１層
目の導電層5,一対の半導体領域7,8とによって構成され
る。９は基板１上部に半導体素子を覆うようにして設け
られた絶縁膜であり、主としてその上部に設けられる第
２層目の導電層と半導体素子とを電気的に分離するため
のものである。9Aは所定の第１半導体領域７上部の絶縁
膜９を選択的に除去して設けられた接続孔であり、第１
半導体領域７と第２層目の導電層とを電気的に接続させ
るためのものである。10は接続孔9Aを介して所定の第１
半導体領域７と電気的に接続し絶縁膜９の所定上面部を
延在して設けられた第２層目の導電層であり、例えば、
半導体素子間を電気的に接続するためのものである。11
は絶縁膜９の上部に第２層目の導電層10を覆うようにし
て設けられた絶縁膜であり、第２層目の導電層10と図示
していないが第３層目の導電層とを電気的に分離するた
めのものである。12は絶縁膜11の上部に第３層目の導電
層を覆うようにして設けられた保護層であり、主として
第３層目の導電層を外部雰囲気から保護するためのもの
である。
導体基板（以下、基板という）であり、ICを構成するた
めのものである。２は半導体素子が形成されるべき領域
間部の基板１主面上部に設けられたフィールド絶縁膜で
あり、半導体素子間を電気的に分離するためのものであ
る。３はフィールド絶縁膜２下部の基板１主面部に設け
られたＰ型のチャネルストッパ領域であり、寄生MISFET
による半導体素子間のリーク現象を防止するためのもの
である。４はMISFETが形成されるべき領域の基板１主面
上部に設けられた絶縁膜であり、主としてゲート絶縁膜
として使用するもので、MISFETを構成するためのもので
ある。５は絶縁膜４の所定上面部に設けられた第１層目
の導電層であり、主としてゲート電極として用いられる
もので、MISFETを構成するためのものである。６は主と
して第１層目の導電層５（ゲート電極）両側部のゲート
絶縁膜４上面部に自己整合で設けられた絶縁性のサイド
ウォールであり、ドレイン領域またはソース領域として
用いられる一対の半導体領域をより隔離し、実効チャネ
ル長を充分に確保するためのものである。７はそのチャ
ネルが形成されるべき領域側の端部が第１層目の導電層
５（ゲート電極）端部と同等もしくはそれよりも外側の
部分の基板１主面部に設けられたn+型の第１半導体領域
であり、ソース領域またはドレイン領域として用いられ
るもので、MISFETを構成するためのものである。８は第
１半導体領域７を覆うように設けられたn-型の第２の半
導体領域であり、チャネルが形成されるべき領域の基板
１主面部と第１半導体領域（ドレイン領域）７との境界
部近傍に生じる電界を緩和させ、ホットキャリアによる
MISFETのしきい値電圧の変動を抑制させるためのもので
ある。Ｎチャンネル型MISFETは、基板1,絶縁膜4,第１層
目の導電層5,一対の半導体領域7,8とによって構成され
る。９は基板１上部に半導体素子を覆うようにして設け
られた絶縁膜であり、主としてその上部に設けられる第
２層目の導電層と半導体素子とを電気的に分離するため
のものである。9Aは所定の第１半導体領域７上部の絶縁
膜９を選択的に除去して設けられた接続孔であり、第１
半導体領域７と第２層目の導電層とを電気的に接続させ
るためのものである。10は接続孔9Aを介して所定の第１
半導体領域７と電気的に接続し絶縁膜９の所定上面部を
延在して設けられた第２層目の導電層であり、例えば、
半導体素子間を電気的に接続するためのものである。11
は絶縁膜９の上部に第２層目の導電層10を覆うようにし
て設けられた絶縁膜であり、第２層目の導電層10と図示
していないが第３層目の導電層とを電気的に分離するた
めのものである。12は絶縁膜11の上部に第３層目の導電
層を覆うようにして設けられた保護層であり、主として
第３層目の導電層を外部雰囲気から保護するためのもの
である。
次に、本実施例の具体的な製造工程について説明する。
第２図乃至第６図は、本発明の実施例Ｉを説明するため
の各製造工程におけるICの要部断面図である。
の各製造工程におけるICの要部断面図である。
まず、基板１を用意する。そして、この基板１の半導体
素子間となるその主面部にｐ型の不純物、例えばボロン
（Ｂ）イオンをイオン打込み技術によって導入し、チャ
ネルストッパ領域３を形成し、この工程と略同時に、そ
の上部にフィールド絶縁膜２を形成する。フィールド絶
縁膜２は、基板１の選択的な熱酸化技術による酸化シリ
コン膜を用い、その膜厚を6000乃至8000〔Å〕程度に形
成すればよい。次に、絶縁膜４を形成する。これは、熱
酸化技術による酸化シリコン膜を用い、その膜厚を300
乃至400〔Å〕程度に形成すればよい。そして、全面に
例えばタングステン合金層をスパッタ蒸着技術によって
その膜厚を3000〔Å〕程度に形成し、それを異方性エッ
チング技術によってパターニングして、第２図に示すよ
うに、第１層目の導電層５を形成する。
素子間となるその主面部にｐ型の不純物、例えばボロン
（Ｂ）イオンをイオン打込み技術によって導入し、チャ
ネルストッパ領域３を形成し、この工程と略同時に、そ
の上部にフィールド絶縁膜２を形成する。フィールド絶
縁膜２は、基板１の選択的な熱酸化技術による酸化シリ
コン膜を用い、その膜厚を6000乃至8000〔Å〕程度に形
成すればよい。次に、絶縁膜４を形成する。これは、熱
酸化技術による酸化シリコン膜を用い、その膜厚を300
乃至400〔Å〕程度に形成すればよい。そして、全面に
例えばタングステン合金層をスパッタ蒸着技術によって
その膜厚を3000〔Å〕程度に形成し、それを異方性エッ
チング技術によってパターニングして、第２図に示すよ
うに、第１層目の導電層５を形成する。
次に、第３図に示すように、導電層５を覆うように、例
えば酸化シリコン膜6Aを形成する。これは、膜厚が略均
一化できる化学的気相析出技術（以下、CVDという）に
よってその平坦部の膜厚を前記導電層５と同程度に形成
すればよい。
えば酸化シリコン膜6Aを形成する。これは、膜厚が略均
一化できる化学的気相析出技術（以下、CVDという）に
よってその平坦部の膜厚を前記導電層５と同程度に形成
すればよい。
そして、酸化シリコン膜6Aをその上面部から均一な膜厚
で除去していくと、第４図に示すように、その幅（図中
のＬ）が0.2乃至0.4〔μｍ〕程度の自己整合によるサイ
ドウォール６が形成される。サイドウォール６は、CVD
技術によるフォスフォシリケートガラス膜，プラズマ技
術による酸化シリコン膜および窒化シリコン膜等を用
い、前記と同様の製造工程で形成してもよい。
で除去していくと、第４図に示すように、その幅（図中
のＬ）が0.2乃至0.4〔μｍ〕程度の自己整合によるサイ
ドウォール６が形成される。サイドウォール６は、CVD
技術によるフォスフォシリケートガラス膜，プラズマ技
術による酸化シリコン膜および窒化シリコン膜等を用
い、前記と同様の製造工程で形成してもよい。
次に、導電層５およびサイドウォール６を耐不純物導入
のためのマスクにして用い、ｎ型の不純物、例えばドー
ズ量0.5×1016乃至１×1016〔atms/cm2〕程度のリンイ
オンを、80〔Kev〕程度のエネルギーで絶縁膜４を介し
た基板１主面部に導入し、更にドーズ量1017乃至10
18〔atms/cm2〕程度のヒ素イオンを、50〜80〔KeV〕程
度のエネルギーで絶縁膜４を介した基板１主面部に導入
する。そして、熱処理を施すことによって前記不純物を
拡散させ、第５図に示すように、第１半導体領域７およ
び第２半導体領域８を形成する。第２半導体領域８は、
ヒ素イオンよりもリンイオンの方が拡散速度が速いの
で、第１半導体領域７を覆うように形成される。第１半
導体領域７は、ヒ素イオンを導電層５およびサイドウォ
ール６を耐不純物導入のためのマスクとして用いて導入
し、その後、熱拡散工程で拡散させたことにより、その
チャネルが形成されるべき領域側の端部を導電層５（ゲ
ート電極）の端部と同等もしくはそれよりも外側に形成
できる。また、第２半導体領域８も、リンイオンを導電
層５およびサイドウォール６を耐不純物導入のためのマ
スクとして用いて導入することにより、そのチャネルが
形成されるべき領域側への回り込みを低減することがで
きる。従って、第１半導体領域７と第２半導体領域８と
によって構成されるMISFETのソース領域とドレイン領域
間を離隔させることができるので、充分な実効チャネル
長を確保することができ、短チャンネル効果を防止する
ことができる。さらに、第１半導体領域７と第２半導体
領域８とは、その深さ（xj）が不純物の拡散速度によっ
て形成されるために、その差が0.1〜0.2〔μｍ〕と極め
て小さい。従って、MISFETの動作時における相互コンダ
クタンスの低下を抑制し、ICの動作時間の高速化を図る
ことができる。
のためのマスクにして用い、ｎ型の不純物、例えばドー
ズ量0.5×1016乃至１×1016〔atms/cm2〕程度のリンイ
オンを、80〔Kev〕程度のエネルギーで絶縁膜４を介し
た基板１主面部に導入し、更にドーズ量1017乃至10
18〔atms/cm2〕程度のヒ素イオンを、50〜80〔KeV〕程
度のエネルギーで絶縁膜４を介した基板１主面部に導入
する。そして、熱処理を施すことによって前記不純物を
拡散させ、第５図に示すように、第１半導体領域７およ
び第２半導体領域８を形成する。第２半導体領域８は、
ヒ素イオンよりもリンイオンの方が拡散速度が速いの
で、第１半導体領域７を覆うように形成される。第１半
導体領域７は、ヒ素イオンを導電層５およびサイドウォ
ール６を耐不純物導入のためのマスクとして用いて導入
し、その後、熱拡散工程で拡散させたことにより、その
チャネルが形成されるべき領域側の端部を導電層５（ゲ
ート電極）の端部と同等もしくはそれよりも外側に形成
できる。また、第２半導体領域８も、リンイオンを導電
層５およびサイドウォール６を耐不純物導入のためのマ
スクとして用いて導入することにより、そのチャネルが
形成されるべき領域側への回り込みを低減することがで
きる。従って、第１半導体領域７と第２半導体領域８と
によって構成されるMISFETのソース領域とドレイン領域
間を離隔させることができるので、充分な実効チャネル
長を確保することができ、短チャンネル効果を防止する
ことができる。さらに、第１半導体領域７と第２半導体
領域８とは、その深さ（xj）が不純物の拡散速度によっ
て形成されるために、その差が0.1〜0.2〔μｍ〕と極め
て小さい。従って、MISFETの動作時における相互コンダ
クタンスの低下を抑制し、ICの動作時間の高速化を図る
ことができる。
次に、導電層５を覆うように絶縁膜９を形成する。これ
は、例えば、CVD技術によるフォスフォシリケートガラ
ス膜を用い、その膜厚を5000乃至6000〔Å〕程度に形成
すればよい。そして、所定の第１半導体領域７上部の絶
縁膜９を選択的に除去して接続孔9Aを形成する。次に、
第６図に示すように、接続孔9Aを介して第１半導体領域
７と電気的に接続するように絶縁膜９上面部に第２層目
の導電層10を形成する。これは、例えばスパッタ蒸着技
術によるアルミニウムまたはアルミニウム合金からなる
導電層を用い、その膜厚を3000乃至4000〔Å〕程度に形
成すればよい。
は、例えば、CVD技術によるフォスフォシリケートガラ
ス膜を用い、その膜厚を5000乃至6000〔Å〕程度に形成
すればよい。そして、所定の第１半導体領域７上部の絶
縁膜９を選択的に除去して接続孔9Aを形成する。次に、
第６図に示すように、接続孔9Aを介して第１半導体領域
７と電気的に接続するように絶縁膜９上面部に第２層目
の導電層10を形成する。これは、例えばスパッタ蒸着技
術によるアルミニウムまたはアルミニウム合金からなる
導電層を用い、その膜厚を3000乃至4000〔Å〕程度に形
成すればよい。
次に、絶縁膜11を形成する。これはCVD技術によるフォ
スフォシリケートガラス膜を用い、その膜厚を8000乃至
9000〔Å〕程度に形成すればよい。さらに、第３層目の
導電層を第２層目の導電層10と同様の工程で形成した
後、前記第１図に示すように、保護層12を形成する。こ
れは、例えばCVD技術によるフォスフォシリケートガラ
ス膜を用い、その膜厚を8000乃至9000〔Å〕程度に形成
すればよい。
スフォシリケートガラス膜を用い、その膜厚を8000乃至
9000〔Å〕程度に形成すればよい。さらに、第３層目の
導電層を第２層目の導電層10と同様の工程で形成した
後、前記第１図に示すように、保護層12を形成する。こ
れは、例えばCVD技術によるフォスフォシリケートガラ
ス膜を用い、その膜厚を8000乃至9000〔Å〕程度に形成
すればよい。
以上の一連の製造工程によって、本実施例のICは完成す
る。
る。
次に、本発明を相補型MISFET（以下、CMISという）を備
えたICに適応した場合について説明する。
えたICに適応した場合について説明する。
第７図は、本発明の実施例IIを説明するためのCMISを備
えたICの要部断面図である。
えたICの要部断面図である。
第７図において、13はシリコン単結晶からなるn-型の基
板であり、ICを構成するためのものである。14は所定の
基板１主面部に設けられたp-型のウエル領域であり、Ｎ
チャネル型MISFETを構成するためのものである。ウエル
領域14は、それが形成されるべき以外の基板１上面部を
フォトレジスト層で覆い、その後、イオン注入技術によ
って例えばボロン（Ｂ）を導入して形成すればよい。15
はＰチャネル型MISFETが形成されるべき領域の導電層５
両側部の基板１主面部に設けられたp+型の第３半導体領
域であり、ドレイン領域またはソース領域として用いら
れるもので、MISFETを構成するためのものである。第３
半導体領域15は、以下に述べる工程で形成すればよい。
板であり、ICを構成するためのものである。14は所定の
基板１主面部に設けられたp-型のウエル領域であり、Ｎ
チャネル型MISFETを構成するためのものである。ウエル
領域14は、それが形成されるべき以外の基板１上面部を
フォトレジスト層で覆い、その後、イオン注入技術によ
って例えばボロン（Ｂ）を導入して形成すればよい。15
はＰチャネル型MISFETが形成されるべき領域の導電層５
両側部の基板１主面部に設けられたp+型の第３半導体領
域であり、ドレイン領域またはソース領域として用いら
れるもので、MISFETを構成するためのものである。第３
半導体領域15は、以下に述べる工程で形成すればよい。
導電層５およびサイドウォール６を形成し、Ｎチャネル
型MISFET形成後に、Ｐチャネル型MISFETが形成されるべ
き領域を除いて半導体素子を覆うように基板１上部にフ
ォトレジスト層を形成する。そして、導電層５およびサ
イドウォールを耐不純物導入のためのマスクとして用い
ｐ型不純物、例えば、ボロン（Ｂ）をイオン打込み技術
を用いて絶縁膜４を介した基板13主面部に導入する。そ
して、導入された不純物を熱拡散工程で拡散させればよ
い。ボロン（Ｂ）イオンは第２半導体領域８を形成する
ためのリンイオンよりも拡散速度が速く、そのために、
Ｐチャネル型MISFETは、短チャネル効果を誘発しやす
い。しかしながら、前記Ｎチャネル型MISFETと同様にＰ
チャネル型MISFETも導電層５とサイドウォール６とを耐
不純物導入のためのマスクとして用いることにより、チ
ャネルが形成されるべき領域への第３半導体領域15の回
り込みを低減し、Ｐチャネル型MISFETの充分な実効チャ
ネル長を確保することができ、短チャンネル効果を防止
することができる。
型MISFET形成後に、Ｐチャネル型MISFETが形成されるべ
き領域を除いて半導体素子を覆うように基板１上部にフ
ォトレジスト層を形成する。そして、導電層５およびサ
イドウォールを耐不純物導入のためのマスクとして用い
ｐ型不純物、例えば、ボロン（Ｂ）をイオン打込み技術
を用いて絶縁膜４を介した基板13主面部に導入する。そ
して、導入された不純物を熱拡散工程で拡散させればよ
い。ボロン（Ｂ）イオンは第２半導体領域８を形成する
ためのリンイオンよりも拡散速度が速く、そのために、
Ｐチャネル型MISFETは、短チャネル効果を誘発しやす
い。しかしながら、前記Ｎチャネル型MISFETと同様にＰ
チャネル型MISFETも導電層５とサイドウォール６とを耐
不純物導入のためのマスクとして用いることにより、チ
ャネルが形成されるべき領域への第３半導体領域15の回
り込みを低減し、Ｐチャネル型MISFETの充分な実効チャ
ネル長を確保することができ、短チャンネル効果を防止
することができる。
本願において開示された新規な技術手段によれば、以下
の効果を得ることができる。
の効果を得ることができる。
（１）、MISFETを備えたICにおいて、ゲート電極両側部
にサイドウォールを設けて不純物を導入したことによ
り、チャネルが形成されるべき領域へのソース領域とド
レイン領域との回り込みを低減できるという作用で、実
効チャネル長を充分に確保できる。
にサイドウォールを設けて不純物を導入したことによ
り、チャネルが形成されるべき領域へのソース領域とド
レイン領域との回り込みを低減できるという作用で、実
効チャネル長を充分に確保できる。
（２）、CMISを備えたICにおいて、Ｎチャネル型MISFET
およびＰチャネル型MISFETを構成するためのゲート電極
両側部にサイドウォールを設けて不純物を導入したこと
により、それぞれのMISFETに対して前記（１）と同様の
効果が得られる。
およびＰチャネル型MISFETを構成するためのゲート電極
両側部にサイドウォールを設けて不純物を導入したこと
により、それぞれのMISFETに対して前記（１）と同様の
効果が得られる。
（３）、前記（１），（２）により、MISFETの充分な実
効チャネル長を確保することができるので、短チャネル
効果を防止できる。
効チャネル長を確保することができるので、短チャネル
効果を防止できる。
（４）、前記（３）により、短チャネル効果を防止する
ことができるので、MISFETのサイズを縮小することが可
能となり、ICの集積度を向上することができる。
ことができるので、MISFETのサイズを縮小することが可
能となり、ICの集積度を向上することができる。
（５）、Ｎチャネル型MISFETを備えたICにおいて、ソー
ス領域またはドレイン領域を構成する第１半導体領域と
第２半導体領域とは、それぞれの不純物の拡散速度差に
よって形成できるので、相互コンダクタンスの低下を抑
制し、動作時間の高速化を図ることができる。
ス領域またはドレイン領域を構成する第１半導体領域と
第２半導体領域とは、それぞれの不純物の拡散速度差に
よって形成できるので、相互コンダクタンスの低下を抑
制し、動作時間の高速化を図ることができる。
以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は、前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲におい
て、種々変更可能であることはいうまでもない。
き具体的に説明したが、本発明は、前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲におい
て、種々変更可能であることはいうまでもない。
例えば、前記不純物の導入はイオン打込み技術によって
導入したが、熱拡散技術によって導入し、MISFETのソー
ス領域またはドレイン領域を形成してもよい。
導入したが、熱拡散技術によって導入し、MISFETのソー
ス領域またはドレイン領域を形成してもよい。
第１図は、本発明の実施例Ｉを説明するためのＮチャネ
ル型MISFETを備えたICの要部断面図、 第２図乃至乃至第６図は、本発明の実施例Ｉを説明する
ための各製造工程におけるICの要部断面図、 第７図は、本発明の実施例IIを説明するための相補型MI
SFETを備えたICの要部断面図である。 1,13……半導体基板、２……フィールド絶縁膜、３……
チャネルストッパ領域、５……導電層、６……サイドウ
ォール、7,8,15……半導体領域、4,9,10,11……絶縁
膜、9A……接続孔、10……導電層、14……ウエル領域。
ル型MISFETを備えたICの要部断面図、 第２図乃至乃至第６図は、本発明の実施例Ｉを説明する
ための各製造工程におけるICの要部断面図、 第７図は、本発明の実施例IIを説明するための相補型MI
SFETを備えたICの要部断面図である。 1,13……半導体基板、２……フィールド絶縁膜、３……
チャネルストッパ領域、５……導電層、６……サイドウ
ォール、7,8,15……半導体領域、4,9,10,11……絶縁
膜、9A……接続孔、10……導電層、14……ウエル領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 長沢 幸一 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (56)参考文献 特開 昭59−72759（ＪＰ，Ａ) 特開 昭54−44482（ＪＰ，Ａ) 特開 昭54−92183（ＪＰ，Ａ) 特開 昭57−192063（ＪＰ，Ａ)
Claims (2)
- 【請求項１】それぞれ異なる導電型チャネルMISFETが形
成されるべき第１導電型領域主面および第２導電型領域
主面を有する半導体基体のそれら主面に、ゲート絶縁膜
を介してそれぞれゲート電極を選択的に形成する工程、 それらゲート電極両側部に絶縁性のサイドウォールを形
成する工程、 前記第１導電型領域主面に形成されたゲート電極両側部
のサイドウォールを不純物導入用マスクとして利用し
て、前記第１導電型とは反対の導電型を示す第２導電型
であって比較的拡散速度の速い第１不純物と、前記第１
不純物と同一の第２導電型を示し、かつその第１不純物
よりも拡散速度の遅い第２不純物を前記第１不純物より
もドーズ量を多くして前記第１導電型領域主面内にそれ
ぞれ導入し、そして熱処理することにより前記第１不純
物および第２不純物を前記第１導電型領域内部に拡散
し、第１不純物の低濃度領域とその低濃度領域で囲まれ
た第２不純物の高濃度領域とで構成されるソース領域お
よびドレイン領域を形成し、第２導電型チャネルのMISF
ETを形成する工程、 前記第２導電型領域主面に形成されたゲート電極両側部
のサイドウォールを不純物導入用マスクとして利用し
て、前記第２導電型とは反対の導電型を示す第１導電型
の第３不純物を前記第２導電型領域主面内に導入し、そ
して熱処理することにより前記第３不純物を前記第１導
電型領域内部に拡散し、第３不純物の領域で構成される
ソース領域およびドレイン領域を形成し、第１導電型チ
ャネルのMISFETを形成する工程、 とを含むことを特徴とする半導体集積回路装置の製造方
法。 - 【請求項２】第１不純物はリン、第２不純物はヒ素そし
て第３不純物はボロンから成ることを特徴とする特許請
求の範囲第１項記載の半導体集積回路装置の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59049042A JPH0693494B2 (ja) | 1984-03-16 | 1984-03-16 | 半導体集積回路装置の製造方法 |
| EP84116283A EP0164449B1 (en) | 1984-03-16 | 1984-12-24 | Process for producing a semiconductor integrated circuit device including a misfet |
| DE8484116283T DE3483531D1 (de) | 1984-03-16 | 1984-12-24 | Verfahren zum herstellen einer integrierten halbleiterschaltkreisanordnung mit einem misfet. |
| KR1019850001158A KR850006656A (ko) | 1984-03-16 | 1985-02-25 | 반도체 집적회로장치의 제조방법 |
| US06/712,760 US4637124A (en) | 1984-03-16 | 1985-03-18 | Process for fabricating semiconductor integrated circuit device |
| SG1025/92A SG102592G (en) | 1984-03-16 | 1992-10-07 | Process for producing a semiconductor integrated circuit device including a misfet |
| HK209/93A HK20993A (en) | 1984-03-16 | 1993-03-11 | Process for producing a semiconductor integrated circuit device including a misfet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59049042A JPH0693494B2 (ja) | 1984-03-16 | 1984-03-16 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60194568A JPS60194568A (ja) | 1985-10-03 |
| JPH0693494B2 true JPH0693494B2 (ja) | 1994-11-16 |
Family
ID=12820022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59049042A Expired - Lifetime JPH0693494B2 (ja) | 1984-03-16 | 1984-03-16 | 半導体集積回路装置の製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4637124A (ja) |
| EP (1) | EP0164449B1 (ja) |
| JP (1) | JPH0693494B2 (ja) |
| KR (1) | KR850006656A (ja) |
| DE (1) | DE3483531D1 (ja) |
| HK (1) | HK20993A (ja) |
| SG (1) | SG102592G (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5610089A (en) * | 1983-12-26 | 1997-03-11 | Hitachi, Ltd. | Method of fabrication of semiconductor integrated circuit device |
| JPH0695563B2 (ja) * | 1985-02-01 | 1994-11-24 | 株式会社日立製作所 | 半導体装置 |
| JPS60241256A (ja) * | 1984-05-16 | 1985-11-30 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS61263137A (ja) * | 1985-05-07 | 1986-11-21 | Hitachi Ltd | 半導体装置 |
| US4843023A (en) * | 1985-09-25 | 1989-06-27 | Hewlett-Packard Company | Process for forming lightly-doped-drain (LDD) without extra masking steps |
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| US4735911A (en) * | 1985-12-17 | 1988-04-05 | Siemens Aktiengesellschaft | Process for the simultaneous production of bipolar and complementary MOS transistors on a common silicon substrate |
| JPH0831602B2 (ja) * | 1986-06-30 | 1996-03-27 | 沖電気工業株式会社 | Ｍｉｓ型電界効果トランジスタの製造方法 |
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| JPS63302566A (ja) * | 1987-06-02 | 1988-12-09 | Sanyo Electric Co Ltd | Ｍｏｓ半導体装置の製造方法 |
| JPS63302568A (ja) * | 1987-06-02 | 1988-12-09 | Sanyo Electric Co Ltd | Ｍｏｓ半導体装置の製造方法 |
| JPS63302567A (ja) * | 1987-06-02 | 1988-12-09 | Sanyo Electric Co Ltd | Ｍｏｓ半導体装置の製造方法 |
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| US7880173B2 (en) * | 2002-06-28 | 2011-02-01 | National Institute Of Advanced Industrial Science And Technology | Semiconductor device and method of manufacturing same |
| US9293577B2 (en) * | 2010-03-30 | 2016-03-22 | Volterra Semiconductor LLC | LDMOS with no reverse recovery |
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-
1984
- 1984-03-16 JP JP59049042A patent/JPH0693494B2/ja not_active Expired - Lifetime
- 1984-12-24 EP EP84116283A patent/EP0164449B1/en not_active Expired - Lifetime
- 1984-12-24 DE DE8484116283T patent/DE3483531D1/de not_active Expired - Lifetime
-
1985
- 1985-02-25 KR KR1019850001158A patent/KR850006656A/ko not_active Application Discontinuation
- 1985-03-18 US US06/712,760 patent/US4637124A/en not_active Expired - Lifetime
-
1992
- 1992-10-07 SG SG1025/92A patent/SG102592G/en unknown
-
1993
- 1993-03-11 HK HK209/93A patent/HK20993A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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