DE19727491A1 - Halbleitervorrichtung und Verfahren zu deren Herstellung - Google Patents

Halbleitervorrichtung und Verfahren zu deren Herstellung

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Description

Die vorliegende Erfindung betrifft eine Halbleitervorrichtung und ein Verfahren zu deren Herstellung, und insbesondere einen MOS-Transistor mit einer niedrigen Schwellenspannung und ein Verfahren zu dessen Herstellung, gemäß den Patentansprüchen 1 und 2.
Weil Halbleitervorrichtungen immer stärker integriert und ihre Funktionen immer komplexer werden, müssen sie speziellere Funktionen haben. Zu diesem Zweck wird ein MOS-Transi­ stor mit relativ geringen Schwellenspannungen eingesetzt, um die Spannung zwischen Source und Drain zu minimieren und die elektrischen Eigenschaften des MOS-Transistors zu verbessern, so daß die Funktion der Halbleitervorrichtung verbessert wird.
Um einen NMOS-Transistor mit einer niedrigen Schwellenspannung zu erhalten, wird ein NMOS-Transistor ausgebildet und Verunreinigungsionen vom P-Typ zur Regelung der Schwellenspannung werden in ein Substrat zahldotiert, um die Schwellenspannung des NMOS-Transistors herabzusetzen. Die Bewegungsfähigkeit der Elektronen wird jedoch wegen der Zunahme der dotierten Verunreinigungsionen vom P-Typ verkleinert.
Darüber hinaus werden Verunreinigungsionen vom P-Typ zur Regelung der Schwellen­ spannung in das anfänglich vorliegende Halbleitersubstrat vom P-Typ ohne P-Wanne implantiert, so daß die Schwellenspannung des NMOS-Transistors verringert wird. Weil nämlich die Konzentration der Verunreinigungsionen vom P-Typ im anfänglich vorhandenen Substrat vom P-Typ geringer ist als diejenige in der P-Wanne, hat der im anfänglich vorhandenen Substrat ausgebildete NMOS-Transistor eine relativ geringe Schwellenspannung im Vergleich mit dem NMOS-Transistor, der in der P-Wanne ausgebildet wurde.
Die Fig. 4 ist eine Aufsicht auf den NMOS-Transistor mit niedriger Schwellenspannung.
Wie in Fig. 4 dargestellt ist, ist die aktive Region A des NMOS-Transistors mit einer niedrigen Schwellenspannung auf dem anfänglich vorhandenen Substrat vom P-Typ (nicht gezeigt) definiert. Eine P-Wanne 3 wird bei einem vorbestimmten Abstand von der aktiven Region A ausgebildet, so daß eine aktive Region A′ definiert wird, welche die aktive Region A umgibt. Ein Gate 5, das das Zentrum dieser aktiven Region A und A′ durchquert und sich in einem Abschnitt zur P-Wanne 3 hin erstreckt, wird auf der aktiven Region A und A′ ausgebildet.
Die Fig. 5 ist ein Querschnitt, der entlang der Linien V-V′ der Fig. 4 abgenommen wurde, und sie stellt ein Herstellungsverfahren für eine Halbleitervorrichtung mit der niedrigen Schwellenspannung dar.
Wie in Fig. 5 gezeigt ist, wird eine Feldoxidschicht 2 auf dem anfänglich vorhandenen Halbleitersubstrat 1 vom P-Typ ausgebildet. Eine P-Wanne 3 wird auf dem Substrat 1 ausgebildet, und zwar außerhalb des Bereiches des NMOS-Transistors, der eine niedrige Schwellenspannung hat, so daß die aktive Region A und A′ definiert wird. Verunreinigungs­ ionen vom P-Typ zur Regelung der Schwellenspannung 10 werden in das Substrat 1 im­ plantiert. Eine isolierende Gateschicht 4 wird auf der aktiven Region A ausgebildet. Ein Gate 5 wird auf dem Substrat 1 ausgebildet. Verunreinigungsionen vom N-Typ werden in die aktive Region A auf beiden Seiten des Gates 5 implantiert, um eine Source und einen Drain (nicht gezeigt) auszubilden.
Beim NMOS-Transistor wird eine Verarmungsschicht 20 für die Verunreinigungsionen vom P-Typ in der aktiven Region A′ unter der Feldoxidschicht 3 unter dem Gate 5 ausgebildet, nachdem die Verunreinigungsionen vom P-Typ zur Einstellung der Schwellenspannung 10 in das Substrat 1 implantiert werden. Die Verarmungsschicht 20 erzeugt einen Verluststrom zwischen der Source und dem Drain während des Betriebes des NMOS-Transistors, so daß die elektrischen Eigenschaften der Vorrichtung verschlechtert werden.
Demgemäß richtet sich die vorliegende Erfindung auf einen MOS-Transistor und ein Verfahren zu dessen Herstellung, welcher eines oder mehrere der Probleme beseitigt, die aufgrund von Beschränkungen und Nachteilen der verwandten Technik entstehen.
Eine Aufgabe der vorliegenden Erfindung ist es, einen MOS-Transistor und ein Herstel­ lungsverfahren für diesen zur Verfügung zu stellen, wobei der MOS-Transistor niedrige Schwellenspannungen hat, um einen Verluststrom aufgrund von Verunreinigungsverarmun­ gen in einem aktiven Bereich zu verhindern.
Die der Erfindung zugrunde liegende Aufgabe wird durch die Gegenstände gemäß den Patentansprüchen 1 und 2 gelöst. Zweckmäßige Varianten des erfindungsgemäßen Verfah­ rens gehen aus den Unteransprüchen hervor.
Um diesen und andere Vorteile zu erreichen und gemäß dem Zweck der vorliegenden Erfindung, wie sie ausgeführt und im weiten Sinne beschrieben wird, zu erreichen, wird eine Halbleitervorrichtung mit niedriger Schwellenspannung zur Verfügung gestellt, welche aufweist: ein Halbleitersubstrat mit einem vorbestimmten Leitfähigkeitstyp; eine Feldisola­ tionsschicht, die auf dem Substrat ausgebildet ist, einen aktiven Bereich, der in dem Substrat durch die Feldisolationsschicht definiert wird; einen Verunreinigungsbereich, der im Substrat ausgebildet wird, um die Feldisolationsschicht zu umgeben und denselben Leitfähigkeitstyp aufweist wie das Substrat; eine isolierende Gateschicht, die auf dem Substrat ausgebildet ist; und ein Gatemuster, das auf den isolierenden Gate- und Feldschichten ausgebildet ist.
Um diese und andere Vorteile gemäß dem Zweck der vorliegenden Erfindung, wie sie ausgeführt und im weiten Sinne beschrieben wird, wird ein Verfahren zur Herstellung einer Halbleitervorrichtung mit einer geringen Schwellenspannung zur Verfügung gestellt, das die folgenden Schritte aufweist: Definieren einer aktiven Region durch das Ausbilden einer Feldisolationsschicht auf einem Halbleitersubstrat mit einem vorbestimmten Leitfähig­ keitstyp; Ausbilden eines Verunreinigungsbereiches im Substrat mit demselben Leitfähig­ keitstyp wie das Substrat, so daß dieser die Unterseite der Feldisolationsschicht umgibt; Implantieren von Schwellenspannungs-Einstellungsionen in das Substrat; Ausbilden einer isolierenden Gateschicht auf dem Substrat; und Ausbilden eines Gatemusters auf der isolie­ renden Gateschicht und den Feldisolationsschichten.
Es versteht sich, daß sowohl die vorhergehende allgemeine Beschreibung als auch die folgende detaillierte Beschreibung beispielhaft und darstellend sind und weitere Erläuterun­ gen der beanspruchten Erfindung zur Verfügung stellen sollen.
Die beiliegenden Zeichnungen, welche beigelegt werden, um ein besseres Verständnis der Erfindung herbeizuführen und welche in diese Beschreibung einbezogen sind sowie einen Teil von ihr bilden, stellen Ausführungsformen der Erfindung dar und dienen zusammen mit der Beschreibung dazu, die Prinzipien der Erfindung zu erläutern:
In den Zeichnungen zeigen:
Fig. 1 eine Aufsicht auf einen NMOS-Transistor mit niedriger Schwellen­ spannung gemäß einer Ausführungsform der Erfindung;
Fig. 2A bis 2C Schnittansichten, die die Herstellungsabläufe für den NMOS-Transi­ stor mit niedrigen Schwellenspannungen gemäß einer Ausführungs­ form der Erfindung zeigen;
Fig. 3A und 3B Schnittansichten, die die Herstellungsabläufe für den NMOS-Transi­ stor mit niedrigen Schwellenspannungen gemäß einer weiteren Aus­ führungsform der vorliegenden Erfindung darstellen;
Fig. 4 eine Aufsicht auf einen herkömmlichen NMOS-Transistor mit niedri­ ger Schwellenspannung; und
Fig. 5 einen Querschnitt des herkömmliche NMOS-Transistors mit niedriger Schwellenspannung.
Im weiteren wird nun im Detail auf die bevorzugten Ausführungsformen der vorliegenden Erfindung Bezug genommen werden, von denen Beispiele in den beiliegenden Zeichnungen dargestellt sind.
Wie in Fig. 1 dargestellt, wird eine aktive Region AA eines NMOS-Transistors mit einer niedrigen Schwellenspannung in einem anfänglich vorhandenen Halbleitersubstrat vom P-Typ (nicht gezeigt) definiert. Hier hat die aktive Region AA einen Vorsprung AA′, der auf beiden Seiten des Mittelteils in den aktiven Bereich AA hervorsteht. Die P-Wanne 33 mit vorbestimmten Abschnitten, die mit dem Vorsprung AA′ des aktiven Bereichs AA überlap­ pen, ist auf dem Substrat in einem vorbestimmten Abstand von dem aktiven Bereich AA ausgebildet. Ein Gate 35 wird ausgebildet, das sich zum Vorsprung AA′ auf dem Mittelteil des aktiven Bereichs AA und der P-Wanne 33 erstreckt. Das heißt, die vorbestimmten Abschnitte des aktiven Bereichs AA erstrecken sich zur P-Wanne 33 unter dem Gate 35.
Die Fig. 2A bis 2C sind Querschnittsansichten entlang der Linie II-II′ der Fig. 1. Her­ stellungsverfahren für den NMOS-Transistor nach der Erfindung werden im weiteren unter Bezugnahme auf die Fig. 2A und 2C beschrieben.
Wie in Fig. 2A dargestellt, ist die Feldoxidschicht 32 auf vorbestimmten Bereichen des anfänglich vorhandenen Halbleitersubstrats 31 vom P-Typ ausgebildet, um einen aktiven Bereich AA des NMOS-Transistors zu definieren, der eine niedrige Schwellenspannung hat.
Weil hier die Teile der Feldoxidschicht 32 mit einem größeren Abstand voneinander ausge­ bildet sind, wie in dem aktiven Bereich AA in der Zeichnung gezeigt, erstrecken sie sich weiter als die herkömmlichen aktiven Bereiche A und A′ über einen vorbestimmten Abstand.
Danach wird eine isolierende Screenschicht 90 auf dem Substrat ausgebildet.
Wie in Fig. 2B dargestellt, ist die P-Wanne 33 im Substrat so ausgebildet, daß sie den aktiven Bereich umfaßt, nämlich den Vorsprung AA der Fig. 1, der sich in die Feldoxid­ schicht 32 hinein erstreckt und diese umgibt. Danach werden Verunreinigungsionen 100 zur Einstellung der Schwellenspannung, vorzugsweise B-Ionen, in die aktiven Bereiche AA und AA′ bei einer Konzentration von 5 × 10¹¹ bis 5 × 10¹² Ionen/cm² und mit einer Energie von 10-50 keV implantiert. Alternativ können BF₂-Ionen mit einer Konzentration von 5 × 10¹¹ bis 5 × 10¹² Ionen/cm² und mit einer Energie von 30-80 keV implantiert werden. Als Resultat wird die Schwellenspannung ungefähr 0,2 bis 0,4 V.
Wie in Fig. 2C dargestellt, wird die Screenoxidschicht 90 entfernt und die isolierende Gateschicht 34 wird auf dem Abschnitt des Substrats 31 ausgebildet. Das Gate 35 wird auf dem Substrat ausgebildet.
Bei dieser Ausführungsform der Erfindung erstreckt sich der aktive Bereich AA unter der Feldoxidschicht 32 unter dem Gate 35 des NMOS-Transistors zur P-Wanne 33. Deshalb wird die Verarmung an P-Typ-Verunreinigungsionen am aktiven Bereich AA des anfänglich vorhandenen Substrats 31 vom P-Typ verhindert, welches eine niedrigere Konzentration an Verunreinigungsionen vom P-Typ hat als die P-Wanne 33.
Die Fig. 3A und 3B sind Querschnitte des NMOS-Transistors entlang der Linie II-II′ aus Fig. 1, gemäß einer weiteren Ausführungsform der Erfindung.
Im weiteren folgt eine Beschreibung eines Verfahrens zur Herstellung des NMOS-Transistors mit der relativ niedrigen Schwellenspannung in dem Zustand, wo die P-Wanne auf dem Substrat ausgebildet ist.
Wie in Fig. 3A gezeigt ist, werden Verunreinigungsionen vom P-Typ, vorzugsweise B-Ionen, in ein anfänglich vorhandenes Halbleitersubstrat 51 vom P-Typ implantiert, wo der NMOS-Transistor durch eine Konzentration von 5 × 10¹² bis 5 × 10¹³ Ionen/cm² und bei einer Energie von 50-150 keV ausgebildet wird. Danach werden die P-Wannen 52 durch einen Diffusionsprozeß ausgebildet. Demgemäß beträgt die Schwellenspannung des NMOS-Transistors ungefähr 0,2 bis 0,4 V. Eine Feldoxidschicht 53 wird auf der P-Wanne 52 ausgebildet, um den aktiven Bereich AA zu definieren. Weil hier Teile der Feldoxidschicht 52 mit einem größeren Abstand voneinander ausgebildet werden, wie in der aktiven Region AA in der Zeichnung gezeigt, erstrecken sie sich weiter als der herkömmliche aktive Bereich A und A′, und zwar über einen vorbestimmten Abstand. Danach ist eine isolierende Screen­ schicht 54 das Substrat.
Wie in Fig. 3B dargestellt ist, werden Verunreinigungsbereiche 55a und 55b vom P-Typ durch Ionenimplantation so ausgebildet, daß sie die Feldoxidschicht 53 umgeben und den Vorsprung AA′ des aktiven Bereichs AA einfassen. Die Ionenimplantation wird durch das Implantieren von Verunreinigungsionen vom P-Typ, vorzugsweise B-Ionen bei einer Konzen­ tration von 1 × 10¹² bis 1 × 10¹³ Ionen/cm² und bei einer Energie von 600-150 keV durch­ geführt. Hier werden die Verunreinigungsregionen 55a und 55b vom P-Typ nicht bei einer vorbestimmten Source oder Drain des aktiven Bereichs AA ausgebildet (siehe Fig. 1). Das heißt, der Vorsprung AA′ des aktiven Bereichs AA wird aus den Verunreinigungen 55a und 55b vom P-Typ hergestellt. Die Screenoxidschicht 54 wird entfernt und die isolierende Gateschicht 56 wird auf dem aktiven Bereich AA ausgebildet. Ein Gate 57 wird auf dem Substrat 51 ausgebildet.
Bei dieser Ausführungsform der Erfindung erstreckt sich der aktive Bereich AA unter der Feldoxidschicht 53 unter dem Gate 57 des NMOS-Transistors zum Verunreinigungsbereich vom P-Typ. Deshalb wird die Verarmung an Verunreinigungen vom P-Typ beim aktiven Bereich AA der P-Wanne verhindert, welche eine niedrigere Konzentration an Verunreini­ gungsionen vom P-Typ hat als der Bereich der P-Typ-Verunreinigungen.
Wie oben beschrieben, verhindert die Erfindung die Verarmung an Verunreinigungsionen, die im aktiven Bereich unter dem Gate des Transistors mit niedrigerer Schwellenspannung erzeugt werden. Deshalb werden Verlustströme, die zwischen der Source und dem Drain während des Betriebs des Transistors entstehen, verhindert, so daß die Eigenschaften des Transistors mit niedriger Schwellenspannung verbessert werden.
Es wird für Fachleute selbstverständlich sein, daß verschiedene Modifikationen und Abwand­ lungen der Halbleitereinrichtung und ihres Herstellungsverfahrens durchgeführt werden können, ohne von dem Grundgedanken der Erfindung abzuweichen oder deren Bereich zu verlassen. Es ist somit vorgesehen, daß die vorliegende Erfindung diese Modifikationen und Abwandlungen der Erfindung dann abdeckt, wenn sie innerhalb des Schutzbereichs der beigefügten Ansprüche und ihrer Äquivalente liegen.
Eine Halbleitervorrichtung mit niedrigen Schwellenspannungen wird zur Verfügung gestellt, mit einem Halbleitersubstrat mit einem vorbestimmten Leitfähigkeitstyp; einer Feldisolations­ schicht, die auf dem Substrat ausgebildet ist; einem aktiven Bereich, der in dem Substrat durch die Feldisolationsschicht definiert wird; einem Verunreinigungsbereich, der so in dem Substrat ausgebildet ist, daß er die Feldisolationsschicht umgibt und denselben Leitfähig­ keitstyp hat wie das Substrat; einer isolierenden Gateschicht, die auf dem Substrat ausge­ bildet ist; und einem Gatemuster, das auf den isolierenden Gate- und Feldschichten ausge­ bildet ist.

Claims (8)

1. Halbleitervorrichtung mit niedrigen Schwellenspannungen, mit:
einem Halbleitersubstrat mit einem vorbestimmten Leitfähigkeitstyp;
einer Feldisolationsschicht, die auf dem Substrat ausgebildet ist;
einem aktiven Bereich, der in dem Substrat durch die Feldisolationsschicht definiert wird;
einem Verunreinigungsbereich, der so in dem Substrat ausgebildet ist, daß er die Feldisolationsschicht umgibt und denselben Leitfähigkeitstyp hat wie das Substrat;
einer isolierenden Gateschicht, die auf dem Substrat ausgebildet ist; und
einem Gatemuster, das auf den isolierenden Gate- und Feldschichten ausgebildet ist.
2. Verfahren zur Herstellung einer Halbleitervorrichtung mit niedrigen Schwellen­ spannungen, mit den folgenden Schritten:
Definieren eines aktiven Bereiches durch Ausbildung einer Feldisolationsschicht auf einem Halbleitersubstrat mit einem vorbestimmten Leitfähigkeitstyp;
Ausbilden eines Verunreinigungsbereiches im Substrat mit demselben Leitfähig­ keitstyp wie das Substrat, der die Unterseite bzw. das Untere der Feldisolationsschicht umgibt;
Implantieren von Schwellenspannungs-Einstellungsionen in das Substrat;
Ausbilden einer isolierenden Gateschicht auf dem Substrat; und
Ausbilden eines Gatemusters bzw. einer Gatestruktur auf der isolierenden Gateschicht und den Feldisolationsschichten.
3. Verfahren nach Anspruch 2, bei dem das Halbleitersubstrat anfänglich ein Substrat ist, in das keine Verunreinigungsionen eindotiert sind.
4. Verfahren nach Anspruch 3, bei dem der Schritt des Implantierens der Schwellen­ spannungs-Einstellungsionen durch das Implantieren von B-Ionen mit einer Konzentration von 5 × 10¹¹ bis 5 × 10¹² Ionen/cm² und bei einer Energie von 10-50 keV durchgeführt wird.
5. Verfahren nach Anspruch 3, bei dem der Schritt des Implantierens der Schwellen­ spannungs-Einstellungsionen durch das Implantieren von BF₂-Ionen bei einer Konzentration von 5 × 10¹¹ bis 5 × 10¹² Ionen/cm² und bei einer Energie von 30-80 keV durchgeführt wird.
6. Verfahren nach Anspruch 2, bei dem eine Wanne im Halbleitersubstrat ausgebildet wird.
7. Verfahren nach Anspruch 6, bei dem die Wanne durch das Implantieren von B-Ionen mit einer Konzentration von 5 × 10¹² bis 5 × 10¹³ Ionen/cm² und bei einer Energie von 50-150 keV ausgebildet wird.
8. Verfahren nach Anspruch 6, bei dem der Verunreinigungsbereich durch das Im­ plantieren von B-Ionen bei einer Konzentration von 1 × 10¹² bis 1 × 10¹³ Ionen/cm² und bei einer Energie von 60-150 keV ausgebildet wird.
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