JPH0834241B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH0834241B2 JPH0834241B2 JP58168264A JP16826483A JPH0834241B2 JP H0834241 B2 JPH0834241 B2 JP H0834241B2 JP 58168264 A JP58168264 A JP 58168264A JP 16826483 A JP16826483 A JP 16826483A JP H0834241 B2 JPH0834241 B2 JP H0834241B2
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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Description
【発明の詳細な説明】 （技術分野） この発明は半導体集積回路装置の製造方法に関し、特
にバイポーラ型半導体集積回路装置に好適な素子分離領
域の形成方法に関するものである。
にバイポーラ型半導体集積回路装置に好適な素子分離領
域の形成方法に関するものである。
（従来技術） バイポーラ型半導体集積回路装置の素子分離は、古く
はPN接合分離法によつていたが、素子が微細化され集積
度が増大するにつれ、分離領域の面積を削減する必要が
生じ、シリコン基板の選択酸化による厚いシリコン酸化
膜を利用した酸化膜分離法（いわゆるアイソプレーナ）
に移行していつた。
はPN接合分離法によつていたが、素子が微細化され集積
度が増大するにつれ、分離領域の面積を削減する必要が
生じ、シリコン基板の選択酸化による厚いシリコン酸化
膜を利用した酸化膜分離法（いわゆるアイソプレーナ）
に移行していつた。
酸化膜分離法は、PN分離法に比べて著しく分離領域を
減少させるのみならず、素子領域以外のすべての領域
（以下フイールド領域と呼ぶ）を厚い酸化膜に変換する
ため、配線−基板間の浮遊容量が減少し、高速化にも寄
与する効果的な方法であつた。
減少させるのみならず、素子領域以外のすべての領域
（以下フイールド領域と呼ぶ）を厚い酸化膜に変換する
ため、配線−基板間の浮遊容量が減少し、高速化にも寄
与する効果的な方法であつた。
酸化膜分離法は、素子形成領域を、薄いシリコン酸化
膜上にシリコン窒化膜を積層した２層よりなる耐酸化性
マスクで覆い、しかも厚い酸化膜を形成する領域に酸化
による体積の増大を防ぐためにエツチングにより溝を形
成したのち熱酸化し、素子領域と分離領域をほぼ平担面
とする方法である。
膜上にシリコン窒化膜を積層した２層よりなる耐酸化性
マスクで覆い、しかも厚い酸化膜を形成する領域に酸化
による体積の増大を防ぐためにエツチングにより溝を形
成したのち熱酸化し、素子領域と分離領域をほぼ平担面
とする方法である。
したがつて、溝の側面方向にも酸化が進み、分離領域
の幅は写真食刻によつて規定される幅よりも必ず太くな
り、約10μｍ程度が限界となる。さらに、素子領域のシ
リコン基板と耐酸化性マスク層との間には、分離領域か
らくさび状に張り出した酸化膜、即ちバース・ビークが
形成されること、および素子領域の周囲での酸化膜の盛
り上り即ちバーズ・ヘツドが形成され、完全な平坦表面
が得られないという欠点があつた。
の幅は写真食刻によつて規定される幅よりも必ず太くな
り、約10μｍ程度が限界となる。さらに、素子領域のシ
リコン基板と耐酸化性マスク層との間には、分離領域か
らくさび状に張り出した酸化膜、即ちバース・ビークが
形成されること、および素子領域の周囲での酸化膜の盛
り上り即ちバーズ・ヘツドが形成され、完全な平坦表面
が得られないという欠点があつた。
一方、素子の微細化は更に進み、高集積化のためには
更に分離領域の面積を縮小する必要が生じた。
更に分離領域の面積を縮小する必要が生じた。
最近になつて、基板面に対して垂直に膜をエツチング
する異方性エツチング技術である反応性イオンエツチ
（以下RIEと呼ぶ）が実用化され、酸化膜分離法に代わ
る新たな素子分離法が開発されつつある。
する異方性エツチング技術である反応性イオンエツチ
（以下RIEと呼ぶ）が実用化され、酸化膜分離法に代わ
る新たな素子分離法が開発されつつある。
これまでに提案された種々の新分離技術を大別すると
以下の２つに分類される。
以下の２つに分類される。
一つは、RIEによつて深い溝を堀り、二酸化シリコン
や多結晶シリコンなどによつて埋め戻して平担化する方
法（以下、溝堀り法と呼ぶ）であり、他の一つは、素子
領域の表面のみならず、溝の側壁も耐酸化性マスク層で
被覆して、横方向酸化による分離領域幅の増大とバーク
・ビーク、バーズ・ヘツドの形成を防止する方法（以
下、改良型選択酸化法と呼ぶ）である。
や多結晶シリコンなどによつて埋め戻して平担化する方
法（以下、溝堀り法と呼ぶ）であり、他の一つは、素子
領域の表面のみならず、溝の側壁も耐酸化性マスク層で
被覆して、横方向酸化による分離領域幅の増大とバーク
・ビーク、バーズ・ヘツドの形成を防止する方法（以
下、改良型選択酸化法と呼ぶ）である。
溝堀り法は、溝を形成した後、二酸化シリコンなどの
絶縁物あるいは、溝内壁に絶縁膜を形成後したのち多結
晶シリコンなどを厚く堆積させ、エツチバツクして平担
化するものであり、バイポーラ型半導体集積回路装置に
適用する場合には、基板全面に形成した埋込拡散層を貫
く深い溝を形成して埋込拡散用のマスクを省略できる利
点があるが、素子分離用の幅の狭い溝部と、幅の広いフ
イールド領域の溝部とを同時に平担化することが困難で
あり、そのため、平担化用のマスクが必要となり、厳し
い合わせ精度が要求され、さらに工程も複雑化するとい
う欠点がある。
絶縁物あるいは、溝内壁に絶縁膜を形成後したのち多結
晶シリコンなどを厚く堆積させ、エツチバツクして平担
化するものであり、バイポーラ型半導体集積回路装置に
適用する場合には、基板全面に形成した埋込拡散層を貫
く深い溝を形成して埋込拡散用のマスクを省略できる利
点があるが、素子分離用の幅の狭い溝部と、幅の広いフ
イールド領域の溝部とを同時に平担化することが困難で
あり、そのため、平担化用のマスクが必要となり、厳し
い合わせ精度が要求され、さらに工程も複雑化するとい
う欠点がある。
一方、改良型選択酸化法は分離幅によらず平担化が可
能であり、工程も比較的簡単であるが、埋込拡散層を貫
く分離は実用的には不可能であるため埋込拡散用マスク
を必要とし、分離領域が狭くなるほど埋込拡散と分離の
マスク合わせ精度が厳しくなるので、溝堀り法ほど分離
領域幅を狭められない。また、選択酸化膜直下に設ける
チヤンネルストツプ用のP+層がN+埋込層と接触するた
め、寄生容量が溝堀り法に比べて大きいという欠点があ
る。さらに、横方向酸化が少ないため、チヤンネルスト
ツプ用P+層が拡散により分離酸化膜の外側に広がり、リ
ークや耐圧低下の原因となる恐れがある。
能であり、工程も比較的簡単であるが、埋込拡散層を貫
く分離は実用的には不可能であるため埋込拡散用マスク
を必要とし、分離領域が狭くなるほど埋込拡散と分離の
マスク合わせ精度が厳しくなるので、溝堀り法ほど分離
領域幅を狭められない。また、選択酸化膜直下に設ける
チヤンネルストツプ用のP+層がN+埋込層と接触するた
め、寄生容量が溝堀り法に比べて大きいという欠点があ
る。さらに、横方向酸化が少ないため、チヤンネルスト
ツプ用P+層が拡散により分離酸化膜の外側に広がり、リ
ークや耐圧低下の原因となる恐れがある。
（発明の目的） この発明はこれらの欠点に鑑みなされたもので、平坦
化用のマスクを必要とせずに分離領域幅によらず平担化
された表面を形成でき、寄生容量を低減することもで
き、バイポーラ型に適用した場合は埋込拡散用のマスク
も省略できる半導体集積回路装置の製造方法を提供する
ことを目的とする。
化用のマスクを必要とせずに分離領域幅によらず平担化
された表面を形成でき、寄生容量を低減することもで
き、バイポーラ型に適用した場合は埋込拡散用のマスク
も省略できる半導体集積回路装置の製造方法を提供する
ことを目的とする。
（発明の構成） この発明の半導体集積回路装置の製造方法は、半導体
基体の選択された表面上に耐酸化性の膜を形成した後、
前記選択された表面を除く半導体基体の表面を酸化膜に
変換し、その後、前記耐酸化性の膜の周辺の一定幅の領
域を除去した上で、その領域における前記半導体基体に
概ね垂直な側壁を持つ溝を形成し、その溝を埋めるよう
に半導体基体上の全面に埋込み材料を被着させ、しかる
後、前記埋込み材料を前記半導体基体の表面と概ね等し
い面まで継続的に除去するものである。
基体の選択された表面上に耐酸化性の膜を形成した後、
前記選択された表面を除く半導体基体の表面を酸化膜に
変換し、その後、前記耐酸化性の膜の周辺の一定幅の領
域を除去した上で、その領域における前記半導体基体に
概ね垂直な側壁を持つ溝を形成し、その溝を埋めるよう
に半導体基体上の全面に埋込み材料を被着させ、しかる
後、前記埋込み材料を前記半導体基体の表面と概ね等し
い面まで継続的に除去するものである。
（実施例） 以下この発明の実施例を図面を参照して説明する。実
施例は、この発明をバイポーラ型半導体集積回路装置に
適用したものであるが、この発明の適用範囲はこれに限
るものではなく、MOS型その他の半導体集積回路装置に
適用することも可能である。
施例は、この発明をバイポーラ型半導体集積回路装置に
適用したものであるが、この発明の適用範囲はこれに限
るものではなく、MOS型その他の半導体集積回路装置に
適用することも可能である。
第１図（Ａ）ないし（Ｍ）はこの発明の第１の実施例
を示す工程断面図である。
を示す工程断面図である。
まず、第１図（Ａ）に示すように、P-型シリコン基板
１にN+型埋込拡散層２を約２μｍ厚に全面に形成し、そ
の上にN-型エピタキシヤル層３を約1.5〜２μｍ厚に形
成し、さらにエピタキシヤル層３の熱成長シリコン酸化
膜である緩衝用酸化膜４を500Å厚に前記エピタキシヤ
ル層３に形成した後、その上に第１の窒化シリコン膜
（以後、第１の窒化膜と記す）５をたとえば2000Å厚
に、またCVD酸化膜６をたとえば2000〜3000Å厚に順次
堆積させる。
１にN+型埋込拡散層２を約２μｍ厚に全面に形成し、そ
の上にN-型エピタキシヤル層３を約1.5〜２μｍ厚に形
成し、さらにエピタキシヤル層３の熱成長シリコン酸化
膜である緩衝用酸化膜４を500Å厚に前記エピタキシヤ
ル層３に形成した後、その上に第１の窒化シリコン膜
（以後、第１の窒化膜と記す）５をたとえば2000Å厚
に、またCVD酸化膜６をたとえば2000〜3000Å厚に順次
堆積させる。
その後、第１図（Ｂ）に示すようにレジスト膜７を約
１μｍ厚に塗布し、通常の写真食刻法によりレジスト膜
７に開口部８および８′を形成する。続いて、この開口
部８および８′を介してCVD酸化膜６をエツチングして
開口部９および９′を形成するが、この時、等方性エツ
チング方法により適当な量（たとえば0.5〜1.0μ）のサ
イドエツチングを行う。ここで形成されたCVD酸化膜６
の開口幅10および10′が最終的な分離領域の幅とほぼ等
しくなる。なお、第１図（Ｂ）では、前記開口部９に幅
の狭い分離領域、同じく前記開口部９′に幅の広い分離
領域を形成するように描かれている。
１μｍ厚に塗布し、通常の写真食刻法によりレジスト膜
７に開口部８および８′を形成する。続いて、この開口
部８および８′を介してCVD酸化膜６をエツチングして
開口部９および９′を形成するが、この時、等方性エツ
チング方法により適当な量（たとえば0.5〜1.0μ）のサ
イドエツチングを行う。ここで形成されたCVD酸化膜６
の開口幅10および10′が最終的な分離領域の幅とほぼ等
しくなる。なお、第１図（Ｂ）では、前記開口部９に幅
の狭い分離領域、同じく前記開口部９′に幅の広い分離
領域を形成するように描かれている。
続いて、第１図（Ｃ）に示すように、レジスト膜７を
マスクしてRIE（リアクテイブ・イオン・エツチング）
によつて第１の窒化膜５および緩衝用酸化膜４に開口部
を形成し、さらにシリコン基体のエピタキシヤル層３表
面に対してほぼ垂直にたとえば深さ0.5〜1.0μの溝11お
よび11′を形成する。
マスクしてRIE（リアクテイブ・イオン・エツチング）
によつて第１の窒化膜５および緩衝用酸化膜４に開口部
を形成し、さらにシリコン基体のエピタキシヤル層３表
面に対してほぼ垂直にたとえば深さ0.5〜1.0μの溝11お
よび11′を形成する。
次に、レジスト膜７を除去した後、第１図（Ｄ）に示
すように、溝11および11′の内壁および緩衝用酸化膜
４、第１の窒化膜５、CVD酸化膜６の全表面に第２の窒
化膜12をたとえば1000Å厚程度に堆積させる。ここで、
第２の窒化膜12を堆積させる前に、シリコン基体の熱酸
化により溝11および11′の内壁に薄い第２の緩衝用酸化
膜（SiO2）を形成しておいてもよい。
すように、溝11および11′の内壁および緩衝用酸化膜
４、第１の窒化膜５、CVD酸化膜６の全表面に第２の窒
化膜12をたとえば1000Å厚程度に堆積させる。ここで、
第２の窒化膜12を堆積させる前に、シリコン基体の熱酸
化により溝11および11′の内壁に薄い第２の緩衝用酸化
膜（SiO2）を形成しておいてもよい。
その後、第１図（Ｅ）に示すように、RIEにより自己
整合的に平面部のみ第２の窒化膜12をエツチング除去す
る。したがつて、溝11および11′の底部においては、シ
リコン基体のエピタキシヤル層３または第２の緩衝用酸
化膜が露出する。
整合的に平面部のみ第２の窒化膜12をエツチング除去す
る。したがつて、溝11および11′の底部においては、シ
リコン基体のエピタキシヤル層３または第２の緩衝用酸
化膜が露出する。
続いて、第１の窒化膜５と第２の窒化膜12をマスクと
して溝11および11′の底部のシリコン基体を選択的に酸
化し、第１図（Ｆ）に示すように比較的厚い（たとえば
１〜２μ）酸化膜13および13′を形成する。ここで形成
される酸化膜13および13′は最終的にフイールド酸化膜
を形成するものであり、最終工程において素子領域14と
分離領域（酸化膜13,13′が形成された領域）とが平担
化されるような酸化膜厚に設定される。なお、選択酸化
の際、溝11および11′の側壁は第２の窒化膜12でマスク
されているため、酸化膜13および13′においてはバーズ
ビーク領域はほとんど形成されず、溝11および11′の溝
幅とほぼ同等の酸化膜幅が得られる。この酸化膜13およ
び13′は、以後、選択酸化膜と称す。
して溝11および11′の底部のシリコン基体を選択的に酸
化し、第１図（Ｆ）に示すように比較的厚い（たとえば
１〜２μ）酸化膜13および13′を形成する。ここで形成
される酸化膜13および13′は最終的にフイールド酸化膜
を形成するものであり、最終工程において素子領域14と
分離領域（酸化膜13,13′が形成された領域）とが平担
化されるような酸化膜厚に設定される。なお、選択酸化
の際、溝11および11′の側壁は第２の窒化膜12でマスク
されているため、酸化膜13および13′においてはバーズ
ビーク領域はほとんど形成されず、溝11および11′の溝
幅とほぼ同等の酸化膜幅が得られる。この酸化膜13およ
び13′は、以後、選択酸化膜と称す。
その後、第１図（Ｇ）に示すように、CVD酸化膜６と
選択酸化膜13および13′をマスクとして、表面上に露出
している第１および第２の窒化膜５および12をエツチン
グ除去し、続いて、同領域の緩衝用酸化膜４をエツチン
グ除去して、シリコン基体のエピタキシヤル層３上に開
口部15を形成する。この際、緩衝用酸化膜４のエツチン
グは、開口部15のエピタキシヤル層３が露出した時点で
ストツプし、CVD酸化膜６は適当な厚さだけ残すことが
好適である。
選択酸化膜13および13′をマスクとして、表面上に露出
している第１および第２の窒化膜５および12をエツチン
グ除去し、続いて、同領域の緩衝用酸化膜４をエツチン
グ除去して、シリコン基体のエピタキシヤル層３上に開
口部15を形成する。この際、緩衝用酸化膜４のエツチン
グは、開口部15のエピタキシヤル層３が露出した時点で
ストツプし、CVD酸化膜６は適当な厚さだけ残すことが
好適である。
続いて、第１図（Ｈ）に示すように、CVD酸化膜６と
選択酸化膜13および13′をマスクとして、開口部15より
RIE法により、エピタキシヤル層３および埋込拡散層２
を貫通しP-型シリコン基板１に達する溝16を形成する。
選択酸化膜13および13′をマスクとして、開口部15より
RIE法により、エピタキシヤル層３および埋込拡散層２
を貫通しP-型シリコン基板１に達する溝16を形成する。
その後、第１図（Ｉ）に示すように、熱酸化法により
溝16の内壁に比較的薄い酸化膜17を形成する。さらに、
自己整合により溝16の底部にチヤンネルストツプ用のボ
ロンをイオン注入してP+型層18を形成する。
溝16の内壁に比較的薄い酸化膜17を形成する。さらに、
自己整合により溝16の底部にチヤンネルストツプ用のボ
ロンをイオン注入してP+型層18を形成する。
次に、第１図（Ｊ）に示すように、多結晶シリコン19
を全面に厚く（たとえば５μｍ）堆積させ、溝16を完全
に埋める。
を全面に厚く（たとえば５μｍ）堆積させ、溝16を完全
に埋める。
続いて、第１図（Ｋ）に示すように公知の方法によ
り、多結晶シリコン19をエツチバツクする。エツチバツ
クの深さは、最終工程においてシリコン基体の素子領域
14および分離領域が平担となるような適当な深さとす
る。この時、素子領域14では、CVD酸化膜６が露出した
時点でエツチングは停止し、また選択酸化膜13および1
3′の領域では、選択酸化膜13および13′が露出した時
点でエツチングは停止する。
り、多結晶シリコン19をエツチバツクする。エツチバツ
クの深さは、最終工程においてシリコン基体の素子領域
14および分離領域が平担となるような適当な深さとす
る。この時、素子領域14では、CVD酸化膜６が露出した
時点でエツチングは停止し、また選択酸化膜13および1
3′の領域では、選択酸化膜13および13′が露出した時
点でエツチングは停止する。
その後、CVD酸化膜６を除去した後、第１図（Ｌ）に
示すように、埋め込まれた多結晶シリコン19の表面に熱
酸化により酸化膜20を形成して表面を平担化する。
示すように、埋め込まれた多結晶シリコン19の表面に熱
酸化により酸化膜20を形成して表面を平担化する。
その後、第１図（Ｍ）に示すように素子領域14上の第
１の窒化膜５および緩衝用酸化膜４を除去し、素子を形
成し、半導体集積回路装置とする。
１の窒化膜５および緩衝用酸化膜４を除去し、素子を形
成し、半導体集積回路装置とする。
以上説明したように、第１の実施例では、素子領域の
周囲に極めて幅が狭くかつ深い分離用の溝を形成するこ
とが可能で埋込拡散用のマスクを省略でき、また広いフ
イールド領域は平担化用のマスクを必要とせずに厚いシ
リコン酸化膜で覆うことができるので、分離領域幅によ
らず平担化が可能である。さらに、改良型選択酸化法で
問題となる素子領域側壁の欠陥が発生しやすい領域は、
後のシリコンエツチング工程により除去され溝が形成さ
れるため、素子領域への欠陥の影響を回避することがで
きる。また、広いフイールド酸化膜領域が得られるた
め、配線−基板間の静電容量が小さくなるとともに、狭
く深い素子分離領域が得られることによつて、チヤンネ
ルストツプ用のP+型層とN+型埋込拡散層が完全に分離し
ており、かつ素子領域に対してN+型埋込拡散層の横方向
拡がりがないので、素子領域−基板間容量も極めて小さ
くできる。
周囲に極めて幅が狭くかつ深い分離用の溝を形成するこ
とが可能で埋込拡散用のマスクを省略でき、また広いフ
イールド領域は平担化用のマスクを必要とせずに厚いシ
リコン酸化膜で覆うことができるので、分離領域幅によ
らず平担化が可能である。さらに、改良型選択酸化法で
問題となる素子領域側壁の欠陥が発生しやすい領域は、
後のシリコンエツチング工程により除去され溝が形成さ
れるため、素子領域への欠陥の影響を回避することがで
きる。また、広いフイールド酸化膜領域が得られるた
め、配線−基板間の静電容量が小さくなるとともに、狭
く深い素子分離領域が得られることによつて、チヤンネ
ルストツプ用のP+型層とN+型埋込拡散層が完全に分離し
ており、かつ素子領域に対してN+型埋込拡散層の横方向
拡がりがないので、素子領域−基板間容量も極めて小さ
くできる。
このように、第１の実施例では、平担化のマスクを必
要とせずに分離領域幅によらず平担化された表面を形成
でき、埋込拡散用のマスクも省略でき、さらには寄生容
量の低減と素子領域への欠陥の影響の回避を図ることが
できる。さらに、狭く深い素子分離領域と幅の広いフイ
ールド酸化膜領域をわずか１回の写真食刻法だけで形成
することができる。
要とせずに分離領域幅によらず平担化された表面を形成
でき、埋込拡散用のマスクも省略でき、さらには寄生容
量の低減と素子領域への欠陥の影響の回避を図ることが
できる。さらに、狭く深い素子分離領域と幅の広いフイ
ールド酸化膜領域をわずか１回の写真食刻法だけで形成
することができる。
第１の実施例は深い溝の埋込み材料として多結晶シリ
コンを利用したが、CVD酸化膜を利用することにより更
に表面の完全な平担化が可能となる。第２図（Ａ）ない
し（Ｃ）は、この発明の第２の実施例を示す工程断面図
であり、溝の埋込み材料としてCVD酸化膜を利用してい
る。第２図により第２の実施例を説明する。
コンを利用したが、CVD酸化膜を利用することにより更
に表面の完全な平担化が可能となる。第２図（Ａ）ない
し（Ｃ）は、この発明の第２の実施例を示す工程断面図
であり、溝の埋込み材料としてCVD酸化膜を利用してい
る。第２図により第２の実施例を説明する。
第２の実施例では、第１図（Ｉ）の工程までは第１の
実施例と同一工程である。ただし、第１図（Ｇ）の工程
で緩衝用酸化膜４をエツチングする際、素子領域14上の
CVD酸化膜６を残さずエツチング除去してもかまわな
い。
実施例と同一工程である。ただし、第１図（Ｇ）の工程
で緩衝用酸化膜４をエツチングする際、素子領域14上の
CVD酸化膜６を残さずエツチング除去してもかまわな
い。
第１図（Ｉ）に引き続き、第２図（Ａ）に示すように
第２のCVD酸化膜21を全面に厚く堆積させ、溝16を完全
に埋める。
第２のCVD酸化膜21を全面に厚く堆積させ、溝16を完全
に埋める。
続いて、第２図（Ｂ）に示すように、公知の方法によ
りCVD酸化膜21をエツチバツクし、素子領域14上の第１
の窒化膜５が露出した時点でエツチングを停止する。
りCVD酸化膜21をエツチバツクし、素子領域14上の第１
の窒化膜５が露出した時点でエツチングを停止する。
その後、第２図（Ｃ）に示すように、素子領域14上の
第１の窒化膜５および緩衝用酸化膜４を除去し、素子を
形成し、半導体集積回路装置とする。
第１の窒化膜５および緩衝用酸化膜４を除去し、素子を
形成し、半導体集積回路装置とする。
以上説明したように、第２の実施例では、分離領域が
すべてシリコン酸化膜で構成されるため、選択酸化工程
（第１図Ｆ）でわずかに生じる選択酸化膜上の表面段差
も、CVD酸化膜による埋込みおよびエツチバツクにより
完全に平担化することが可能となる。同時に、素子形成
の際、酸化膜分離法の利点であるセルフアラインプロセ
スを積極的に採用できる構造とすることができる。
すべてシリコン酸化膜で構成されるため、選択酸化工程
（第１図Ｆ）でわずかに生じる選択酸化膜上の表面段差
も、CVD酸化膜による埋込みおよびエツチバツクにより
完全に平担化することが可能となる。同時に、素子形成
の際、酸化膜分離法の利点であるセルフアラインプロセ
スを積極的に採用できる構造とすることができる。
（発明の効果） 以上の実施例から明らかなように、この発明の半導体
集積回路装置の製造方法によれば、先に述べた構成とす
ることにより、平担化用のマスクを必要とせずに分離領
域幅によらず平担化された表面を形成でき、寄生容量の
低減と素子領域への欠陥の影響の回避も図ることがで
き、バイポーラ型に適用した場合は埋込拡散用のマスク
も省略できる。この発明の方法は、バイポーラ型をはじ
め、各種の高集積かつ高性能な半導体集積回路装置の製
造方法として広く利用することができる。
集積回路装置の製造方法によれば、先に述べた構成とす
ることにより、平担化用のマスクを必要とせずに分離領
域幅によらず平担化された表面を形成でき、寄生容量の
低減と素子領域への欠陥の影響の回避も図ることがで
き、バイポーラ型に適用した場合は埋込拡散用のマスク
も省略できる。この発明の方法は、バイポーラ型をはじ
め、各種の高集積かつ高性能な半導体集積回路装置の製
造方法として広く利用することができる。
第１図はこの発明の半導体集積回路装置の製造方法の第
１の実施例を説明するための工程断面図、第２図はこの
発明の第２の実施例を説明するための工程断面図であ
る。 １……P-型シリコン基板、２……N+型埋込拡散層、３…
…N-型エピタキシヤル層、４……緩衝用酸化膜、５……
第１の窒化膜、13,13′……酸化膜、16……溝、19……
多結晶シリコン、21……第２のCVD酸化膜。
１の実施例を説明するための工程断面図、第２図はこの
発明の第２の実施例を説明するための工程断面図であ
る。 １……P-型シリコン基板、２……N+型埋込拡散層、３…
…N-型エピタキシヤル層、４……緩衝用酸化膜、５……
第１の窒化膜、13,13′……酸化膜、16……溝、19……
多結晶シリコン、21……第２のCVD酸化膜。
Claims (1)
- 【請求項１】第１導電型の半導体材料上に濃度の相異な
る、第２導電型の第１の拡散層と該第１の拡散層上に第
２の拡散層が積層した半導体基体に形成された半導体集
積回路装置の製造方法おいて、前記半導体基体主面に第
１の耐酸化性の膜と該第１の耐酸化性の膜上に第１の酸
化膜を形成する工程と、レジストマスクにより前記第１
の酸化膜のサイドエッチングをおこない該レジストマス
クよりもサイズの小さい第１の酸化膜のパターンを形成
する工程と、前記レジストマスクにより第１の耐酸化性
の膜をエッチングしさらにこれにより露出した前記半導
体基体の表面をエッチングし第２の拡散層内に第１の溝
を形成する工程と、前記レジストマスクを除去し全面に
第２の耐酸化性の膜を形成し前記第１の酸化膜及び前記
第１の溝の側壁部のみに該第２の耐酸化性の膜を残存さ
せる工程と、酸化処理を施し前記第１の溝を第２の酸化
膜により埋め込み該第２の酸化膜の表面が前記半導体基
体の表面と概ね等しくなるようにし前記第１の溝の底部
が前記第１の拡散層に到達するようにする工程と、前記
第１の酸化膜及び前記第２の酸化膜をマスクとして表面
に露出した前記第２の耐酸化性の膜及び前記第１の耐酸
化性の膜を除去し前記半導体基体の表面を露出させる工
程と、前記露出した半導体基体の表面をエッチングし前
記半導体材料に到達する第２の溝を形成する工程と、前
記第２の溝を絶縁膜により埋め込む工程とを特徴とする
半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168264A JPH0834241B2 (ja) | 1983-09-14 | 1983-09-14 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168264A JPH0834241B2 (ja) | 1983-09-14 | 1983-09-14 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6060735A JPS6060735A (ja) | 1985-04-08 |
| JPH0834241B2 true JPH0834241B2 (ja) | 1996-03-29 |
Family
ID=15864784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58168264A Expired - Lifetime JPH0834241B2 (ja) | 1983-09-14 | 1983-09-14 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834241B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2762449B2 (ja) * | 1988-03-16 | 1998-06-04 | ソニー株式会社 | 半導体装置の製法 |
| JPH04326549A (ja) * | 1991-04-26 | 1992-11-16 | Nec Corp | 半導体装置 |
| KR0156115B1 (ko) * | 1994-06-16 | 1998-12-01 | 문정환 | 반도체 소자의 격리막 구조 및 형성방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5943545A (ja) * | 1982-09-06 | 1984-03-10 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6038832A (ja) * | 1983-08-12 | 1985-02-28 | Hitachi Ltd | 半導体装置とその製造方法 |
-
1983
- 1983-09-14 JP JP58168264A patent/JPH0834241B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6060735A (ja) | 1985-04-08 |
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