JPS5943545A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5943545A JPS5943545A JP57153910A JP15391082A JPS5943545A JP S5943545 A JPS5943545 A JP S5943545A JP 57153910 A JP57153910 A JP 57153910A JP 15391082 A JP15391082 A JP 15391082A JP S5943545 A JPS5943545 A JP S5943545A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この麓明け、篩集檀化した半導体!J> fi’i回路
装置位(以−ト、工Oと17)う。)および−tのIJ
φ遣方fE、に関する。
装置位(以−ト、工Oと17)う。)および−tのIJ
φ遣方fE、に関する。
高j、14禎化Vこ遺した1[しい素子分P;rG技ヤ
ドJが多く開発g7tつつめる。七の多くのものは、サ
イド豐エンチングのtヱとんどlい反に6oイオン・エ
ンチンクrオリ用したものである(1ヨ経エレクトロニ
クス、1982年3月29日号、p90〜101参照)
。
ドJが多く開発g7tつつめる。七の多くのものは、サ
イド豐エンチングのtヱとんどlい反に6oイオン・エ
ンチンクrオリ用したものである(1ヨ経エレクトロニ
クス、1982年3月29日号、p90〜101参照)
。
このようなA予分離技術目体tユ、バイポーラICのみ
ならずMO8IO[も適用できるが、より深い分離和戦
が必茨なバイポーラICにおいて管にその長ノツr全生
7))丁ことができる。したがって以下においでに、バ
イポーラ丁c′fc中心にして説明を進める。
ならずMO8IO[も適用できるが、より深い分離和戦
が必茨なバイポーラICにおいて管にその長ノツr全生
7))丁ことができる。したがって以下においでに、バ
イポーラ丁c′fc中心にして説明を進める。
この種の素子分1棗技術の一つとして、素子分離領域と
なるべき部分ケ削って溝を形成した後・その溝葡多結晶
シリコン又はSin、などの絶縁制料妙 奮埋込み拐オ・fとして埋ちる方法がある。溝ハB分を
埋込み材料で埋めるについてに、溝を形成した半導体基
板の表面全体に用1込み材料金隼l^尽せた後、表面全
体をエツチングすることに、よって過卿]な埋込み材料
?除去する。
なるべき部分ケ削って溝を形成した後・その溝葡多結晶
シリコン又はSin、などの絶縁制料妙 奮埋込み拐オ・fとして埋ちる方法がある。溝ハB分を
埋込み材料で埋めるについてに、溝を形成した半導体基
板の表面全体に用1込み材料金隼l^尽せた後、表面全
体をエツチングすることに、よって過卿]な埋込み材料
?除去する。
ところで、ICにおいてハ、トランジスタ等の各素子の
レイアウト上、特pこグーラフ゛の周辺部などチップの
選択された部分に、配線部全形成するための広す分離領
域をとらざるをえず、−t−itに起因してその部分の
表面平坦化が問題となる。丁なわち、深さに比べて幅の
狭い分離領域部分についてはそれIユどjむ1題はない
が、深さに比べて幅の広い部分(Cついてに、表面にど
うしても大きなくぼみが生じでし筐うのである。このよ
うな表面平坦化のための70セスはかなシ複雑であり、
−七のためデバイス全体としてのプロ七スも複雑となり
、)す清面での大きな難点となる。
レイアウト上、特pこグーラフ゛の周辺部などチップの
選択された部分に、配線部全形成するための広す分離領
域をとらざるをえず、−t−itに起因してその部分の
表面平坦化が問題となる。丁なわち、深さに比べて幅の
狭い分離領域部分についてはそれIユどjむ1題はない
が、深さに比べて幅の広い部分(Cついてに、表面にど
うしても大きなくぼみが生じでし筐うのである。このよ
うな表面平坦化のための70セスはかなシ複雑であり、
−七のためデバイス全体としてのプロ七スも複雑となり
、)す清面での大きな難点となる。
そこで、そのような難点を解決する手段として、前記溝
の幅2 +7ソグラフイの解像力等との関連でたとえば
1.0〜2.5μm程度の範四でほぼ一定の細溝を設定
する方法が考えられる。こfl、は、埋込み材料奮堆梢
するためのOVD法では、溝の11+lI侑1からも埋
込み材料が積もって行くので、狭い溝に充填さ71やす
いからである。
の幅2 +7ソグラフイの解像力等との関連でたとえば
1.0〜2.5μm程度の範四でほぼ一定の細溝を設定
する方法が考えられる。こfl、は、埋込み材料奮堆梢
するためのOVD法では、溝の11+lI侑1からも埋
込み材料が積もって行くので、狭い溝に充填さ71やす
いからである。
ところが一方、1n2気的分離のための溝幅全−足にし
た場合にeユ、配線部ケ半導体基板の非能動領域(半導
体素子を形成しない領域)上に形成しなくてはならず、
そのよう配線構造でtま、配線と基板との間の配線客用
が大きくな9、素子特性上、1N報処即時間が遅くなる
という問題が発生するCとが11+明した。
た場合にeユ、配線部ケ半導体基板の非能動領域(半導
体素子を形成しない領域)上に形成しなくてはならず、
そのよう配線構造でtま、配線と基板との間の配線客用
が大きくな9、素子特性上、1N報処即時間が遅くなる
という問題が発生するCとが11+明した。
この発明は以上の点を考慮してなa rt eものであ
り、その目的e」、前、I!トした素子分pill技<
’ii%jM用するに当たり liU 、’?*面での
稚魚のみならず、素子特性上の間シ11をも解決1−る
ごとにある。
り、その目的e」、前、I!トした素子分pill技<
’ii%jM用するに当たり liU 、’?*面での
稚魚のみならず、素子特性上の間シ11をも解決1−る
ごとにある。
以下X添伺図1iriを′参照しなから、この発1+、
、lの内容を明ら力1に二する。
、lの内容を明ら力1に二する。
第1図にこの発明tバイポーラIOI/(:適用した一
実施1411を示す1IJ1曲図でるる。、このバイポ
ーラrCKおける各(1′す成歎素については、後述す
る製造方法に関する説明によって明らかにするので、こ
こでは、この発FIIJ紮不)イ略的に説明する。
実施1411を示す1IJ1曲図でるる。、このバイポ
ーラrCKおける各(1′す成歎素については、後述す
る製造方法に関する説明によって明らかにするので、こ
こでは、この発FIIJ紮不)イ略的に説明する。
シリコン生導体母体J、 00は、P型のf4体基板2
の上に、N′−型の埋込みf?’t 5と、さらにN−
型のエビタAシャル層9とYMしている。素子が形成さ
iするべき能#4b領域1にtユノ(イボーラトランジ
スタが形aさ1.ている。この能Φl〔(域は、p2(
νのベース領域1%1、N 型のエミッタlrt域2
1゜およびN″−型のコ1/クタ・コンタクト領域18
ケ含ンテいる。ベース領域19にはアルミニウムの電極
30かオーミックコンタクトさtL1同様に、エミッタ
9自1或21にア刀・ミニウ” ?ttイ傘31、コレ
クターコンタクト領域18にアルミニウム電歇32が、
−’f:11.ぞノ1.オーミックコンタクトさ才して
いる。
の上に、N′−型の埋込みf?’t 5と、さらにN−
型のエビタAシャル層9とYMしている。素子が形成さ
iするべき能#4b領域1にtユノ(イボーラトランジ
スタが形aさ1.ている。この能Φl〔(域は、p2(
νのベース領域1%1、N 型のエミッタlrt域2
1゜およびN″−型のコ1/クタ・コンタクト領域18
ケ含ンテいる。ベース領域19にはアルミニウムの電極
30かオーミックコンタクトさtL1同様に、エミッタ
9自1或21にア刀・ミニウ” ?ttイ傘31、コレ
クターコンタクト領域18にアルミニウム電歇32が、
−’f:11.ぞノ1.オーミックコンタクトさ才して
いる。
シ゛シて後1ボ[ル、シう(コ、Vl:能11+11
fiR域6 &’U ;tr イテ、〕Ilいシリコン
酸化j1賭72上にアルミニウムの配線へ13:(,3
4が形成されてbる。
fiR域6 &’U ;tr イテ、〕Ilいシリコン
酸化j1賭72上にアルミニウムの配線へ13:(,3
4が形成されてbる。
この光IJ!lに従って、牛導体イ+)体100の一面
に、牛専f本f汗1本1()Oの全体にわ窺つで七の謂
^がほぼ一定にに市電さnた深い傳3孕形)戊し、その
溝3内に多粕晶シリコン、又は8102などの絶縁t、
Jイ[の埋込み材料4を充填するCとによつで、素子間
の@; pt的外分11湊な丁。この分離領域は抜数の
素子ノヒ底領域ケ区画している1、深い溝3の深芒6−
11バイポーラICの場合UCItユ少なくとも埋込み
層5LtT〈ことか必罰であり、一般に、その〜さσ寸
茫は−七〇輻寸法よりも太きい。しかし、MO8工Oの
場合4tVユ、素子1i−41のIK、 2Ei的分離
ができる範囲でF、階のff!芒?浅くするOとができ
る。し1こがつで、保い汀ダ3における「CPい」の怠
昧に、素子間のt(1,気的分心〒−3゛るのに充分な
深さ?もっているというこまたこの発明で15 )・
ランジスタ等の半導体素子ケ形bY l、ない−11,
8能1IIIl領域6の♂(面FML分(で、+ifJ
ii+:半導体fall f奉1000表面自体の選
択1βILQてよる1ψい酸化膜7L 72jf:形
成する。このIIλい酸化ルへ71.72&;t、その
」:+/c形h’t a tするアルミニウムの配線3
3.34の浮遊容1.全低減するためのものであり、し
〕℃がす′〔、配置の浮遊b−絹?低減するに足る)+
4゛σ?もた艮ることが少なくとも必要でアル。Cノj
’?1t’、 r1′:! 71.72のJ’j a
f−ゴt、(白nnlからn/7mの1li1.+、囲
(こ、j!υく8創る。。
に、牛専f本f汗1本1()Oの全体にわ窺つで七の謂
^がほぼ一定にに市電さnた深い傳3孕形)戊し、その
溝3内に多粕晶シリコン、又は8102などの絶縁t、
Jイ[の埋込み材料4を充填するCとによつで、素子間
の@; pt的外分11湊な丁。この分離領域は抜数の
素子ノヒ底領域ケ区画している1、深い溝3の深芒6−
11バイポーラICの場合UCItユ少なくとも埋込み
層5LtT〈ことか必罰であり、一般に、その〜さσ寸
茫は−七〇輻寸法よりも太きい。しかし、MO8工Oの
場合4tVユ、素子1i−41のIK、 2Ei的分離
ができる範囲でF、階のff!芒?浅くするOとができ
る。し1こがつで、保い汀ダ3における「CPい」の怠
昧に、素子間のt(1,気的分心〒−3゛るのに充分な
深さ?もっているというこまたこの発明で15 )・
ランジスタ等の半導体素子ケ形bY l、ない−11,
8能1IIIl領域6の♂(面FML分(で、+ifJ
ii+:半導体fall f奉1000表面自体の選
択1βILQてよる1ψい酸化膜7L 72jf:形
成する。このIIλい酸化ルへ71.72&;t、その
」:+/c形h’t a tするアルミニウムの配線3
3.34の浮遊容1.全低減するためのものであり、し
〕℃がす′〔、配置の浮遊b−絹?低減するに足る)+
4゛σ?もた艮ることが少なくとも必要でアル。Cノj
’?1t’、 r1′:! 71.72のJ’j a
f−ゴt、(白nnlからn/7mの1li1.+、囲
(こ、j!υく8創る。。
々オや、 1−fil ’、 ”J!: tイ5し1
1にふいC117仁4rM iB&て形I戊さ旧〕ζ7
.りいシリコン酸化膀、70はコレクタ・コンタクト朔
l或18て分1’lllするlこめの卿いシリコン酸化
j換で、曲の片いシリコン酸化什11Q71.72と回
部に形成さ才しる。
1にふいC117仁4rM iB&て形I戊さ旧〕ζ7
.りいシリコン酸化膀、70はコレクタ・コンタクト朔
l或18て分1’lllするlこめの卿いシリコン酸化
j換で、曲の片いシリコン酸化什11Q71.72と回
部に形成さ才しる。
ところで、このようなJすいli%□11;II+、!
71.72はiiJ 6已痒い溝3”;a:j’e)
+’;76累子間の分子間1輸θ域8に1彎9合わせに
なるの−U1ノνいl修化膜71.72γuミい溝3奮
形ノ戒する際のマスクとしてオリ用する0とができる。
71.72はiiJ 6已痒い溝3”;a:j’e)
+’;76累子間の分子間1輸θ域8に1彎9合わせに
なるの−U1ノνいl修化膜71.72γuミい溝3奮
形ノ戒する際のマスクとしてオリ用する0とができる。
この点からすると、1ず選択酸化によZ) でJrl
イア79化脱70,71.72に形1戊(〜、その後R
ルha 3 ′?r:形成するようにするのが好葦しい
。
イア79化脱70,71.72に形1戊(〜、その後R
ルha 3 ′?r:形成するようにするのが好葦しい
。
つぎに、第1図に示すバイポーラIC′fc(ηるのに
好適な製造方法にっbて説明する。
好適な製造方法にっbて説明する。
1ず、面方位(100)のP型81基板2のずぐ而KL
’lさ1〜2μmのN+型埋め込みti5に設け、その
上にトランジスタの能動部分となる81エビタキシーヤ
ル/1i1(+甲さ1〜2μm)9i形底する。
’lさ1〜2μmのN+型埋め込みti5に設け、その
上にトランジスタの能動部分となる81エビタキシーヤ
ル/1i1(+甲さ1〜2μm)9i形底する。
こ11によって半導体母体100をイ得る。ついで、g
1エピタキシャルr@9の衣面全熱酸化してJ’185
00〜900ズ稈度の[1iO1jl見(シリコン酸化
jq)10?r形成し、その上に通常のOVD法によッ
テ5L3N41QL L ざらに低圧でのOVD法によ
って5i02(あるいはリンψシリヶー)−ガラス)膜
12を111′1次堆イパした後、;jll ′iKの
ホト・エツチング、ニョリ5i(hlB!!12 81
3N4 jMl 1 ′にパターニングして素子間の分
離領域8および1t・能動11[(域(’、AlFひに
コレクタ・コンタクト分離部130府1!I]け7行な
う←第2A図)。
1エピタキシャルr@9の衣面全熱酸化してJ’185
00〜900ズ稈度の[1iO1jl見(シリコン酸化
jq)10?r形成し、その上に通常のOVD法によッ
テ5L3N41QL L ざらに低圧でのOVD法によ
って5i02(あるいはリンψシリヶー)−ガラス)膜
12を111′1次堆イパした後、;jll ′iKの
ホト・エツチング、ニョリ5i(hlB!!12 81
3N4 jMl 1 ′にパターニングして素子間の分
離領域8および1t・能動11[(域(’、AlFひに
コレクタ・コンタクト分離部130府1!I]け7行な
う←第2A図)。
次に、窓明しJしまた素子間の分^14領域8のE41
1分をB Hg N H膜(シリコンナイトライド膜)
14によって選択的に覆い、giIN4 膜14およ
び窓明けしたSLgN411’411ケマスクとして日
1基板2の表面に選択酸イし一1゛ることによって、コ
レクターコンタクト分離部13および非能動領域6の各
部分にR芒1pm稈度の埋い酸化膜70.71.72?
r形成する(72B図)。ここ1での」−桿で用いるマ
スクパターンの要部の−[fil ’に第3図に示すが
、S10!膜12− SL、N、膜11の窓明は用のマ
スクパターン15と、5L3N、 膜14のエツチング
用のマスクパターン1Gとの位置合わせについては、マ
スクパターン1Gの内周辺16a 2マスクパターン1
5の±にのせるように配置〜−ず゛)1は良く、その位
置合わせは容易である。
1分をB Hg N H膜(シリコンナイトライド膜)
14によって選択的に覆い、giIN4 膜14およ
び窓明けしたSLgN411’411ケマスクとして日
1基板2の表面に選択酸イし一1゛ることによって、コ
レクターコンタクト分離部13および非能動領域6の各
部分にR芒1pm稈度の埋い酸化膜70.71.72?
r形成する(72B図)。ここ1での」−桿で用いるマ
スクパターンの要部の−[fil ’に第3図に示すが
、S10!膜12− SL、N、膜11の窓明は用のマ
スクパターン15と、5L3N、 膜14のエツチング
用のマスクパターン1Gとの位置合わせについては、マ
スクパターン1Gの内周辺16a 2マスクパターン1
5の±にのせるように配置〜−ず゛)1は良く、その位
置合わせは容易である。
こうして選択l′p化金終えたら、選17”il染化の
マスクとして用いたSi8N411’A14の除去、お
よび下層の5ill膜10の部分的除去7行なう。Si
3N4膜14についてに、ドライ争エツチングあるいは
熱リン#[よるウェットQエツチングのいスフ1−に用
いても良すが、下層のS j、 O、膜10の方につい
て汀、ドライ争エツチングr用するのが良い。
マスクとして用いたSi8N411’A14の除去、お
よび下層の5ill膜10の部分的除去7行なう。Si
3N4膜14についてに、ドライ争エツチングあるいは
熱リン#[よるウェットQエツチングのいスフ1−に用
いても良すが、下層のS j、 O、膜10の方につい
て汀、ドライ争エツチングr用するのが良い。
S l、 N、月/114お裏び5102ル、110の
bず1tのエツチングにあっても、伺ら新たなマスク?
l−要するものでにないか、Sin、膜10のエツチン
グ時には、j9い酸化膜70.7L 72ffiマス
クとして利用するので、それらが過剰に除去されるの金
避けるべきだからでろる。この一連のエツチング処理に
よって、Si母体100の素子間の分離領域8部分の6
1が露出さfLることになる(第2C図)。
bず1tのエツチングにあっても、伺ら新たなマスク?
l−要するものでにないか、Sin、膜10のエツチン
グ時には、j9い酸化膜70.7L 72ffiマス
クとして利用するので、それらが過剰に除去されるの金
避けるべきだからでろる。この一連のエツチング処理に
よって、Si母体100の素子間の分離領域8部分の6
1が露出さfLることになる(第2C図)。
そこで次は、深い溝3の形成である(第2D図)。深い
溝3μ、埋め込み層5ヶ突き抜けるtlどの深8VC’
1−ることが必要である。し1こかって、この深いfI
3の形成VCはサイド・エツチングがほとんどない反応
性イオンφエツチンク紮用いる。この反応性イオン令エ
ツチングに対してのマスク性ti、Sl、SL、N、、
S10! の110でトもくなp1S’lN41.1S
Lの10倍桿ハ[、SiO,1jSiの20倍種度とす
ることができる。し1ζがって、七〇ようなマスク性の
もがい金利用し7、nil ilt:深い溝3欠形成す
ることがT′きる。筐1ζ、このような深い溝3の形成
時、反応性イオン・エツチングの前にヒドラジン、KO
H等の゛アルカリ性エツチング液紮用いるM方(4エツ
チングによって十141−に糸(めのエラタング面葡形
成したり、あるいは反応性イオン・エツチングの後で露
出面ケ幣面−Tる意味〃・ら弗硝酸によるエツチング忙
付加するのが良い。深い溝3のエツチング冗r時点では
、マスクとしての5LlN4 側1.IJユはとんど光
子になく丁ことができる。もちろん、イオン・エツチン
グの角択比、511N、膜の膜1!i/、エツチング溝
の深1によって、5LsN4JII4i 1 kslf
r−トモテ@ ル。
溝3μ、埋め込み層5ヶ突き抜けるtlどの深8VC’
1−ることが必要である。し1こかって、この深いfI
3の形成VCはサイド・エツチングがほとんどない反応
性イオンφエツチンク紮用いる。この反応性イオン令エ
ツチングに対してのマスク性ti、Sl、SL、N、、
S10! の110でトもくなp1S’lN41.1S
Lの10倍桿ハ[、SiO,1jSiの20倍種度とす
ることができる。し1ζがって、七〇ようなマスク性の
もがい金利用し7、nil ilt:深い溝3欠形成す
ることがT′きる。筐1ζ、このような深い溝3の形成
時、反応性イオン・エツチングの前にヒドラジン、KO
H等の゛アルカリ性エツチング液紮用いるM方(4エツ
チングによって十141−に糸(めのエラタング面葡形
成したり、あるいは反応性イオン・エツチングの後で露
出面ケ幣面−Tる意味〃・ら弗硝酸によるエツチング忙
付加するのが良い。深い溝3のエツチング冗r時点では
、マスクとしての5LlN4 側1.IJユはとんど光
子になく丁ことができる。もちろん、イオン・エツチン
グの角択比、511N、膜の膜1!i/、エツチング溝
の深1によって、5LsN4JII4i 1 kslf
r−トモテ@ ル。
これに続すて、露出しまた深い溝3の内面に熱酸化によ
って埋さ250〜4000 AのシリコンA!化IN(
SLOxM)17に形成シタ後、0vDi[fつで多結
晶シリコンあるいに、sho、4どの絶縁拐料の埋込み
材料4 ’jr−S L 、!、¥仮2の表面金環に堆
積する(絹2E図)。この准植雇eユ、少なくとも溝3
の深場r越える/とけに必要でわる。
って埋さ250〜4000 AのシリコンA!化IN(
SLOxM)17に形成シタ後、0vDi[fつで多結
晶シリコンあるいに、sho、4どの絶縁拐料の埋込み
材料4 ’jr−S L 、!、¥仮2の表面金環に堆
積する(絹2E図)。この准植雇eユ、少なくとも溝3
の深場r越える/とけに必要でわる。
次に、j9+積した埋込み拐料4ヶプラズマ会エツチン
グ等の等方性エツチングOこよって除去(、、St(<
j体100の表面r平坦化すること(こぶってアイソl
/−シヨン工程葡終える。この場合、r■い溝3の幅ケ
S1母体100の全面Qこわたって一可にしてbるので
、堆積し/ζ埋込み+」科4の真面μ堆梢後においてほ
ぼ平坦であり、十の表面平均、化処哩は大幅に簡略化さ
rLる。なお場合によってeユ、堆積し窺埋込み1」料
4の上Vこレジストめるtnixs。
グ等の等方性エツチングOこよって除去(、、St(<
j体100の表面r平坦化すること(こぶってアイソl
/−シヨン工程葡終える。この場合、r■い溝3の幅ケ
S1母体100の全面Qこわたって一可にしてbるので
、堆積し/ζ埋込み+」科4の真面μ堆梢後においてほ
ぼ平坦であり、十の表面平均、化処哩は大幅に簡略化さ
rLる。なお場合によってeユ、堆積し窺埋込み1」料
4の上Vこレジストめるtnixs。
G(スピン・オン参グラス)鞘塗布してN1ら、削れ己
等方性エンチングによって表面の平坦化rな丁のが良い
。−tう丁れば、入面の平坦化ケより有効に行なうこと
ができる(第2 b’図)。
等方性エンチングによって表面の平坦化rな丁のが良い
。−tう丁れば、入面の平坦化ケより有効に行なうこと
ができる(第2 b’図)。
1イソレーシヨン上桿佐tよ、第2F図に示すように、
公知の方法(心よってエピタキシャル層9にN1型のコ
レクタ中コンタクト部分18およびP型のベース耐酸1
9奮メ杉J戊し1こ後、表面をこシリコン醸□化膜など
のパッシベーション膜20を形成し、さらにN+型のエ
ミッタi&1域21を形成する。しかる後、第1図に示
すように、アルミニウムの各成極30.31.32およ
び配線33.34ケ設けて、パイボージIOi完底する
。
公知の方法(心よってエピタキシャル層9にN1型のコ
レクタ中コンタクト部分18およびP型のベース耐酸1
9奮メ杉J戊し1こ後、表面をこシリコン醸□化膜など
のパッシベーション膜20を形成し、さらにN+型のエ
ミッタi&1域21を形成する。しかる後、第1図に示
すように、アルミニウムの各成極30.31.32およ
び配線33.34ケ設けて、パイボージIOi完底する
。
このように、以上説明したバイポーラICで汀、コレク
ターコンタクト部分18とベース領域19との境目部分
に、コレクタ・コンタクト分離部13を設けているので
、耐圧ケ充分に向上させることができる。この場合、1
ツ1示向でrJl コレクタ書コンタクト分離部131
.5tJu本1()00表表面体の選択酸化しこよる酸
化膜70によって構I戊しているので、酸化膜70自体
は、配特若M低減のための1すい酸化膜71.72と同
時に形成することができる。
ターコンタクト部分18とベース領域19との境目部分
に、コレクタ・コンタクト分離部13を設けているので
、耐圧ケ充分に向上させることができる。この場合、1
ツ1示向でrJl コレクタ書コンタクト分離部131
.5tJu本1()00表表面体の選択酸化しこよる酸
化膜70によって構I戊しているので、酸化膜70自体
は、配特若M低減のための1すい酸化膜71.72と同
時に形成することができる。
しかし、コレクタ拳コンタクト分離部13については、
素子間の分l?If餉域8と同様、溝の中に埋込みu
f+ k埋め込むrJl成にすることもできる。
素子間の分l?If餉域8と同様、溝の中に埋込みu
f+ k埋め込むrJl成にすることもできる。
また、この発明を1パイボ一ラエ01吋にFROMやR
AM71どのバイポーラメモリに適用することによって
大きな効果?得ることができるが、MO8工C等にも適
用することかでさる。MO8I04CJ用する場合はP
型又はN型の半導体母体會[J’iJしてMO8FET
全形底することができる。
AM71どのバイポーラメモリに適用することによって
大きな効果?得ることができるが、MO8工C等にも適
用することかでさる。MO8I04CJ用する場合はP
型又はN型の半導体母体會[J’iJしてMO8FET
全形底することができる。
以上のようQて、この発明VC心って1よ、素子間の分
Mt領域8における深’I’IP13の11守寸法ヶ半
導体母体100の全体にわたってほば一定しているので
、埋込み相料喀の表面平坦化のプロセスを大11−^に
簡略化することができ、しかもlた、牛導体素子ケ形成
しない非ロヒ動領域6の表面R1−分に、半導体母体1
O()の表面自体の選択酸化による厚い酸化膜7ケ形成
しでいるので、非能#JJ領域6の上¥、走る配線と基
板2との間の配線容量r/J−さくすることができると
し)う優れた効来電得ることができる。
Mt領域8における深’I’IP13の11守寸法ヶ半
導体母体100の全体にわたってほば一定しているので
、埋込み相料喀の表面平坦化のプロセスを大11−^に
簡略化することができ、しかもlた、牛導体素子ケ形成
しない非ロヒ動領域6の表面R1−分に、半導体母体1
O()の表面自体の選択酸化による厚い酸化膜7ケ形成
しでいるので、非能#JJ領域6の上¥、走る配線と基
板2との間の配線容量r/J−さくすることができると
し)う優れた効来電得ることができる。
また、選択酸化技術によって)1い吊゛化膜70.7L
72?r−”!ず形成し、その後、この19い酸化
11470.71.72會マスクの一部として、前記深
す溝3ヶ形成するという製造方法にあっては、マスク合
わせ等の製造面で大きな効果紮得ることができる。
72?r−”!ず形成し、その後、この19い酸化
11470.71.72會マスクの一部として、前記深
す溝3ヶ形成するという製造方法にあっては、マスク合
わせ等の製造面で大きな効果紮得ることができる。
図面のff1)単な脱明
第1図eよこの発明の一実施向〒示すパイボーラ工0の
醇r面図、 第2 A −y(r、 2 F図に第1図に示す)(イ
ボーラrCの!1IiI造方法r示す工程図、 第3 ty<+ r−1i 子119 造に用いるマス
クノシターンの一トリ奮示す1ヌ1である。
醇r面図、 第2 A −y(r、 2 F図に第1図に示す)(イ
ボーラrCの!1IiI造方法r示す工程図、 第3 ty<+ r−1i 子119 造に用いるマス
クノシターンの一トリ奮示す1ヌ1である。
100・・・半導体母体、2・・半導体基板、3・・・
深い溝、4・・弓口り体材料、6・・非能動領6々、7
0.71.72・・・I’7い酸化膜、8・・・素子間
の分離領域、13・・・コミ/フタ・コンタクト分1I
iLU r’a+ c。
深い溝、4・・弓口り体材料、6・・非能動領6々、7
0.71.72・・・I’7い酸化膜、8・・・素子間
の分離領域、13・・・コミ/フタ・コンタクト分1I
iLU r’a+ c。
第 3 図
y、f 八)
第1頁の続き
+72・発 明 者 玉置洋−
国分寿市東恋ケ窪1[14280番
地株式会社日立製作所中央研究
所内
・72・発 明 者 用村雅雄
国分寺市東恋ケ窪1丁目280番
地株式会社日立製作所中央研究
所内
11
Claims (1)
- 【特許請求の範囲】 ■、半導体母体の一面に、その幅がほぼ一定VC設定A
れた深い溝が形成さtL、、 75)つその溝内に埋込
み材料が充填された分離領域C・こ工っで素子形成領域
が区画ネn5ておp、該素子形成領域に半導体重子が形
1j’iをtL、さらに半導体素子音形成しない領域の
表面部分に、Wj記半導体母体の選択酸化によるjすい
酸化膜が形成さiしていることを特徴とする牙”導体里
梢回路装醸、、。 2、 i’+iJ Ii[2素子形成飴城に形成11
たNil半i、4休素r−はコレクターコンタクト分離
(1・¥竜の〕ぐイボーラトラ〉′ジスタであり、前記
素子形成領域にはコレクタ・コンタクト部分とベース領
域との境目+rII分に、コレクタ・コンタクト部分1
41を領域が設けられている竹πr留求の範囲第1項記
載の半導体集積回路装置^、0 3、前金【ルコレクタ争コンタクト分離匍城は、611
配半導体母体フ壜1< (i5゛化r(、よる酌(1膜
によって構)戎さ肛ている荷訂晴求の1tiil囲第2
11記載の半導体集積回路装置。 4、前記jψい重化11り!は、配IN ’l+ :b
iを低減しうるだけのjすさ全もっているl侍ttT梢
求の範囲第1項記載の半導体1トイji l1jJ路装
置。 5、 半導体基板の一面上、半導体素子を形I戎しない
nl;fiヒgIIl領域の表面部分に、選択m′化技
術によってJソI/−11!Iタ化脱ケ形X t、、そ
の後、このRvnv化膜をマスクの一2’lBとして、
目’J uL:ず導体ν、t8板の一面に幅がほぼ一可
の深いdりを形成し、ついで−tの深い溝内に埋込みt
!料紮光A丁乙ことによって素子間の屯気的分1flA
:l:なし、さらにその?(電気的分離がなさtまた
素子形JJujI域IIζ1を導体素子を形成すること
を特徴と一ノーる半導体集積回路装置の製造方法。 6− 前Nt2 半すス体素子kXj′コL/クタ・
コンタクト分離構造のバ・fボー ジトランジスタであ
り、コレクタ・コンタクト部分とベース領域とのjJl
目部分に、コレクターコンタクト分PAf、仙J$、が
設けら)1でいるlit ItT mit!求のll・
14間’Q% 5 g4 h中成の−゛V導体集棺回W
as 6<= IM:の製J告方fJで。 7tr11il己コレクタ!コンタクト分離省白域は、
Ni1r++; ’4″導体fひ体の選択酸化による酸
化jllcよって構成を石ている11な#f #iIi
求の1ト[シ囲第6項dLシ載の1′導体集枳回路4・
“拝(の製造力1人。 8.1如1 ifeコレクタ・コンタクト9街1(領域
r構成するj1′÷化11Mに、顔j記埋い酸化n++
紮形戟形成ための選ゼく酸比上杵時に、七のj9い酸化
膜と同〜に形成さiLる%a目^求の範囲第7墳記叔の
半導体集積回路装態の製造方法、、
Priority Applications (15)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57153910A JPS5943545A (ja) | 1982-09-06 | 1982-09-06 | 半導体集積回路装置 |
KR1019830003174A KR920002862B1 (ko) | 1982-09-06 | 1983-07-12 | 반도체집적회로장치 및 그 제조방법 |
GB08319848A GB2128400B (en) | 1982-09-06 | 1983-07-22 | Isolation and wiring of a semiconductor integrated circuit device and method of manufacturing the same |
DE3327301A DE3327301C2 (de) | 1982-09-06 | 1983-07-28 | Verfahren zur Herstellung einer integrierten Halbleiterschaltung |
FR838312882A FR2532784B1 (fr) | 1982-09-06 | 1983-08-04 | Dispositif a circuits integres a semiconducteurs comprenant une gorge profonde remplie d'un materiau isolant et procede de fabrication d'un tel dispositif |
IT22777/83A IT1167381B (it) | 1982-09-06 | 1983-09-05 | Dispositivo a circuito integrato a semiconduttori e procedimento per la sua fabbricazione |
GB858500176A GB8500176D0 (en) | 1982-09-06 | 1985-01-04 | Semiconductor integrated circuit |
GB858500175A GB8500175D0 (en) | 1982-09-06 | 1985-01-04 | Semiconductor integrated circuit |
US06/946,778 US4746963A (en) | 1982-09-06 | 1986-12-29 | Isolation regions formed by locos followed with groove etch and refill |
SG887/87A SG88787G (en) | 1982-09-06 | 1987-10-12 | A semiconductor integrated circuit device and method of manufacturing the same |
MY804/87A MY8700804A (en) | 1982-09-06 | 1987-12-30 | A semiconductor integrated circuit device and method of manufacturing the same |
HK9/88A HK988A (en) | 1982-09-06 | 1988-01-07 | A semiconductor integrated circuit device and method of manufacturing the same |
US07/169,748 US4853343A (en) | 1982-09-06 | 1988-03-18 | Method for fabricating a semiconductor integrated circuit device having thick oxide films and groove etch and refill |
US07/353,060 US5084402A (en) | 1982-09-06 | 1989-05-17 | Method of fabricating a semiconductor substrate, and semiconductor device, having thick oxide films and groove isolation |
US07/801,865 US5200348A (en) | 1982-09-06 | 1991-12-03 | Method of manufacturing semiconductor device with constant width deep groove isolation |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57153910A JPS5943545A (ja) | 1982-09-06 | 1982-09-06 | 半導体集積回路装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22917689A Division JPH02177344A (ja) | 1989-09-06 | 1989-09-06 | 半導体集積回路装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5943545A true JPS5943545A (ja) | 1984-03-10 |
JPH0449777B2 JPH0449777B2 (ja) | 1992-08-12 |
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