JPH0628280B2 - 半導体集積回路装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は半導体集積回路装置の製造方法に係り、特に
素子分離に関するものである。

（従来の技術） バイポーラ型半導体集積回路装置の素子分離は、古くは
ＰＮ接合分離法によっていたが、素子が微細化され、集
積度が増大するにつれ、分離領域の面積を削除する必要
が生じ、シリコン基板の選択酸化による厚いシリコン酸
化膜を利用した酸化膜分離法（いわゆるアイソプレー
ナ）に移行していった。

酸化膜分離法は、ＰＮ接合分離法に比べて著しく分離領
域を減少させるのみならず、素子形成領域以外のすべて
の領域（以下フイールド領域と呼ぶ）を厚い酸化膜に変
換するため、配線−基板間の浮遊容量が減少し、高速化
にも寄与する効果的な方法であった。

酸化膜分離法は、素子形成領域を、薄いシリコン酸化膜
上にシリコン窒化膜を積層した２層よりなる耐酸化性マ
スクで覆い、厚い酸化膜を形成する領域に、酸化による
体積の増大を補正するための溝を形成した後、熱酸化
し、素子形成領域と分離領域をほぼ平坦面とする方法で
ある。

したがって、溝の側面方法にも酸化が進み、分離領域の
幅は、写真食刻によって規定される幅よりも必らず太く
なり、約１０μｍ程度が限界となる。

さらに、素子形成領域のシリコン基板と耐酸化性マスク
層との間には、分離領域からくさび状に張り出した酸化
膜、すなわち、バーズ・ビークが形成されることおよび
素子形成領域の周囲での酸化膜の盛り上り、すなわち、
バーズ・ベッドが形成され、完全な平坦表面が得られな
いという欠点があった。

一方、素子の微細化はさらに進み、高集積のためには更
に分離領域の面積を縮小する必要が生じた。

最近になって、基板面に対して垂直に膜をエツチングす
る異方性エツチング技術である反応性イオンエツチ（以
下RIEと呼ぶ）が実用化され、酸化膜分離法に替わる新
たな素子分離法が開発されつつある。

これまでに提案された種々の新分離技術を大別すると、
以下の二つに分類される。

その一つは、RIEによって深い溝を掘り、二酸化シリコ
ンや多結晶シリコンなどによって埋め戻して平坦化する
方法（以下溝堀り法と呼ぶ）であり、もう一つは、素子
領域の表面のみならず、溝の側壁も耐酸化性マスク層で
被覆し、横方向酸化による分離領域幅の増大とバーズ・
ビーク、バーズ・ヘツドの形成を防止する方法（以下改
良型選択酸化法と呼ぶ）である。

（発明が解決しようとする問題点） 溝堀り法は、溝の形成後、二酸化シリコンなどの絶縁物
の溝内壁に形成した後、多結晶シリコンなどを厚く堆積
し、エツチバツクして平坦化するものであり、バイポー
ラ型集積回路装置に適用する場合には、基板全面に形成
した埋込拡散層を貫く深い溝を形成して埋込拡散用のマ
スクを省略できる利点があるが、素子間分離用の幅の狭
い溝と幅の広いフイールド領域の溝とを同時に平坦化す
ることが困難である。

このため、平坦化用のマスクが必要となり、厳しい合わ
せ精度が要求され、さらに工程も複雑化するという欠点
があった。

一方、改良型選択酸化法は分離幅によらず平坦化が可能
であり、工程も比較的簡単であるが、埋込拡散層を貫く
分離は実用的には不可能であるため、埋込拡散用マスク
を必要とし、分離領域が狭くなるほど埋込拡散と分離の
マスク合わせ精度が厳しくなるので、溝堀り法ほど分離
領域幅を狭められない。

また、選択酸化膜直下に設けるチヤンネルストツプ用の
Ｐ⁺層がＮ⁺層埋込層と接触するため、寄生容量が溝堀り
法に比べて大きいという欠点がある。

さらに、横方向酸化が少ないため、チャンネルストツプ
用Ｐ⁺層が拡散により分離酸化膜の外側に広がり、リー
クや耐圧低下の原因となるおそれがある。

この発明は上記の点に鑑みなされたもので、マスクを必
要としない簡単なプロセスにより、溝堀り法と選択酸化
法の利点を活かして分離構造を形成できる半導体集積回
路装置の製造方法を提供することを目的とする。

（問題点を解決するための手段） この発明の半導体集積回路装置の製造方法では、半導体
基体の一主面に耐酸化性の第１の膜を形成した後、この
第１の膜上の一部に、第１領域において第１の厚さを有
し、第２領域において第１の厚さとは異なる第２の厚さ
を有する第２の膜を形成し、この第２の膜をマスクとし
て、半導体基体をエッチングして第１の溝を形成し、こ
の第１の溝の側壁上に耐酸化性の第３の膜を形成し、第
１および第３の膜をマスクとして、半導体基体を酸化
し、第１の溝内に半導体酸化物からなる第４の膜を形成
し、第２の膜の厚さの差を利用して、第１の膜を第２領
域のみに残存させ、この残存した第１の膜および第４の
膜をマスクとして、半導体基体を酸化し、第２領域に半
導体酸化物からなる第５の膜を形成し、残存した第１の
膜を除去後、第４の膜および第５の膜をマスクとして、
半導体基体に第２の溝を形成し、この第２の溝を埋め込
み材料で埋め戻すものである。

（作 用） このようにすると、素子成形領域，幅が狭く深い素子分
離領域および厚い酸化膜（第４の膜）よりなる幅の広い
フイールド領域の三者を、必要な領域に、自己整合的に
形成することができる。また、上記三者を同時に平坦化
することも可能となる。

（実施例） 以下、この発明の半導体集積回路装置の製造方法の実施
例について図面に基づき説明する。第１図(a)〜(o)は第
１の実施例の工程説明図である。

この図示の実施例は、この発明をバイポーラ型半導体集
積回路装置に適用したものであるが、この発明の適用範
囲はこれに限るものではなく、MOS 型、その他の半導体
集積回路装置に適用することも可能である。

まず、第１図(a)は、Ｐ型シリコン基板１の全面に厚み
１〜２μのＮ⁺型埋込拡散層２を形成し、その上に１〜
２μ厚のＮ^-型エピタキシヤル層３を形成し、さらに２
００〜５００Å厚の第１の緩衝用酸化膜４，第１の膜と
しての１０００〜２０００Å厚の第１の窒化膜（窒化シ
リコン膜）５，第６の膜としての２０００〜４０００Å
厚の多結晶シリコン膜６，第７の膜としての１０００〜
２０００Å厚の第２の窒化膜（窒化シリコン膜）７，第
８の膜としての１０００〜２０００Å厚のCVD酸化膜８
を順次堆積したものである。なお、埋込拡散層２を有す
るシリコン基板１とエピタキシヤル層３によりシリコン
基体（半導体基体）が構成される。

次に、第１図(b)に示すように、通常の写真食刻法によ
り、レジスト層９及び９′をマスクとしてCVD酸化膜８
および第２の窒化膜７に開口部１０を形成し、更にその
開口部１０の多結晶シリコン膜６を途中まで（１０００
〜２０００Å）エツチング除去する。これにより、多結
晶シリコン膜６は、膜厚の異なる２つの領域を有するこ
とになる。なお、ここで、レジスト９によりマスクされ
た領域は幅の狭い素子分離領域を形成すべき領域であ
り、レジスト層９′によりマスクされた領域は幅の広い
フイールド領域を形成すべき領域とする。

その後、第１図(c)に示すように、、同じくレジスト層
９及び９′をマスクとして、CVD酸化膜８の側壁に対し
て等方性エツチングにより、適当な量（１〜２μ）のサ
イドエツチングを行なう。この際のサイドエツチング量
は、幅の狭い素子分離領域において、第２の窒化膜７上
のCVD酸化膜８が少なくとも完全に除去されるまでエツ
チングを行なうものとする。

続いて、レジスト層９及び９′を除去した後、第１図
(d)に示すように、CVD酸化膜８をマスクとして、露出し
ている第２の酸化膜７をエツチング除去する。これによ
り、第２の窒化膜７は、多結晶シリコン膜６の前記フイ
ールド領域における膜厚の厚い部分の選択された表面上
にのみ残る。

次に、CVD酸化膜８を除去した後、第１図(e)に示すよう
に第２の窒化膜７をマスクとして、露出している多結晶
シリコン膜６を酸化し、膜厚の異なる熱酸化膜１１及び
１２（第２の膜）に変換する。

その後、熱酸化膜１１１と１２をマスクとして、フイー
ルド領域となるべき領域上の第２の窒化膜７，多結晶シ
リコン膜６，第１の窒化膜５並びに第１の緩衝用酸化膜
４を選択的に除去し、更に第１図(f)に示すように同領
域のエピタキシヤル層３に適当な深さ（０．５〜１μ）
の溝１３（第１の溝）を形成する。

次に、全面に第３の窒化膜を５００〜１０００Å厚に形
成した後、第１図(g)に示すように、RIE法を用いて溝１
３の側壁にのみ第３の窒化膜１４（第３の膜）を残存形
成する。この時、必要があれば、溝１３の内壁に第２の
緩衝用酸化膜を設けてもよい。

続いて、第１図(h)に示すように、第１の窒化膜５及び
第３の窒化膜１４をマスクとして、フイールド領域とな
るべき溝部のエピタキシヤル層３を１〜２μの厚いシリ
コン酸化膜１５（第４の膜）に変換して体積の増大によ
り表面を概ね平坦化する。

次に、第１図(i)に示すように、熱酸化膜１１と１２の
膜厚差を利用して熱酸化膜１１のみ除去し、熱酸化膜１
２を残存させる。

その後、第１図(j)に示すように、露出している第１の
窒化膜５及び第３の窒化膜１４を除去し、第１の窒化膜
５に開口部１６を形成する。これにより、先に熱酸化膜
１１が形成されていた領域のエピタキシヤル層３（正確
には第１の緩衝用酸化膜４）が露出する。

続いて、熱酸化膜１２を除去した後、第１図(k)に示す
ように、第１の窒化膜５をマスクとして、開口部１６の
（前記露出部の）エピタキシヤル層３を酸化し、３００
０〜５０００Å厚の熱酸化膜１７（第５の膜）を形成す
る。

その後、第１の窒化膜５を除去した後、酸化膜１５と１
７をマスクとして、第１図(l)に示すように、シリコン
基体表面に対して垂直にエピタキシヤル層３および埋込
拡散層２を貫通してＰ^-型シリコン基板１に達する４〜
６μ幅の溝１８（第２の溝）を形成する。ここで、必要
があれば、溝１８の底部に自己整合によりチヤンネルス
トツプ用のボロンイオンを注入し、Ｐ⁺型層を形成して
おく。

次に、第１図(m)に示すように、溝１８の内壁に５００
〜１０００Å厚の熱酸化膜１９を形成した後、全表面に
第４の窒化膜２０を５００〜1000Å堆積し、更に埋込み
材料としての多結晶シリコン２１を厚く（４〜６μ）全
面に堆積して溝１８を埋める。

続いて、第１図(n)に示すように、公知の方法により、
多結晶シリコン２１をエツチバツクする。エツチバツク
の深さは、最終工程において、シリコン基体の素子形成
領域２３および素子分離領域が平坦となるような適当な
深さとする。

その後、第４の窒化膜２０をマスクとして溝１８内の多
結晶シリコン２１の表面を第１図(o)に示すように酸化
膜２２に変換し、更に同図に示すように素子形成領域２
３上及びフイールド領域のシリコン酸化膜１５上の第４
の窒化膜２０及び熱酸化膜１７を除去する。その後、素
子形成領域２３に素子を形成し、半導体集積回路装置と
する。

以上説明したように、第１の実施例では、素子形成領域
２３，素子形成領域周囲の幅が狭くかつ深い素子分離領
域（溝１８形成部）および厚い酸化膜１５よりなる幅の
広いフイールド領域の三領域を自己整合的に形成するこ
とができ、しかも、これら三領域を平坦化用マスクを使
用することなく同時に平坦化することが可能となる。し
たがって、マスクを使用する場合の厳しいマスク合わせ
精度から解放され、合わせ余裕をとる必要がなくなり、
一層の微細化が可能となる。この結果、マスク合わせ工
程を追加することなく、溝堀り法の利点と選択酸化法の
利点とを同時に活かすことができるようになる。即ち、
幅が狭くかつ深い分離用の溝１８を形成することによ
り、トランジスタ間の距離の縮小はもちろんのこと、埋
込拡散用のマスクを省略でき、更に、チヤンネルストツ
プ用のＰ⁺型層（必ずしも必要としない）とＮ⁺型埋込拡
散層２を完全に分離でき、かつ、素子形成領域２３に対
してＮ⁺型埋込拡散層２の横方向拡がりがないため素子
領域−基板間の寄生容量を極めて小さくできる。また、
選択酸化により広く均一なフイールド酸化膜領域が得ら
れるため、配線−基板間の静電容量も大幅に低減するこ
とができる。

更に、フイールド酸化膜（酸化膜１５）形成後に素子分
離用の溝１８を形成するため、通常選択酸化法で問題と
なる素子形成領域側壁の欠陥が発生しやすい領域は溝堀
り工程で除去され、素子形成領域への欠陥の影響を回避
することができる利点も有している。

第１の実施例は、深い溝の埋込み材料として多結晶シリ
コンを利用したが、CVD酸化膜を利用することにより、
更に表面の完全な平坦化が可能となる。第２図(a)〜(b)
は、この発明の第２の実施例を示す工程断面図であり、
溝の埋込み材料としてCVD酸化膜を利用している。第２
図により第２の実施例を説明する。

第２の実施例では、第１図(l)までは第１の実施例と同
一工程である。

第１図(l)に引き続き、第２図(a)に示すように、溝１８
の内壁に熱酸化膜１９を形成した後、CVD酸化膜２４を
全面に厚く堆積させ、溝１８を完全に埋める。

続いて、第２図(b)に示すように、公知の方法により、C
VD酸化膜２４および熱酸化膜１７をエツチバツクし、素
子形成領域であるエピタキシヤル層３が露出した時点で
エツチングを停止する。その後、素子を形成し、半導体
集積回路装置とする。

以上説明したように、第２の実施例では、素子分離領域
がすべてシリコン酸化膜で構成されるため、選択酸化工
程（第１図(h)）でわずかに生じるい選択酸化膜（シリ
コン酸化膜１５）上の表面段差も、CVD酸化膜２４によ
る埋込みおよびエツチバツクにより同時に完全に平坦化
することが可能となる。更に、素子形成の際、酸化膜分
離法の利点であるセルフアラインプロセスを積極的に採
用できる構造とすることができる。

（発明の効果） 以上、実施例により詳細に説明したように、この発明の
方法によれば、素子形成領域，素子分離領域及びフイー
ルド領域の三領域を自己整合的に形成することができ、
厳しいマスク合わせ精度が不要となり、工程が簡単にな
る。また、フイールド酸化膜領域形成後、素子分離領域
を形成するため、エツチバツク工程において、フイール
ド領域を含めた分離領域全体を同時に平坦化することが
できる。しかも、本発明によれば、上記のようなマスク
を必要としない簡単なプロセスで、溝堀り法と選択酸化
法の両者の利点を充分に活かした結合を可能とし、寄生
容量を大幅に低減した微細で平坦な分離構造を得ること
ができる。

【図面の簡単な説明】

第１図はこの発明の半導体集積回路装置の製造方法の第
１の実施例を説明するための工程断面図、第２図はこの
発明の方法の第２の実施例を説明するための工程断面図
である。 １……Ｐ^-型シリコン基板（半導体基体）、３……Ｎ^-型
エピタキシヤル層（半導体基体）、５……第１の窒化膜
（第１の膜）、６……多結晶シリコン膜（第６の膜）、
７……第２の窒化膜（第７の膜）、８……ＣＶＤ酸化膜
（第８の８）、１１，１２……熱酸化膜（第２の膜）、
１３……溝（第１の溝）、１４……第３の窒化膜（第３
の膜）、１５……シリコン酸化膜（第４の膜）、１７…
…熱酸化膜（第５の膜）、１８……溝（第２の溝）、２
１……多結晶シリコン（埋込み材料）、２４……CVD酸
化膜（埋込み材料）。

Claims (2)

【特許請求の範囲】
1. 【請求項１】半導体基体上の全面に耐酸化性の第１の膜
   を形成する工程と、 この第１の膜上の一部に、第１領域において第１の厚さ
   を有し、第２領域において前記第１の厚さとは異なる第
   ２の厚さを有する第２の膜を形成する工程と、 この第２の膜をマスクとして、前記半導体基体に第１の
   溝を形成する工程と、 この第１の溝の側壁上に耐酸化性の第３の膜を形成する
   工程と、 前記第１および第３の膜をマスクとして、前記半導体基
   体を酸化し、前記第１の溝内に半導体酸化物からなる第
   ４の膜を形成する工程と、 前記第２の膜の厚さの差を利用して、前記第１の膜を前
   記第１領域のみに残存させる工程と、 この残存した第１の膜および前記第４の膜をマスクとし
   て、前記半導体基体を酸化し、前記第２領域に半導体酸
   化物からなる第５の膜を形成する工程と、 前記残存した第１の膜を除去後、前記第４の膜および第
   ５の膜をマスクとして、前記半導体基体に第２の溝を形
   成する工程と、 この第２の溝を埋め込み材料で埋め戻す工程とを有する
   半導体集積回路装置の製造方法。
2. 【請求項２】前記第２の膜を形成する工程は、 前記第１の膜上全面に半導体材料から成る第６の膜、耐
   酸化性の第７の膜、第８の膜およびレジスト層を順次形
   成する工程と、 前記第２の領域にあるレジスト層を選択的に除去する工
   程と、 この工程により残存したレジスト層をマスクとして、前
   記第２領域の前記第８の膜、前記第７の膜および前記第
   ６の膜の表面部分を除去する工程と、 前記第８の膜を前記工程により露出した側面から等方的
   にエッチングして、前記第１領域上の前記第８の膜を除
   去する工程と、 この後、前記レジスト層を除去し、さらに前記第８の膜
   をマスクとして前記第６の膜を酸化することにより前記
   第２の膜とする工程とからなることを特徴とする特許請
   求の範囲第１項記載の半導体集積回路装置の製造方法。