JP3190144B2 - 半導体集積回路の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路の製造
方法に係り、特に溝（トレンチ）構造の素子分離領域の
形成方法に関する。

【０００２】

【従来の技術】バイポーラ集積回路においては、素子分
離技術として、分離領域の縮小、寄生容量の減少が可能
なトレンチアイソレーションを採用している。このトレ
ンチアイソレーションは、半導体基板内に溝を形成し、
この溝内に絶縁膜を介してポリシリコン層を埋め込むこ
とにより素子分離を行うものであり、例えば特開昭６３
−２５９４７号公報に開示されている。

【０００３】これに対して、ＣＭＯＳ集積回路における
素子分離は、トレンチのような深い分離を必要としない
ので、通常は、選択酸化法の改良によるフィールド酸化
膜が主流であるが、トレンチアイソレーションを採用す
る傾向がある。

【０００４】図４（ａ）乃至（ｃ）は、ＣＭＯＳ集積回
路あるいはＢｉＣＭＯＳ集積回路において、従来のトレ
ンチアイソレーションを採用した場合における素子分離
領域の形成方法の主要な工程での基板（半導体ウェハ）
の断面構造を示している。

【０００５】まず、図４（ａ）に示すように、Ｐ型シリ
コン基板５０の表面を熱酸化して熱酸化膜５１を形成し
た後、シリコン窒化膜５２、ＣＶＤ（気相成長）法によ
り形成されたＣＶＤ酸化膜５３を順次形成する。このＣ
ＶＤ酸化膜５３は、後の工程で基板をエッチングする際
のマスク材となる。

【０００６】次いで、上記ＣＶＤ酸化膜５３上にレジス
トを塗布し、露光・現像を行ってレジストパターンを形
成し、このレジストパターンをマスクとして前記ＣＶＤ
酸化膜５３、シリコン窒化膜５２、熱酸化膜５１をエッ
チングすることにより、溝を形成すべき位置を開孔して
開孔部を形成する。

【０００７】次いで、上記レジストパターンを除去し、
ＣＶＤ酸化膜５３をマスクとして、ＲＩＥ（反応性イオ
ンエッチング）を用いた異方性エッチングにより前記基
板５０に溝５４を形成する。次いで、上記溝５４の中に
熱酸化により熱酸化膜５５を形成した後、ボロンなどの
Ｐ型不純物のイオンを注入し、溝底部にチャネルストッ
パー用のＰ+ 拡散層５６を形成する。

【０００８】次いで、基板上面に前記溝５４の幅よりも
薄く（例えば１５０ｎｍ程度）ポリシリコンを堆積し、
上記ポリシリコンのうち溝５４の側面のポリシリコン５
７を残すように異方性エッチングによりエッチバックす
る。

【０００９】次いで、弗化アンモンなどを用いたウェッ
トエッチングにより、前記熱酸化膜５５の溝底部部分を
除去することにより、溝底面にチャネルストッパー用の
拡散層５６の一部を露出させる。これにより、後の工程
で溝内部に堆積されるポリシリコンと上記Ｐ+ 拡散層５
６の露出部分とのコンタクトが可能になる。

【００１０】次に、図４（ｂ）に示すように、前記溝５
４を埋めるように、基板上面にポリシリコン５８を約２
μｍ堆積する。そして、上記溝内のポリシリコン５８に
接地電位を与えたり、あるいは、上記溝内のポリシリコ
ン５８を前記基板５０の電極引き出しに用いる場合に
は、上記ポリシリコン５８にボロンなどのＰ型不純物の
イオンを注入し、上記ポリシリコン５８を導体化する。

【００１１】次に、表面研磨法などにより、前記ＣＶＤ
酸化膜５３の表面が露出するまで上記ポリシリコン５８
をエッチバックする。さらに、上記ＣＶＤ酸化膜５３を
弗化アンモンなどを用いてエッチング除去する。これに
より、溝５４を埋めたポリシリコン５８の上部が基板上
面より突出した状態になる。さらに、再び表面研磨法な
どにより、前記シリコン窒化膜５２の表面が露出するま
で上記ポリシリコン５８を除去することにより、前記溝
５４を埋めたポリシリコン５８の上面と前記シリコン窒
化膜５２の表面とが平坦になる。

【００１２】次に、基板上面にレジストを塗布し、露光
・現像を行ってレジストパターン５９を形成し、このレ
ジストパターン５９をマスクとして前記シリコン窒化膜
５２をエッチングしてパターニングを行う。この際、隣
り合うシリコン窒化膜５２相互間の間隔Ｓは、露光の解
像度で決まる最小寸法以下にすることはできない。

【００１３】次に、図４（ｃ）に示すように、前記シリ
コン窒化膜５２をマスクとして基板表面を約８００ｎｍ
の厚さだけ熱酸化を行うことにより、基板上の所定位置
に素子分離用のフィールド酸化膜６０を形成すると共に
溝上に素子分離用酸化膜６１を形成する。この後、シリ
コン窒化膜５２を除去する。

【００１４】ところで、上記フィールド酸化膜６０は、
ＣＭＯＳトランジスタの分離領域領域として使用される
が、その形成時（フィールド酸化時）にバーズビークと
呼ばれる横方向の酸化が進むので、上記フィールド酸化
膜６０の幅は前記露光の解像度で決まる最小寸法Ｓより
も広いものとなり、素子の微細化の妨げとなっていた。

【００１５】また、基板表面に段差部が存在する場合に
は、前記したようにシリコン窒化膜５２の表面が露出す
るまでポリシリコン５８を平坦化した際に、上記段差部
上のシリコン窒化膜５２にダメージが入り、後の工程で
素子分離用酸化膜６０、６１を形成する時に異常な酸化
が生じ、製造歩留りが低下する。

【００１６】

【発明が解決しようとする課題】上記したように従来の
半導体集積回路の製造方法は、フィールド酸化膜の幅が
露光の解像度で決まる最小寸法よりも広いものとなり、
素子の微細化の妨げとなるという問題があった。

【００１７】また、従来の半導体集積回路の製造方法
は、基板表面に段差部が存在する場合には、素子分離用
酸化膜の形成時に異常な酸化が生じて製造歩留りが低下
するという問題があった。

【００１８】本発明は、上記の問題点を解決すべくなさ
れたもので、素子分離領域を形成する際、露光の解像度
で決まる最小寸法よりさらに狭いフィールド酸化膜によ
る素子分離領域と溝型の深い素子分離領域とを同時に形
成することが可能になる半導体集積回路の製造方法を提
供することを目的とする。

【００１９】また、本発明は、基板表面に段差部が存在
する場合でも、素子分離用酸化膜の形成時に異常な酸化
が生じることを防止し、製造歩留りの向上を図ることが
可能になる半導体集積回路の製造方法を提供することを
目的とする。

【００２０】

【課題を解決するための手段】本発明の半導体集積回路
の製造方法は、半導体基板上に第１の絶縁膜、耐酸化性
の第２の絶縁膜、ＣＶＤ法による第３の絶縁膜を順次形
成する工程と、上記各膜のうち溝を形成すべき位置を開
孔する工程と、前記第３の絶縁膜をエッチングマスクと
して異方性エッチングにより前記半導体基板に溝を形成
する工程と、上記溝の内部に埋め込むように第１の多結
晶半導体膜を基板上面に堆積し、前記第２の絶縁膜の表
面まで平坦化する工程と、基板上面に第２の多結晶半導
体膜を堆積する工程と、上記第２の多結晶半導体膜を上
記溝上方及び上記基板の素子領域上に残すようにパター
ニングする工程と、上記第２の多結晶半導体膜を酸化し
て酸化膜を形成する工程と、上記第２の多結晶半導体膜
の酸化膜をマスクとして前記第２の絶縁膜をパターニン
グする工程と、この工程によりパターニングされた第２
の絶縁膜をマスクとして前記半導体基板の表面を酸化す
ることにより、基板上の所定位置に素子分離用のフィー
ルド酸化膜を形成すると共に前記溝上に素子分離用酸化
膜を形成する工程とを具備することを特徴とする。

【００２１】また、本発明の半導体集積回路の製造方法
は、半導体基板上に第１の絶縁膜、耐酸化性の第２の絶
縁膜、第１の多結晶半導体膜、耐酸化性の第３の絶縁
膜、ＣＶＤ法による第４の絶縁膜を順次形成する工程
と、上記各膜のうち溝を形成すべき位置を開孔する工程
と、前記第４の絶縁膜をエッチングマスクとして異方性
エッチングにより前記半導体基板に溝を形成する工程
と、上記溝の内部に埋め込むように第２の多結晶半導体
膜を基板上面に堆積し、上記第２の絶縁膜の表面まで平
坦化する工程と、上記第３の絶縁膜を除去し、前記多結
晶半導体膜の表面を露出させる工程と、上記第２の多結
晶半導体膜をパターニングする工程と、上記第２の多結
晶半導体膜を酸化して酸化膜を形成する工程と、上記第
２の多結晶半導体膜の酸化膜をマスクとして前記第２の
絶縁膜をパターニングする工程と、この工程によりパタ
ーニングされた第２の絶縁膜をマスクとして前記半導体
基板の表面を酸化することにより、基板上の所定位置に
素子分離用のフィールド酸化膜を形成すると共に前記溝
上に素子分離用酸化膜を形成する工程とを具備すること
を特徴とする。

【００２２】

【作用】素子分離領域を形成する際、露光の解像度で決
まる最小寸法よりさらに狭いフィールド酸化膜による素
子分離領域と溝型の深い素子分離領域とを同時に形成す
ることが可能になる。また、素子分離用酸化膜の形成時
に異常な酸化が生じることを防止し、製造歩留りの向上
を図ることが可能になる。

【００２３】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００２４】図１（ａ）乃至（ｄ）および図２（ａ）乃
至（ｄ）は、本発明の半導体集積回路の製造方法の第１
実施例に係る素子分離領域の形成方法の主要な工程での
半導体ウェハの断面構造を示している。

【００２５】まず、図１（ａ）に示すように、半導体基
板（例えばシリコン基板１０）上に第１の絶縁膜（例え
ば熱酸化膜１１）、多結晶半導体膜（例えばポリシリコ
ン膜１２）、耐酸化性の第２の絶縁膜（例えばシリコン
窒化膜１３）、ＣＶＤ法による第３の絶縁膜（例えばＣ
ＶＤ酸化膜１４）を順次形成する。なお、上記熱酸化膜
上のポリシリコン膜１２は省略してもよい。

【００２６】次に、上記ＣＶＤ酸化膜１４上にレジスト
膜を塗布し、露光、現像を行ってパターニングし、レジ
ストパターン２５を形成する。そして、このレジストパ
ターン２５をマスクとして前記ＣＶＤ酸化膜１４、シリ
コン窒化膜１３、ポリシリコン膜１２および熱酸化膜１
１をエッチングすることにより、溝を形成すべき位置を
開孔して開孔部１５を形成する。

【００２７】次に、図１（ｂ）に示すように、前記レジ
ストパターン２５を除去した後、前記ＣＶＤ酸化膜１４
をエッチングマスクとして、ＲＩＥを用いた異方性エッ
チングにより前記半導体基板１０に溝１６を形成する。

【００２８】次に、上記溝１６部に素子分離に必要な絶
縁構造を形成する。この場合、溝の少なくとも内周面に
絶縁膜を形成すればよく、さらに、本例では、溝１６内
にポリシリコンを埋め込み、上記ポリシリコンを基板１
０の電極引き出しに用いるために導体化するものとす
る。

【００２９】そこで、まず、上記溝１６の中に熱酸化に
より熱酸化膜１７を形成した後、ボロンなどのＰ型不純
物のイオンを注入し、溝底部にチャネルストッパー用の
Ｐ+拡散層１８を形成する。次いで、基板上面に前記溝
１６の幅よりも薄く（例えば１５０ｎｍ程度）ポリシリ
コン膜を堆積する。次いで、図１（ｃ）に示すように、
上記ポリシリコン膜のうち溝１６の側面のポリシリコン
１９を残すように異方性エッチングによりエッチバック
する。

【００３０】次に、弗化アンモンなどを用いたウェット
エッチングにより、前記熱酸化膜１７の溝底部部分を除
去することにより、溝底面のチャネルストッパー用のＰ
+ 拡散層１８の一部を露出させる。これにより、後の工
程で溝内部に堆積されるポリシリコンと上記Ｐ+ 拡散層
１８の露出部分（基板）とのコンタクトが可能になる。

【００３１】次に、図１（ｄ）に示すように、上記溝１
６の内部に埋め込むように第１の多結晶半導体膜（例え
ばポリシリコン膜２０）を基板上面に約２μｍ堆積す
る。そして、上記ポリシリコン２０にボロンなどのＰ型
不純物のイオンを注入し、上記ポリシリコン２０を導体
化する。次に、図２（ａ）に示すように、上記ポリシリ
コン膜２０の上面が前記シリコン窒化膜１３の表面に一
致するように平坦化する。

【００３２】この際、まず、表面研磨法などにより、前
記ＣＶＤ酸化膜１４の表面が露呈するまでポリシリコン
膜２０を除去する。さらに、上記ＣＶＤ酸化膜１４を弗
化アンモンなどを用いてエッチング除去する。この状態
では、溝１６を埋めたポリシリコン２０の上部が基板上
面より突出した状態になっている。さらに、再び表面研
磨法などにより、前記シリコン窒化膜１３の表面が露出
するまで上記ポリシリコン膜２０を除去することによ
り、前記溝１６を埋めたポリシリコン２０の上面と前記
シリコン窒化膜１３の表面とが平坦になる。

【００３３】次に、図２（ｂ）に示すように、基板上面
に約３００ｎｍの厚さの第２の多結晶半導体膜（例えば
ポリシリコン膜２１）を堆積する。そして、このポリシ
リコン膜２１上にレジスト膜（図示せず）を塗布し、露
光、現像を行ってパターニングし、このレジストパター
ンをマスクとしてＲＩＥを用いた異方性エッチングによ
り上記ポリシリコン膜２１をパターニングする。

【００３４】次に、図２（ｃ）に示すように、上記ポリ
シリコン膜２１を酸化して約９００ｎｍの厚さの酸化膜
２２を形成する。そして、上記酸化膜２２をマスクとし
て前記シリコン窒化膜１３をパターニングする。この場
合、前記ポリシリコン膜２１が酸化膜２２になる際にそ
の体積が増加するので、隣り合うシリコン窒化膜１３の
相互間の間隔Ｓ´は露光の解像度で決まる最小寸法以下
にすることができる。

【００３５】次に、図２（ｄ）に示すように、上記パタ
ーニングされたシリコン窒化膜１３をマスクとして前記
半導体基板１０の表面を通常の選択酸化法と同様に約８
００ｎｍの厚さだけ熱酸化を行うことにより、基板上の
所定位置に素子分離用のフィールド酸化膜２３を形成す
ると共に前記溝上に素子分離用酸化膜２４を形成する。
この後、シリコン窒化膜１３を除去する。

【００３６】上記したような第１実施例に係る素子分離
領域の製造方法によれば、露光の解像度で決まる最小寸
法Ｓよりさらに狭いフィールド酸化膜２３による素子分
離領域と溝型の深い素子分離領域２４とを同時に形成す
ることができる。

【００３７】図３（ａ）乃至（ｃ）は、本発明の半導体
集積回路の製造方法の第２実施例に係る素子分離領域の
形成方法の主要な工程での半導体ウェハの断面構造を示
している。この工程は、図１（ａ）乃至（ｄ）および図
２（ａ）乃至（ｄ）を参照して前述した工程の一部を次
に述べるように変更したものである。

【００３８】図３（ａ）の工程は、図１（ａ）、（ｂ）
および（ｃ）の工程に準じて実施する。この際、半導体
基板（例えばシリコン基板３０）上に第１の絶縁膜（例
えば熱酸化膜１１）、ポリシリコン膜１２（省略しても
よい。）、耐酸化性の第２の絶縁膜（例えば第１のシリ
コン窒化膜１３）、第１の多結晶半導体膜（例えば第１
のポリシリコン膜３１）、耐酸化性の第３の絶縁膜（例
えば第２のシリコン窒化膜３２）、ＣＶＤ法による第４
の絶縁膜（例えばＣＶＤ酸化膜１４）を順次形成するよ
うに変更する。そして、レジストパターンをマスクとし
て前記ＣＶＤ酸化膜１４、第２のシリコン窒化膜３２、
第１のポリシリコン膜３１、第１のシリコン窒化膜１
３、ポリシリコン膜１２および熱酸化膜１１をエッチン
グすることにより、溝１６を形成すべき位置を開孔して
開孔部を形成するように変更する。次に、図３（ｂ）の
工程は、図１（ｄ）および図２（ａ）、（ｂ）の工程に
準じて実施する。

【００３９】この際、溝１６を埋めるように第２のポリ
シリコン膜３３を基板上面に堆積した後、この第２のポ
リシリコン膜３３の上面が前記第２のシリコン窒化膜３
２の表面に一致するように平坦化する。即ち、まず、前
記ＣＶＤ酸化膜１４の表面が露呈するまで第２のポリシ
リコン膜３３を除去する。さらに、上記ＣＶＤ酸化膜１
４を除去する。次に、前記第２のシリコン窒化膜３２の
表面が露出するまで上記第２のポリシリコン膜３３を除
去する。これにより、溝１６を埋めた第２のポリシリコ
ン３３の上面と第２のシリコン窒化膜３２の表面とが平
坦になる。

【００４０】さらに、上記第２のシリコン窒化膜３２を
除去し、前記第１のポリシリコン膜３１の表面を露出さ
せる。そして、上記第１のポリシリコン膜３１をパター
ニングする。

【００４１】次に、図３（ｃ）の工程は、図２（ｃ）お
よび（ｄ）の工程に準じて実施する。この際、上記第１
のポリシリコン膜３１を酸化して酸化膜２２を形成し、
上記酸化膜２２をマスクとして前記第１のシリコン窒化
膜１３をパターニングする。

【００４２】上記第２実施例に係る素子分離領域の製造
方法によれば、第１実施例と同様に、露光の解像度で決
まる最小寸法Ｓよりさらに狭いフィールド酸化膜による
素子分離領域と溝型の深い素子分離領域とを同時に形成
することができる。

【００４３】しかも、図３（ａ）中に示すように、基板
表面に段差部Ａが存在する場合でも、第２のポリシリコ
ン膜３３を平坦化する際に、その下層に第２のシリコン
窒化膜３２および第１のポリシリコン膜３１が存在する
ので、その下層の第１のシリコン窒化膜１３にダメージ
が生じない。従って、後の工程で素子分離用酸化膜を形
成する時に異常な酸化が生じることなく、製造歩留りが
向上するという利点がある。

【００４４】

【発明の効果】上述したように本発明の半導体集積回路
の製造方法によれば、素子分離領域を形成する際、露光
の解像度で決まる最小寸法よりさらに狭いフィールド酸
化膜による素子分離領域と溝型の深い素子分離領域とを
同時に形成することができる。また、基板表面に段差部
が存在する場合でも、素子分離用酸化膜の形成時に異常
な酸化が生じることを防止し、製造歩留りの向上を図る
ことができる。

【図面の簡単な説明】

【図１】本発明の半導体集積回路の製造方法の第１実施
例に係る素子分離領域の形成方法の工程における半導体
ウェハの断面構造を示す図。

【図２】図１の工程に続く工程における半導体ウェハの
断面構造を示す図。

【図３】本発明の半導体集積回路の製造方法の第２実施
例に係る素子分離領域の形成方法の工程における半導体
ウェハの断面構造を示す図。

【図４】従来の半導体集積回路の素子分離領域の形成方
法の主要な工程における半導体ウェハの断面構造を示す
断面図。

【符号の説明】

１０、３０…シリコン基板、１１…第１の絶縁膜（熱酸
化膜）、１３、３２…耐酸化性の絶縁膜（シリコン窒化
膜）、１４…ＣＶＤ酸化膜、１５…開孔部、１６…溝、
１７…熱酸化膜、１８…チャネルストッパー用の拡散
層、１９…溝側面のポリシリコン、２０…第１のポリシ
リコン、２１…第２のポリシリコン膜、２２…酸化膜、
２３…フィールド酸化膜、２４…溝上の素子分離用酸化
膜、３１…第１のポリシリコン膜、３３…第２のポリシ
リコン。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−188648（ＪＰ，Ａ) 特開 平２−54560（ＪＰ，Ａ) 特開 昭63−25947（ＪＰ，Ａ) 特開 平３−177045（ＪＰ，Ａ) 特開 昭61−107736（ＪＰ，Ａ) 特開 昭60−54453（ＪＰ，Ａ) 特開 昭60−10748（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/76 H01L 21/316

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板上に第１の絶縁膜、耐酸化性
   の第２の絶縁膜、ＣＶＤ法による第３の絶縁膜を順次形
   成する工程と、 上記各膜のうち溝を形成すべき位置を開孔する工程と、 前記第３の絶縁膜をエッチングマスクとして異方性エッ
   チングにより前記半導体基板に溝を形成する工程と、 上記溝の内部に埋め込むように第１の多結晶半導体膜を
   基板上面に堆積し、前記第２の絶縁膜の表面まで平坦化
   する工程と、 基板上面に第２の多結晶半導体膜を堆積する工程と、 上記第２の多結晶半導体膜を上記溝上方及び上記基板の
   素子領域上に残すようにパターニングする工程と、 上記第２の多結晶半導体膜を酸化して酸化膜を形成する
   工程と、 上記第２の多結晶半導体膜の酸化膜をマスクとして前記
   第２の絶縁膜をパターニングする工程と、 この工程によりパターニングされた第２の絶縁膜をマス
   クとして前記半導体基板の表面を酸化することにより、
   基板上の所定位置に素子分離用のフィールド酸化膜を形
   成すると共に前記溝上に素子分離用酸化膜を形成する工
   程とを具備することを特徴とする半導体集積回路の製造
   方法。
2. 【請求項２】 半導体基板上に第１の絶縁膜、耐酸化性
   の第２の絶縁膜、第１の多結晶半導体膜、耐酸化性の第
   ３の絶縁膜、ＣＶＤ法による第４の絶縁膜を順次形成す
   る工程と、 上記各膜のうち溝を形成すべき位置を開孔する工程と、 前記第４の絶縁膜をエッチングマスクとして異方性エッ
   チングにより前記半導体基板に溝を形成する工程と、 上記溝の内部に埋め込むように第２の多結晶半導体膜を
   基板上面に堆積し、前記第３の絶縁膜の表面まで平坦化
   する工程と、 上記第３の絶縁膜を除去し、前記第１の多結晶半導体膜
   の表面を露出させる工程と、 上記第１の多結晶半導体膜をパターニングする工程と、 上記第１の多結晶半導体膜を酸化して酸化膜を形成する
   工程と、 上記第１の多結晶半導体膜の酸化膜をマスクとして前記
   第２の絶縁膜をパターニングする工程と、 この工程によりパターニングされた第２の絶縁膜をマス
   クとして前記半導体基板の表面を酸化することにより、
   基板上の所定位置に素子分離用のフィールド酸化膜を形
   成すると共に前記溝上に素子分離用酸化膜を形成する工
   程とを具備することを特徴とする半導体集積回路の製造
   方法。