KR100363076B1 - 트랜치와로코스조합형소자분리방법 - Google Patents

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Abstract

트랜치와 로코스형을 조합하여 선택적으로 필드산화막을 형성하는 소자분리방법에 관해 개시한다. 본 발명의 소자분리방법은 반도체기판에 패드 산화막과 질화막을 순차적으로 형성한 다음, 패터닝하여 활성영역과 좁은 비 활성영역 및 이보다 넓은 비 활성영역을 형성하는 단계, 상기 비 활성영역의 양단에서 상기 질화막의 측벽에 다결정실리콘 스페이서를 형성하는 단계, 상기 비 활성영역에 "쥐의 귀"모양의 산화막을 형성하는 단계, 상기 비 활성영역 양 가장자리에 로코스형 산화막을 형성한 다음 그 사이의 반도체기판에 트랜치를 형성하는 단계, 상기 트랜치 상에 얇은 산화막을 형성하는 단계(제3 실시예), 상기 반도체기판 전면에 산화막을 종착하거나(제1 및 제2 실시예) 또는 상기 반도체기판 전면에 다결정실리콘을 증착한 다음 건식식각한 후 이 결과물을 산화시켜 비 활성영역에 필드 산화막을 형성하는 단계(제3실시예) 및 상기 질화막과 패드 산화막을 순차적으로 식각하는 단계를 포함한다.
트랜치와 로코스형 필드산화막을 조합하여 형성함으로써, 단차에 의한 게이트 산화막의 특성저하 및 트랜지스터의 전압-전류 특성곡선상에서 험프를 제거할 수 있고, CMP시 디싱효과의 제거 및 별도의 마스크 공정없이 좁은 트랜치를 형성할 수 있는 잇점이 있다.

Description

트랜치와 로코스조합형 소자분리방법
본 발명은 반도체장치의 소자분리방법에 관한 것으로서, 특히 트랜치(trench))와 로코스(locos)형을 조합하여 선택적으로 필드산화막을 형성하는 것을 특징으로 하는 소자분리방법에 관한 것이다.
반도체장치의 소형화는 소자들사이의 간격을 극히 협소하게 만들었다. 따라서 반도체장치를 구성하는 소자들을 전기적인 접촉으로부터 서로 분리시키는 것이 보다 절실하다. 거시적인 경우는 간단히 절연체를 사용하거나 상호 거리를 띄움으로써 해결이 가능하다.
그러나 반도체소자들의 경우 제한된 공간으로 인해 절연막을 사용한다고 해도 여러가지 제한요소(공정상의 복잡함, 두께 및 화학반응 등)를 고려해야 하고, 소자들간의 간격 또한 집적도를 고려해야 한다. 통상 반도체장치의 경우 소자들간의 분리를 위해 기판에 비활성영역을 형성한다. 이 영역에서 기판을 식각하여 홈(통상 트랜치(trench))라 한다.)을 형성한 후 여기에 필드산화막을 형성하든가 또는 상기 비활성영역에 로코스방식을 이용하여 필드 산화막을 형성한다. 더 나은 소자분리를 위해서는 상기 산화막을 형성하기 전에 비활성영역에 기판과 동일한 도전성 불순물을 먼저 이온주입하여 반전을 방지하기도 한다. 상기 소자분리를 위한 트랜치 형성방법은 형성 후 비활성영역과 활성영역경계에서 단차가 형성된다. 이것은 게이트 산화막을 형성할 때 트랜치 산화막의 코너에서 막의 특성을 저하시키고 트랜지스터의 게이트전압과 드레인전류 특성곡선상에 험프(hump)를 발생시킨다. 그리고 폭이 2㎛이하인 트랜치에 형성된 산화막에는 보이드(void)가 형성될 수도 있다.또한 p형 활성영역의 측벽에서는 기판의 반전이 일어날 수도 있다. 소자분리를 위한 또 하나의 방법인 상기 로코스 방식에 의한 필드산화막은 트랜치방법에서 가지고있는 여러 문제들을 해결하지만 필드산화막의 양단에 버즈비크가 함께 형성되고 이것은 활성영역경계를 넘어서 형성되기 때문에 활성영역의 면적이 줄어든다. 따라서 상기 버즈비크는 최소 활성영역면적의 피치(pitch)에 제한을 가한다. 또한 로코스형의 경우 필드 산화막의 두께는 노출된 반도체기판의 폭에 비례한다. 즉, 노출된 폭이 작으면 작을 수록 산화막의 두께는 얇아진다. 최근들어 버즈비크영역이 없는 소자분리방법에 관한 검토가 활발히 진행되어 가고 있다. 그 대표적인 것으로는 진보된 선택산화법으로서 SWAMI(side wall masked isolation), SEPOX(selective polysilicon oxidation) 등을 들 수 있다. 또 다른 접근방법으로는 BOX(buried oxide isolation) 및 로코스(LOCOS)와 트랜치(trench))의 조합방법 등이 있다.
종래의 기술을 이용한 트랜치와 로코스조합형 소자분리방법을 첨부된 도면과 함께 상세하게 설명한다.
제1A도 내지 제1E도는 종래의 기술을 이용한 트랜치형 소자분리방법을 단계별로 나타낸 도면들이다.
제1A도는 산화막 스페이서를 형성하는 단계를 나타낸다. 구체적으로, 반도체기판(1) 상에 패드산화막(3)을 증착하고 그 위에 질화막(5)을 증착한 다음 제1 산화막(7)을 증착하여 패터닝한다. 제1 산화막(7)을 마스크로 이용하여 상기 질화막(5)과 패드산화막(3)을 순차적으로 식각하여 반도체기판(1)의 표면이 드러나게한다. 계속해서 상기 결과물상에 제2 산화막(9)을 증착한다. 이 제2 산화막이 증착된 반도체기판 전면을 이방성식각한다. 이렇게 해서 상기 제2 산화막(9)은 결국 상기 제1 산화막(7), 질화막(5) 및 패드산화막(3)의 양 측벽에 산화막 스페이서(9a)를 형성한다. 본 도면에 도시된 점선은 이방성식각에 의해 제2 산화막(9)의 제거되는 부분을 나타낸다.
제1B도는 트랜치(trench)를 형성하는 단계를 나타낸다. 구체적으로, 상기 산화막 스페이서(9a)를 마스크로 사용해서 제1A도의 결과물전면을 일정시간 동안 건식 식각한다. 식각결과 상기 반도체기판(1)의 표면에서부터 아래로 일정깊이의 트랜치(10)가 형성된다.
제1C도는 상기 제1B도의 결과물상에서 상기 트랜치(10)를 매립하면서 제3 산화막(13)을 증착하는 단계를 나타낸다.
제1D도는 제1C도의 결과물전면을 이방성식각한 결과물을 나타낸다. 이때, 식각의 종말점은 상기 질화막(5)의 계면으로 잡는다. 따라서 상기 제1C도의 제2 산화막(7)도 같이 식각된다.
제1E도는 제1D도에서 상기 질화막(5)과 패드산화막(3)을 습식식각으로 제거하여 트랜치형 필드산화막(15)을 완성하는 단계를 나타낸다.
제2A도 내지 제2C도는 종래의 기술을 이용한 로코스형 소자분리방법을 단계별로 나타낸 도면들이다.
제2A도는 비활성영역을 형성하는 단계를 나타낸다. 구체적으로, 반도체기판(2) 상에 패드산화막(4)을 종착한다. 이 산화막은 하기 질화막과 상기 반도체기판(2)과의 사이에서 스트레스를 완화시키는 역할을 한다. 다음으로 상기패드산화막(4) 상에 질화막(6)을 증착하고 그 위에 포토레지스트를 도포한다. 이 포토레지스트를 패터닝하여 활성영역이 될 부분에 포토마스크(PRI)를 형성하고 나머지 부분 즉 비활성영역이 될 부분에는 포토레지스트를 제거한다. 상기 포토마스크(PRI)를 이용해서 상기 질화막(6)과 패드산화막(4)을 순차적으로 식각하여 기판상에 창(8)을 형성한다. 그리고 상기 포토마스크(PRI)를 제거한다.
제2B도는 필드산화막을 형성하는 단계를 나타낸다. 구체적으로, 상기 결과물을 산화시키면 제2A도의 창(8)에 노출된 반도체기판이 표면에서부터 산화되기 시작한다. 산화시간이 경과함에 따라 노출된 기판의 중앙부분을 중심으로해서 점차 부풀어 오르고 그 양측으로도 산화가 진행되어 전체적으로 타원형 필드산화막(10)이 형성된다. 또한 상기 패드산화막(4)은 산화의 영향을 받아서 필드산화막(10)의 양단에서 버즈비크(10, 10a)를 형성한다. 상기 버즈비크로 인해 질화막(6)의 양쪽 가장자리는 리프팅된다. 결과적으로 이것은 활성영역의 면적을 좁게한다.
제2C도는 제2B도에서 질화막(6)과 패드산화막(4)을 식각하여 로코스형 필드산화막(10)을 완성하는 단계를 나타낸다. 결과물로 형성된 필드산화막(10)은 트랜치형과는 달리 완만한 단차를 이루고 따라서 단차로 인한 게이트 산화막의 특성에는 영향을 주지 않는다.
종래의 기술을 이용한 소자분리방법은 트랜치방식의 경우 형성되는 트랜치가 좁으냐, 넓으냐에 따라서 이 트랜치에 산화막을 형성한 다음, 화학기계적 폴리싱(Chemical Mechanical Polishing 이하 CMP라 한다.)을 실시할 때, 상기 산화막의 두께가 달라지는 디싱효과(dishing effect)가 발생한다. 그리고 트랜치방식의경우 기울기가 큰 단차가 형성되므로 게이트 산화막을 증착할 때, 위치에 따라 균일성을 잃어버리고 필드산화막의 코너에서 게이트 산화막의 특성을 저하시킨다. 또한 트랜지스터의 특성곡선상에 험프(hump)을 발생시킨다. 로코스형 소자분리방법은 트랜치형에 비해 커버리지스텝이 양호한 것을 비롯해서 기타 다른 많은 잇점이 있다.
그러나 비활성영역에 형성되는 필드산화막의 양단에 활성영역과 비활성영역의 경계를 넘어서 버즈비크가 대칭적으로 형성되고 이 때문에 활성영역의 면적이 감소된다. 그리고 형성되는 필드산화막의 두께는 노출된 기판의 폭에 비례한다. 따라서 폭이 넓은 부분에는 필드산화막이 두껍게 형성되고 폭이 좁은 부분에는 필드산화막이 얇게 형성된다.
본 발명의 목적은 상술한 종래의 문제점들을 해결하기 위해 트랜치형과 로코스형을 조합하여 필드산화막을 형성함으로써 소자를 분리하는 트랜치와 로코스조합형 소자분리방법을 제공하는 것이다.
상기 목적달성을 위한 본 발명의 제1 실시예는
반도체기판에 패드산화막을 형성하는 단계, 상기 패드산화막상에 질화막을 형성하는 단계, 상기 질화막을 식각하여 활성영역과 비활성영역을 형성하는 단계, 상기 활성영역을 한정하는 상기 질화막의 양 측벽에 다결정실리콘 스페이서를 형성하는 단계, 상기 반도체기판을 산화시켜 상기 비활성영역에 "쥐의 귀"모양의 산화막을 형성하는 단계, 상기 "쥐의 귀"모양의 산화막을 식각하여 비활성영역의 양 가장자리에 상기 귀에 해당하는 부분에 의하여 로코스형 산화막을 형성하는 단계, 상기 로코스형 산화막을 마스크로하여 그 사이의 반도체기판에 트랜치를 형성하는 단계, 상기 트랜치를 매립하면서 상기 기판상에 산화막을 증착하는 단계, 상기 산화막을 상기 질화막의 계면까지 화학기계적 폴리싱(CMP)를 이용하여 식각하는 단계 및 상기 질화막과 패드산화막을 순차적으로 습식식각하는 단계를 포함하는 트랜치와 로코스조합형 소자분리 방법을 제공한다.
상기 목적달성을 위한 본 발명의 제2 실시예는
반도체기판상에 패드산화막 및 질화막을 증착하고 상기 질화막을 패터닝해서 활성영역과 좁고 넓은 비활성영역을 한정하고, 상기 활성영역과 비활성영역을 구분하는 상기 질화막의 측벽에 다결정실리콘 스페이서를 형성하는 단계, 상기 반도체기판을 산화시켜 상기 좁고 넓은 비활성영역상에 "쥐의 귀"모양의 산화막을 형성하는 단계, 상기 좁은 비활성영역의 "쥐의 귀"모양의 산화막을 식각하여 "귀"에 해당하는 부분에 로코스형 산화막을 형성하고 이것을 마스크로 하여 그 사이의 반도체기판에 트랜치를 형성하는 단계, 상기 반도체기판 전면에 산화막을 증착하는 단계, 상기 산화막을 상기 질화막의 계면까지 식각하는 단계 및 상기 질화막과 패드산화막을 순차적으로 습식식각하는 단계를 포함하는 트랜치와 로코스조합형 소자분리방법을 제공한다.
상기 목적달성을 위한 본 발명의 제3 실시예는
반도체기판상에서 좁고 넓은 비활성영역에 "쥐의 귀"모양으로 산화막을 형성하는 단계, 상기 좁은 비활성영역의 양 가장자리에 로코스형 산화막을 형성하고 이것을 마스크로 하여 그 사이의 반도체기판에 트랜치를 형성하는 단계, 상기 좁은비활성영역의 트랜치상에 산화막을 얇게 증착하는 단계, 상기 반도체기판 전면에 트랜치를 매립하면서 다결정실리콘을 형성하는 단계, 상기 반도체기판 전면을 건식식각하여 상기 좁은 비활성영역의 트랜치 및 질화막측벽에 다결정실리콘층과 스페이서를 각각 형성하고 동시에 상기 넓은 비활성영역의 "쥐의 귀"모양산화막의 귀부분에 다결정실리콘 스페이서를 형성하는 단계, 상기 반도체기판 전면을 산화시켜 평탄화시키는 단계 및 상기 질화막과 패드산화막을 순차적으로 습식식각하는 단계를 포함하는 트랜치와 로코스조합형 소자분리방법을 제공한다.
상기 패드산화막은 제1, 제2 및 제3 실시예에서 100-300Å두께로 형성하고 상기 질화막은 1,500-2,500Å그 두께로 형성하는 것이 바람직하다. 상기 "쥐의 귀"모양의 산화막은 화학기계적 폴리싱(CMP)으로 식각하는 것이 바람직하다.
상기 제1 실시예는 상기 제2, 제3 실시예에 공통으로 적용된다. 상기 제1 실시예는 좁은 비활성영역에 트랜치와 로코스형을 조합해서 소자분리 산화막을 형성하는 것을 설명한다.
상기 제2 실시예는 좁고 넓은 비활성영역을 형성하고 상기 제1 실시예와 같이 트랜치와 로코스형을 조합해서 소자분리 산화막을 형성하지만, 넓은 비활성영역에서는 로코스형 단독으로 소자분리 산화막을 형성하는 것이 제1 실시예와 큰 차이점이다.
상기 제3 실시예는 상기 제2 실시예와 같은 부위에 같은 모양으로 산화막을 형성한다.
그러나 형성과정에 있어서 좁은 비활성영역에 트랜치를 형성한 다음 트랜치표면에 얇게 산화막을 형성한 후 그 위에 산화막을 바로 형성하는 것이 아니라 다결정실리콘으로 매립한 다음, 이 다결정실리콘을 산화공정에 의해서 산화시키는 것이 상기 제2 실시예와 큰 차이점이다. 또한 상기 제1 실시예와는 소자분리 산화막이 형성되는 위치와 함께 최종 산화막을 형성하는 공정이 큰 차이점이다. 그리고 상기 제3 실시예가 상기 제1 및 제2 실시예와 전혀 다른점은 소자분리 산화막이 완료된 후 트랜치영역의 하부산화막내부에 다결정실리콘이 소량 존재한다는 점이다.
본 발명은 반도체장치에 있어서 소자분리를 위해 트랜치형과 로코스형을 조합해서 소자분리 산화막을 형성한다. 따라서 트랜치형 단독으로 형성했을 때 처럼 넓은 부분과 좁은 부분에 산화막 화학증착 이후의 단차로 인한 CMP시의 디싱(dishing)을 줄일 수 있다. 또한 활성부분과 비활성부분의 경계가 로코스형으로서 완만한 모양을 형성하므로 게이트 산화막의 특성저하가 발생하지 않는다.
이하, 본 발명의 실시예를 첨부된 도면과 함께 상세하게 설명한다.
제3A도 내지 제3E도는 본 발명의 제1 실시예에 의한 트랜치와 로코스조합형 소자분리방법을 단계별로 나타낸 도면들이다.
제3A도는 다결정실리콘을 이용한 스페이서를 형성하는 단계이다. 구체적으로, 반도체기판(20) 상에 패드산화막(22)을 증착한다. 그 위에 질화막(24)을 증착한 다음, 패터닝하여 비활성영역과 활성영역을 한정한다. 계속해서 상기 결과물전면에 다결정실리콘(점선으로 도시된 부분)을 증착한 다음 전면을 이방성식각한다. 식각결과 상기 활성영역과 비활성영역을 구분하는 경계에서 상기 질화막의 측벽에 다결정실리콘 스페이서(26)가 형성된다. 상기 패드산화막(22)은 100-300Å두께로형성한다. 그리고 상기 질화막(24)은 1,500-2,500A두께로 형성한다.
제3B도는 필드산화막을 형성하는 단계를 나타낸다. 구체적으로, 상기 제3A도의 결과물을 산화시킨다. 이 결과 비활성영역에는 패드산화막과 함께 제3A도의 다결정실리콘 스페이서(26)가 산화되어 두터운 "쥐의 귀"모양의 산화막(28)이 형성된다.
제3C도는 비활성영역에 트랜치를 형성하는 단계를 나타낸다. 구체적으로, 질화막(24)을 마스크로 해서 제3B도의 결과물전면을 이방식각하면 "쥐의 귀"모양의 산화막(28)에서 귀에 해당하는 부분은 비활성영역의 양 가장자리에 로코스형 산화막을 형성한다. 이 산화학(28a)을 마스크로 사용해서 그 사이의 반도체기판에 트랜치(29)를 형성한다.
제3D도는 제3C도의 결과물 전면에 화학기상증착(CVD)을 이용하여 산화막을 증착한 다음 평탄화를 실시하는 단계를 나타낸다. 이때, 제3C도의 쥐의 귀에 해당하는 산화막(28a)과 상기 CVD산화막은 구분이 되지 않는다.
제3E도는 트랜치와 로코스조합형 필드산화막이 완성되는 단계를 나타낸다. 구체적으로, 제3D도의 결과물전면을 상기 질화막(24)의 계면이 완전히 드러날 때 까지 CMP를 이용하여 에치-백(etch-back)한다. 다음으로 상기 질화막(24)과 패드산화막(22)을 습식식각으로써 순차적으로 제거한다. 이렇게하여 결국 비활성영역 양 가장자리에는 로코스형 산화막을 갖고 그 사이에서는 트랜치형 산화막을 갖는 필드산화막(30)이 형성된다.
상기와 같이 제1 실시예는 쥐의 귀모양의 필드산화막의 식각후 남는귀부분(28a)의 산화막을 마스크로 이용하여 트랜치를 형성하기 때문에 별도의 사진식각공정이 필요치 않게 된다. 또한 상기 비활성영역 양 가장자리의 귀부분(28a)은 완성된 필드산화막(30)의 양단에서 로코스구조로 형성되므로 종래의 트랜치구조의 단차때문에 발생하는 게이트 산화막의 특성저하 및 트랜지스터의 게이트전압과 드레인전류 특성곡선상에서의 험프(hump)를 동시에 해결할 수 있다.
제4A도 내지 제4E도는 본 발명의 제2 실시예에 의한 트랜치와 로코스조합형 소자분리방법을 단계별로 나타낸 도면들이다.
제4A도는 좁고, 넓은 비활성영역에 다결정실리콘 스페이서를 형성하는 단계를 나타낸다. 구체적으로 패드산화막(42) 상에 질화막(44)를 패터닝하여 활성영역과 비활성영역을 한정한 다음 상기 질화막측벽에 다결정실리콘 스페이서를 형성하는 단계는 제1 실시예와 동일하다. 단지, 본실시예와의 차이점은 본 실시예에서는 넓은 비활성영역을 포함한다는 것이다.
제4B도는 필드 산화막을 형성하는 단계를 나타낸다. 구체적으로, 상기 제4A도의 결과물을 산화시킨다. 이렇게하면 제4A도의 비활성영역의 다결정실리콘 스페이서(46)와 패드산화막(42)이 함께 산화되어 비활성영역에는 두터운 필드산화막(42a, 42b)이 형성된다. 이어서 상기 넓은 비활성영역에만 포토레지스트(PR2)를 도포한다.
제4C도는 좁은 비활성영역에 트랜치를 형성하는 단계를 나타낸다. 구체적으로, 상기 제4B도의 결과물전면을 이방성 식각한다. 넓은 부위는 포토레지스트(PR2)로 인해 식각으로 부터 보호되고 좁은 비활성영역만 식각된다. 상기 식각결과 좁은비활성영역양단의 활성영역과의 경계부분에는 로코스형의 산화막(48)이 형성된다. 이 산화막(48)을 마스크로 해서 그 사이의 반도체기판(40)에 트랜치(49)를 형성한다. 이어서 다음공정을 위해 포트레지스트(PR2)를 제거한다.
제4D도는 상기 결과물을 포함하는 반도체기판 전면에 CVD 산화막(50)을 형성하는 단계를 나타낸다. 본 도면의 점선은 상기 산화막(50)을 에치-백할 때 식각되는 위치를 나타낸다.
제4E도는 필드산화막을 완성하는 단계를 나타낸다. 구체적으로, 제4D도의 결과물전면을 상기 질화막(44)의 계면이 드러날 때 까지 에치-백(etch-back)하는데 그 방법은 CMP을 이용한다. 계속해서 제4D도의 질화막(44) 및 패드산화막(42)은 습식식각을 이용해서 순차적으로 제거한다. 이때 필드산화막(50)도 식각의 영향을 받아 약간 식각되어 그 두께가 다소 낮아지고 영역경계에서는 수직한 프로화일(profile)보다는 소정의 사면을 갖는 모양으로 형성된다. 이렇게하여 좁은 필드영역에서는 활성과 비활성영역(50a)의 경계에서는 로코스형의 완만한 단차를 갖는 트랜치형 필드산화막이 형성되고 넓은 필드영역에서는 로코스형 필드산화막(50b)이 형성된다. 따라서 필드영역의 좁고 넓음에 따라 트랜치형과 로코스형을 선택적으로 형성하는 조합형태의 필드영역을 형성할 수 있다.
제5A도 내지 제5E도는 본 발명의 제3 실시예에 의한 트랜치와 로코스조합형 소자분리방법을 단계별로 나타낸 도면들이다.
제5A도는 좁은 비활성영역에 트랜치(55)를 형성하는 단계를 나타내는 것으로 제2 실시예와 동일하다.
제5B도는 반도체기판 전면에 다결정실리콘을 증착하는 단계를 나타낸다. 구체적으로, 제5A도의 트랜치(55) 상에 얇은 산화막(57)을 증착한다. 그 다음, 반도체기판 전면에 다결정실리콘(58)을 증착한다.
제5C도는 제5B도의 결과물전면을 이방성식각한 결과를 나타낸 것으로서, 좁은 비활성영역의 트랜치와 질화막측벽에는 다결정실리콘층(58a)이 형성된다. 넓은 비활성영역에서는 "쥐의 귀"모양의 산화막의 측벽에 다결정실리콘 스페이서(58b)가 형성된다.
제5D도는 좁고 넓은 비활성영역에 필드산화막을 형성하는 단계를 나타낸다. 구체적으로 상기 결과물을 산화시키면 좁고 넓은 비활성영역에 필드산화막(60, 54b)이 형성된다. 이때, 제5C도의 좁은 비활성영역의 다결정실리콘(58a, 58b)이 산화되어 질화막측벽에 있는 다결정실리콘 스페이서는 완전히 산화되지만 트랜치를 채운 다결정실리콘(58a)은 완전히 산화되지 않고 트랜치하부와 산화막안에 약간 남아있게 된다(62). 그리고 제5C도의 넓은 비활성영역의 다결정실리콘 스페이서(58b)는 전부 산화되어 그 표면은 완만한 경사의 단차를 형성한다.
제5E도는 필드산화막을 완성하는 단계를 나타낸다. 구체적으로, 제5D도에서 질화막(56)과 패드산화막(54)을 순차적으로 습식식각하여 제거한다. 이렇게하여 좁은 필드영역에는 로코스형의 완만한 단차를 갖는 트랜치형 필드산화막(60)이 형성되고 넓은 필드영역에서는 로코스형 필드산화막(54b)이 형성된다. 따라서 필드영역의 좁고 넓음에 따라 트랜치형과 로코스형을 선택적으로 형성하는 조합형태의 필드영역을 형성할 수 있다.
이상, 본 발명은 상기 제1 실시예와 같이 "쥐의 귀"모양의 필드산화막이 식각된 후 남는 귀부분(28a)의 로코스형 산화막을 마스크로 이용하여 트랜치를 형성하기 때문에 별도의 사진식각공정이 필요치 않게된다. 또한 상기 비활성영역의 양 가장자리의 귀부분(28a)은 완성된 필드산화막(30)의 양단에서 로코스구조를 형성함으로 종래의 트랜치구조의 단차때문에 발생하는 게이트 산화막의 특성저하 및 트랜지스터의 전류-전압곡선상의 험프(hump)를 동시에 해결할 수 있다. 또한 상기 제2및 제3실시예와 같이 좁은 영역과 넓은 영역에 따라 필드산화막의 형태를 가장자리에 로코스형의 완만한 단차를 갖는 트랜치형 필드산화막과 로코스형 필드산화막을 조합하여 선택적으로 형성함으로써 통상 트랜치 형성 후 절연막을 채워넣을 때 발생하는 단차에 의한 후속 공정에의 영향을 없앨 수 있고 따라서 CMP를 실시할 때 디싱(dishing)효과를 감소시키는 잇점을 갖는 소자분리방법을 제공한다.
본 발명은 상기 실시예에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진자에 의하여 실시 가능함은 명백하다.
제1A도 내지 제1E도는 종래의 기술을 이용한 트랜치형 소자분리방법을 단계별로 나타낸 도면들이다.
제2A도 내지 제2C도는 종래의 기술을 이용한 로코스형 소자분리방법을 단계별로 나타낸 도면들이다.
제3A도 내지 제3E도는 본 발명의 제1 실시예에 의한 트랜치와 로코스조합형 소자분리방법을 단계별로 나타낸 도면들이다.
제4A도 내지 제4E도는 본 발명의 제2 실시예에 의한 트랜치와 로코스조합형 소자분리방법을 단계별로 나타낸 도면들이다.
제5A도 내지 제5E도는 본 발명의 제3 실시예에 의한 트랜치와 로코스조합형 소자분리 방법을 단계별로 나타낸 도면들이다.
*도면의 주요부분에 대한 부호 설명*
28, 42a, 54b:"쥐의 귀" 모양의 산화막.
22, 42, 54:패드 산화막. 24, 44, 56:질화막.
30, 50a, 60;트랜치형 필드산화막.

Claims (3)

  1. 반도체기판에 패드산화막을 형성하는 단계;
    상기 패드산화막상에 질화막을 형성하는 단계;
    상기 질화막을 식각하여 활성영역과 비활성영역을 형성하는 단계;
    상기 활성영역을 한정하는 상기 질화막의 양 측벽에 다결정실리콘 스페이서를 형성하는 단계;
    상기 반도체기판을 산화시켜 상기 비활성영역에 "쥐의 귀"모양의 산화막을 형성하는 단계;
    상기 "쥐의 귀"모양의 산화막을 식각하여 상기 귀에 해당하는 부분에 각각 로코스형 산화막을 형성하는 단계;
    상기 로코스형 산화막을 마스크로하여 그 사이의 반도체기판에 트랜치를 형성하는 단계;
    상기 트랜치를 매립하면서 상기 기판상에 산화막을 증착하는 단계;
    상기 산화막을 상기 질화막의 계면까지 화학기계적 폴리싱(CMP)를 이용하여 식각하는 단계; 및
    상기 질화막 및 패드산화막을 순차적으로 습식식각하는 단계를 포함하는 것을 특징으로 하는 트랜치와 로코스조합형 소자분리방법.
  2. 반도체기판상에 패드산화막 및 질화막을 증착하고 상기 질화막을 패터닝해서활성영역과 좁은 비 활성영역 및 이보다 넓은 비활성영역을 각각 한정하고, 상기 활성영역과 비활성영역을 구분하는 상기 질화막의 측벽에 다결정실리콘 스페이서를 형성하는 단계;
    상기 반도체기판을 산화시켜 상기 비 활성영역 및 넓은 비활성영역 상에 각각 "쥐의 귀"모양의 산화막을 형성하는 단계;
    상기 좁은 비활성영역의 "쥐의 귀"모양의 산화막을 식각하여 "귀"에 해당하는 부분에 로코스형 산화막을 형성하고 이것을 마스크로하여 그 사이의 반도체기판에 트랜치를 형성하는 단계;
    상기 반도체기판 전면에 산화막을 증착하는 단계;
    상기 산화막을 상기 질화막의 계면까지 화학기계적 폴리싱(CMP)을 이용하여 식각하는 단계; 및
    상기 질화막 및 패드산화막을 순차적으로 습식식각하는 단계를 포함하는 것을 특징으로 하는 트랜치와 로코스조합형 소자분리방법.
  3. 반도체기판 상의 좁은 비 활성영역 및 이보다 넓은 비 활성영역 상에 "쥐의 귀"모양으로 산화막을 형성하는 단계;
    상기 좁은 비활성영역의 양 가장자리에 로코스형 산화막을 형성하고 이것을 마스크로하여 그 사이의 반도체기판에 트랜치를 형성하는 단계;
    상기 좁은 비활성영역의 트랜치상에 산화막을 얇게 종착하는 단계;
    상기 반도체기판 전면에 트랜치를 매립하면서 다결정실리콘을 형성하는 단계;
    상기 반도체기판 전면을 건식식각하여 상기 좁은 비활성영역의 트랜치 및 질화막측벽에 다결정실리콘층과 스페이서를 각각 형성하고 동시에 상기 넓은 비활성영역의 "쥐의 귀"모양산화막의 귀부분에 다결정실리콘 스페이서를 형성하는 단계;
    상기 반도체기판 전면을 산화시켜 평탄화시키는 단계; 및
    상기 질화막 및 패드산화막을 순차적으로 습식식각하는 단계를 포함하는 것을 특징으로 하는 트랜치와 로코스조합형 소자분리방법.
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