JPS6060735A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS6060735A JPS6060735A JP16826483A JP16826483A JPS6060735A JP S6060735 A JPS6060735 A JP S6060735A JP 16826483 A JP16826483 A JP 16826483A JP 16826483 A JP16826483 A JP 16826483A JP S6060735 A JPS6060735 A JP S6060735A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は半導体集積回路装置の製造方法に関し、特に
バイポーラ型半導体集積回路装置に好適な電子分離領域
の形成方法に関するものである。
バイポーラ型半導体集積回路装置に好適な電子分離領域
の形成方法に関するものである。
（従来技術）
バイポーラ型半導体集積回路装首の素子分離は、古くは
ＰＮ接合分離法によっていたが、素子が微細化され集積
度が増大するにつれ、分離領域の面積を削減する必要が
生じ、シリコン基板の選択酸化による厚いシリコン酸化
膜を利用した酸化膜分離法（いわゆるアイソブレーナ）
に移行ｌ−ていった。
ＰＮ接合分離法によっていたが、素子が微細化され集積
度が増大するにつれ、分離領域の面積を削減する必要が
生じ、シリコン基板の選択酸化による厚いシリコン酸化
膜を利用した酸化膜分離法（いわゆるアイソブレーナ）
に移行ｌ−ていった。
酸化膜分離法は、ＰＮ分離法に比べて著しく分離領域を
減少させるのみならず、素子領域以夕Ｉのすべての領域
（以下フィールド領域と呼ぶ）を厚い酸化膜に変換する
ため、配線−基板間の浮遊容量が減少し、高速化にも寄
与する効果的な方法であった。
減少させるのみならず、素子領域以夕Ｉのすべての領域
（以下フィールド領域と呼ぶ）を厚い酸化膜に変換する
ため、配線−基板間の浮遊容量が減少し、高速化にも寄
与する効果的な方法であった。
酸化膜分離法は、索子形成領域を、薄いシリコン酸化膜
上にシリコン窒化膜を積層した２層よりなる耐酸化性マ
スクで覆い、しかも厚い酸化膜を形成する領域に酸化に
よる体積の増大を防ぐためにエツチングにより溝を形成
したのち熱酸化し、素子領域と分離領域をほぼ平担面と
する方法である。
上にシリコン窒化膜を積層した２層よりなる耐酸化性マ
スクで覆い、しかも厚い酸化膜を形成する領域に酸化に
よる体積の増大を防ぐためにエツチングにより溝を形成
したのち熱酸化し、素子領域と分離領域をほぼ平担面と
する方法である。
（−たがって、溝の側面方向にも酸化が進み、分離領域
の幅は写真食刻によって規定される幅よシも必ず太くな
り、約１０μｍ程度が限界となる。さらに、素子領域の
シリコン基板と耐酸化性マスク層との間には、分離領域
からくさび状に張り出（〜だ酸化膜、即ちパース・ピー
クが形成さ九ること、および素子領域の周囲での酸化膜
の盛り上り即ちバーズ・ヘッドが形成され、完全な平担
表面が得らねないといり欠点があった。
の幅は写真食刻によって規定される幅よシも必ず太くな
り、約１０μｍ程度が限界となる。さらに、素子領域の
シリコン基板と耐酸化性マスク層との間には、分離領域
からくさび状に張り出（〜だ酸化膜、即ちパース・ピー
クが形成さ九ること、および素子領域の周囲での酸化膜
の盛り上り即ちバーズ・ヘッドが形成され、完全な平担
表面が得らねないといり欠点があった。
一方、素子の微細化は更に進み、高集積化のためには更
に分離領域の面積を縮小する必要が生じた０ 最近になって、基板面に対して垂直に膜をエツチングす
る異方性エツチング技術である反応性イオンエッチ（以
下ＲＩＥと呼ぶ）が実用化され、酸化膜分離法に代わる
新たな素子分離法が開発されつつある。
に分離領域の面積を縮小する必要が生じた０ 最近になって、基板面に対して垂直に膜をエツチングす
る異方性エツチング技術である反応性イオンエッチ（以
下ＲＩＥと呼ぶ）が実用化され、酸化膜分離法に代わる
新たな素子分離法が開発されつつある。
これまでに提案された種々の新分離技術を大別すると以
下の２つに分類される。
下の２つに分類される。
一つは、ＲＩＥによって深い溝を堀り、二酸化シリコン
や多結晶シリコンなどによって埋め戻して平担化する方
法（以下、溝堀り法と呼ぶ）であり、他の一つは、素子
領域の表面のみならず、溝の側壁も耐酸化性マスク層で
破捜して、横方向ｌソ化による分離領域幅の増大とパー
ク・ピーク、バーズ・ヘッドの形成を防止する方法（以
下、改良型選択酸化法と呼ぶ）である。
や多結晶シリコンなどによって埋め戻して平担化する方
法（以下、溝堀り法と呼ぶ）であり、他の一つは、素子
領域の表面のみならず、溝の側壁も耐酸化性マスク層で
破捜して、横方向ｌソ化による分離領域幅の増大とパー
ク・ピーク、バーズ・ヘッドの形成を防止する方法（以
下、改良型選択酸化法と呼ぶ）である。
溝掘り法は、溝を形成した後、二酸化シリコンなどの絶
縁物あるいは、溝内壁に絶縁膜を形成後したのち多結晶
シリコンなどを厚く堆積させ、エッチバックして平担化
するものであシ、バイポーラ型半導体集積回路装置に適
用する場合には、基板全面に形成した埋込拡散層を貫く
深いｍを形成して埋込拡散用のマスクを省略できる利点
があるが、素子分離用の幅の狭い溝部と、幅の広いフィ
ールド領域の溝部とを同時に平担化することが国難であ
り、そのため、平担化用のマスクが必要となり、厳しい
合わせ精度が要求され、さらに工程も複雑化するという
欠点がある。
縁物あるいは、溝内壁に絶縁膜を形成後したのち多結晶
シリコンなどを厚く堆積させ、エッチバックして平担化
するものであシ、バイポーラ型半導体集積回路装置に適
用する場合には、基板全面に形成した埋込拡散層を貫く
深いｍを形成して埋込拡散用のマスクを省略できる利点
があるが、素子分離用の幅の狭い溝部と、幅の広いフィ
ールド領域の溝部とを同時に平担化することが国難であ
り、そのため、平担化用のマスクが必要となり、厳しい
合わせ精度が要求され、さらに工程も複雑化するという
欠点がある。
一方、改良型選択酸化法は分離幅によらず平担化が可能
であり、工程も比較的簡単であるが、埋込拡散層を毀〈
分離は実用的には不可能であるため埋込拡散用マスクを
必要とし、分離領域が狭くなるほど埋込拡散と分離のマ
スク合わせ精度が厳しくなるので、１ｊ７７堀９法はど
分離領域幅を狭められない。また、選択酸化膜直下に設
けるチャンネルストップ用のＰ＋層がＮ＋埋込層と接触
するため、寄生容址が溝堀シ法に比べて大きいという欠
点がある。さらに、横方向酸化が少ないため、チャンネ
ルストップ用Ｐ＋層が拡散により分離酸化膜の外側に広
が９、リークや耐圧低下の原因となる恐れがある。
であり、工程も比較的簡単であるが、埋込拡散層を毀〈
分離は実用的には不可能であるため埋込拡散用マスクを
必要とし、分離領域が狭くなるほど埋込拡散と分離のマ
スク合わせ精度が厳しくなるので、１ｊ７７堀９法はど
分離領域幅を狭められない。また、選択酸化膜直下に設
けるチャンネルストップ用のＰ＋層がＮ＋埋込層と接触
するため、寄生容址が溝堀シ法に比べて大きいという欠
点がある。さらに、横方向酸化が少ないため、チャンネ
ルストップ用Ｐ＋層が拡散により分離酸化膜の外側に広
が９、リークや耐圧低下の原因となる恐れがある。
（発明の目的）
この発明はこれらの欠点に鑑みなされたもので、平担化
用のマスクを必要とせずに分離領域幅によらず平担化さ
れた表面を形成でき、寄生容量を低減することもでき、
バイポーラ型に適用した場合は埋込拡散用のマスクも省
略できる半導体集積回路装置の製造方法を提供すること
を目的とする。
用のマスクを必要とせずに分離領域幅によらず平担化さ
れた表面を形成でき、寄生容量を低減することもでき、
バイポーラ型に適用した場合は埋込拡散用のマスクも省
略できる半導体集積回路装置の製造方法を提供すること
を目的とする。
（発明の構成）
この発明の半導体集積回路装置の製造方法は、半導体基
体の選択された表面上に耐酸化性の膜を形成した後、前
記選択された表面を除く半導体基体の表面を酸化膜に変
換し、その後、８ｉ１ｔ４己耐眩化性の膜の周辺の一定
幅の領域を除去した上で、その領域における前記半導体
基体に概ね垂直な側壁を持つ溝を形成し、その溝を埋め
るように十尋体基体上の全面に埋込み材料を被着させ、
しかる収、前記埋込み材料を前記半導体基体の表面と概
ね等しい面まで継続的に除去するものである。
体の選択された表面上に耐酸化性の膜を形成した後、前
記選択された表面を除く半導体基体の表面を酸化膜に変
換し、その後、８ｉ１ｔ４己耐眩化性の膜の周辺の一定
幅の領域を除去した上で、その領域における前記半導体
基体に概ね垂直な側壁を持つ溝を形成し、その溝を埋め
るように十尋体基体上の全面に埋込み材料を被着させ、
しかる収、前記埋込み材料を前記半導体基体の表面と概
ね等しい面まで継続的に除去するものである。
（実施例）
以下この発明の実施例を図面を参照して説明する。実施
例は、この発明をバイボー２型半導体集積回路装信に適
用したものであるが、この発明の適用範囲はこれに限る
ものではなく、ＭＯＳ型その他の半導体集積回路装置に
適用することも可能である。
例は、この発明をバイボー２型半導体集積回路装信に適
用したものであるが、この発明の適用範囲はこれに限る
ものではなく、ＭＯＳ型その他の半導体集積回路装置に
適用することも可能である。
第１図（４）ないしく財）はこの発明の第１の実施例を
示す工程断面図である。
示す工程断面図である。
まず％ ？Ａ′、１図（Ａ）に示すように、Ｐ−型シリ
コン基＋ｌｉ Ｉ ＶＣＮ＋型埋込拡散層２を約２μｍ
厚に全面に形成し１、その−ＦにＮ−型エピタキシャル
層３を約１．５〜２μｔｎ厚に形成し、さらにエピタキ
シャル層３の熱１、し、長シリコン酸化ｊｌＱである緩
衝用酸化膜４を５００人厚に前６１シエビタギシャル層
３に形成した後、その」―に第１の窒化シリコン膜（以
後、第１の窒化刃口と６己す）５をたとえば２０００λ
厚に、またＣＶＤ酸化膜６をたとえば２０００〜３００
０Å厚に順次堆積させる。
コン基＋ｌｉ Ｉ ＶＣＮ＋型埋込拡散層２を約２μｍ
厚に全面に形成し１、その−ＦにＮ−型エピタキシャル
層３を約１．５〜２μｔｎ厚に形成し、さらにエピタキ
シャル層３の熱１、し、長シリコン酸化ｊｌＱである緩
衝用酸化膜４を５００人厚に前６１シエビタギシャル層
３に形成した後、その」―に第１の窒化シリコン膜（以
後、第１の窒化刃口と６己す）５をたとえば２０００λ
厚に、またＣＶＤ酸化膜６をたとえば２０００〜３００
０Å厚に順次堆積させる。
その後、第１図０３）に示すようにレジスト膜７を約１
μｉｌ＋厚に塗布し、通常の写真食刻法によりレジスト
膜７に開口部８および８′を形成する。続いて、この開
口部８および８′を介してＣＶＤ酸化膜６をエツチング
して開口部９および９′を形成するが、この時、等方性
エツチング方法によシ適当な量（たとえば０．５〜１．
０μ）のサイドエツチングを行う。ここで形成されたＣ
ＶＤ酸化膜６の開口幅１０および１０′が最終的な分離
領域の幅とほぼ等しくなる。なお、第１図（Ｂ）では、
前記開口部９に幅の狭い分ｌｉｉ＋ｉ領域、同じく前記
開口部９′に幅の広い分離領域を形成するように描かれ
ている。
μｉｌ＋厚に塗布し、通常の写真食刻法によりレジスト
膜７に開口部８および８′を形成する。続いて、この開
口部８および８′を介してＣＶＤ酸化膜６をエツチング
して開口部９および９′を形成するが、この時、等方性
エツチング方法によシ適当な量（たとえば０．５〜１．
０μ）のサイドエツチングを行う。ここで形成されたＣ
ＶＤ酸化膜６の開口幅１０および１０′が最終的な分離
領域の幅とほぼ等しくなる。なお、第１図（Ｂ）では、
前記開口部９に幅の狭い分ｌｉｉ＋ｉ領域、同じく前記
開口部９′に幅の広い分離領域を形成するように描かれ
ている。
続いて、第１図（Ｃ）に示すように、レジスト膜７をマ
スクしてＲＩ Ｅ （リアクティブ・イオン・エツチン
グ）によって第１の窒化１１１’、！５および緩（ｆｆ
１７用酸化ＩＮ ４ ｖｃ開口部を形成し、さらにシリ
コン基体のエピタキシャル層３表面に対してほぼ垂直に
たとえば深さ０．５〜１．０μの溝１１および］ １’
を形成する。
スクしてＲＩ Ｅ （リアクティブ・イオン・エツチン
グ）によって第１の窒化１１１’、！５および緩（ｆｆ
１７用酸化ＩＮ ４ ｖｃ開口部を形成し、さらにシリ
コン基体のエピタキシャル層３表面に対してほぼ垂直に
たとえば深さ０．５〜１．０μの溝１１および］ １’
を形成する。
次に、レジスト膜７を除去した後、第１図■）に示すよ
うに、溝１１および１１’の内壁および緩衝用酸化膜４
、第１の窒化膜５．ＣＶＤ酸化膜６の全表面に第２の窒
化膜１２をたとえば１０００大厚程度に堆積させる。こ
こで、第２の窒化膜１２を堆積させる前に、シリコン基
体の熱酸化により溝１１および１１’の内壁に薄い第２
の緩衝用酸化膜（ＳｉＯ□）を形成しておいてもよい。
うに、溝１１および１１’の内壁および緩衝用酸化膜４
、第１の窒化膜５．ＣＶＤ酸化膜６の全表面に第２の窒
化膜１２をたとえば１０００大厚程度に堆積させる。こ
こで、第２の窒化膜１２を堆積させる前に、シリコン基
体の熱酸化により溝１１および１１’の内壁に薄い第２
の緩衝用酸化膜（ＳｉＯ□）を形成しておいてもよい。
その後、第１図（ト）に示すように、ＲＩＥによｐ自己
整合的に平面部のみ第２の窒化膜１２をエツチング除去
する。したがって、溝１１および１１’の底部において
は、シリコン基体のエピタキシャル層３または第２の緩
衝用酸化膜が露出する。
整合的に平面部のみ第２の窒化膜１２をエツチング除去
する。したがって、溝１１および１１’の底部において
は、シリコン基体のエピタキシャル層３または第２の緩
衝用酸化膜が露出する。
続いて、第１の窒化膜５と第２の窒化膜１２をマスクと
して溝１１および１１’の底部のシリコン基体を選択的
に酸化し、第１図側に示すように比較的厚い（たとえば
１〜２μ）酸化膜１３および１３’を形成する。ここで
形成される酸化膜１３お↓び１３′は最終的にフィール
ド酸化膜を形成するものであり、最終工程において素子
領域１４と分離領域（酸化膜１３ 、１３’が形成され
た領域）とが平担化されるような酸化膜厚に設定される
。なお、選択酸化の際、溝１１および１１’の側壁は第
２の窒化膜１２でマスクされているため、酸化膜１３お
よび１３′においてはバーズビーク領域はほとんど形成
されず、溝１１および１１′の溝幅とほぼ同等の酸化膜
幅が得られる。この酸化膜１３および１３’は、以後、
選択酸化膜と称す。
して溝１１および１１’の底部のシリコン基体を選択的
に酸化し、第１図側に示すように比較的厚い（たとえば
１〜２μ）酸化膜１３および１３’を形成する。ここで
形成される酸化膜１３お↓び１３′は最終的にフィール
ド酸化膜を形成するものであり、最終工程において素子
領域１４と分離領域（酸化膜１３ 、１３’が形成され
た領域）とが平担化されるような酸化膜厚に設定される
。なお、選択酸化の際、溝１１および１１’の側壁は第
２の窒化膜１２でマスクされているため、酸化膜１３お
よび１３′においてはバーズビーク領域はほとんど形成
されず、溝１１および１１′の溝幅とほぼ同等の酸化膜
幅が得られる。この酸化膜１３および１３’は、以後、
選択酸化膜と称す。
その後、第１図Ｇ）に示すように、ＣＶＤ酸化膜６と選
択酸化１１１１３およびｌ ３’をマスクとして、表面
上に露出している第１および第２の窒化膜５および１２
をエツチング除去し、続いて、同領域の緩衝用酸化膜４
をエツチング除去して、シリコン基体のエピタキシャル
層３上に開口部１５を形成する。この際、緩衝用酸化膜
４のエツチングは、開口部１５のエピタキシャル層３が
露出した時点でストップし、ＣＶＤ酸化膜６は適当な厚
さだけ残すことが好適である。
択酸化１１１１３およびｌ ３’をマスクとして、表面
上に露出している第１および第２の窒化膜５および１２
をエツチング除去し、続いて、同領域の緩衝用酸化膜４
をエツチング除去して、シリコン基体のエピタキシャル
層３上に開口部１５を形成する。この際、緩衝用酸化膜
４のエツチングは、開口部１５のエピタキシャル層３が
露出した時点でストップし、ＣＶＤ酸化膜６は適当な厚
さだけ残すことが好適である。
続いて、第１図側に示すように、ＣＶＤ酸化膜６と選択
酸化膜１３および１３′ヲマスクとして、開口部１５よ
＃）ＲＩＥ法により、エピタキシャル層３および埋込拡
散層２を貫通しＰ−型シリコン基板１に達する溝１６を
形成する。
酸化膜１３および１３′ヲマスクとして、開口部１５よ
＃）ＲＩＥ法により、エピタキシャル層３および埋込拡
散層２を貫通しＰ−型シリコン基板１に達する溝１６を
形成する。
その後、第１図（Ｉ）に示すように、熱酸化法によシ溝
１６の内壁に比較的薄い酸化膜１７を形成する。さらに
、自己整合によシ溝１６の底部にチャンネルストップ用
のポロンをイオン注入してＰ＋型層１８を形成する。
１６の内壁に比較的薄い酸化膜１７を形成する。さらに
、自己整合によシ溝１６の底部にチャンネルストップ用
のポロンをイオン注入してＰ＋型層１８を形成する。
次に、第１図（Ｊ）に示すように、多結晶シリコン１９
を全面に厚く（たとえば５μｍ）堆積させ、溝１６を完
全に埋める。
を全面に厚く（たとえば５μｍ）堆積させ、溝１６を完
全に埋める。
続いて、第１図頓に示すように公知の方法により、多結
晶シリコン１９をエッチバックする。エッチバックの深
さは、最終工程においてシリコン基体の素子領域１４お
よび分離領域が平担となるような適当な深さとする。こ
の時、素子領域１４−ｃ ｉｔ２、ＣＶＤ酸化）換６が
露出した時点でエツチングは停止し、また選択酸化膜１
３および１３’の領域では、選択酸化膜１３および１３
′が露出した時点でエツチングは停止する。
晶シリコン１９をエッチバックする。エッチバックの深
さは、最終工程においてシリコン基体の素子領域１４お
よび分離領域が平担となるような適当な深さとする。こ
の時、素子領域１４−ｃ ｉｔ２、ＣＶＤ酸化）換６が
露出した時点でエツチングは停止し、また選択酸化膜１
３および１３’の領域では、選択酸化膜１３および１３
′が露出した時点でエツチングは停止する。
その後、ＣＶＤ酸化膜６を除去した後、第１図（Ｌ４１
に示すように、埋め込まれた多結晶シリコン１９０表面
に熱酸化によシ酸化膜２０を形成して表面を平担化する
。
に示すように、埋め込まれた多結晶シリコン１９０表面
に熱酸化によシ酸化膜２０を形成して表面を平担化する
。
その後、第１図（ロ）に示すように素子領域１４上の第
１の窒化膜５および緩衝用酸化膜４を除去し、素子を形
成し、半導体集積回路装置とする。
１の窒化膜５および緩衝用酸化膜４を除去し、素子を形
成し、半導体集積回路装置とする。
以上説明したように、第１の実施例では、素子領域の周
囲に極めて幅が狭くかつ深い分離用の溝を形成すること
が可能で埋込拡散用のマスクを省略でき、また広いフィ
ールド領域は平担化用のマスクを必要とせずに厚いシリ
コン酸化膜で覆うことができるので、分離領域幅によら
ず平担化が可能である。さらに１通常の選択酸化法で問
題となる素子領域側壁の欠陥が発生しやすい領域は、後
のシリコンエツチング工程により除去され溝が形成され
るため、素子領域への欠陥の影響を回避することができ
る。また、広いフィールド酸化膜領域が得られるため、
配線−基板間の靜電容址が小さくなるとともに、狭く深
い素子分離領域が得られることによって、チャンネルス
トップ用のＰ＋型層とＮ中型埋込拡散層が完全に分離し
ており、かつ素子領域に対してＮ＋型埋込拡散層の横方
内拡がりがないので、素子領域−基板問答量も極めて小
さくできる。
囲に極めて幅が狭くかつ深い分離用の溝を形成すること
が可能で埋込拡散用のマスクを省略でき、また広いフィ
ールド領域は平担化用のマスクを必要とせずに厚いシリ
コン酸化膜で覆うことができるので、分離領域幅によら
ず平担化が可能である。さらに１通常の選択酸化法で問
題となる素子領域側壁の欠陥が発生しやすい領域は、後
のシリコンエツチング工程により除去され溝が形成され
るため、素子領域への欠陥の影響を回避することができ
る。また、広いフィールド酸化膜領域が得られるため、
配線−基板間の靜電容址が小さくなるとともに、狭く深
い素子分離領域が得られることによって、チャンネルス
トップ用のＰ＋型層とＮ中型埋込拡散層が完全に分離し
ており、かつ素子領域に対してＮ＋型埋込拡散層の横方
内拡がりがないので、素子領域−基板問答量も極めて小
さくできる。
このように、第１の実施例では、平担化用のマスクを必
要とせずに分離領域幅によらず平担化された表面を形成
でき、埋込拡散用のマスクも省略でき、さらには寄生容
量の低減と素子領域への欠陥の影響の回避を図ることが
できる。さらに、狭く深い素子分離領域と幅の広いフィ
ールド酸化膜領域をわずか１回の写真食刻法だけで形成
することができる。
要とせずに分離領域幅によらず平担化された表面を形成
でき、埋込拡散用のマスクも省略でき、さらには寄生容
量の低減と素子領域への欠陥の影響の回避を図ることが
できる。さらに、狭く深い素子分離領域と幅の広いフィ
ールド酸化膜領域をわずか１回の写真食刻法だけで形成
することができる。
第１の実施例は深い溝の埋込み材料として多結晶シリコ
ンを利用したが、ＣＶＤ酸化膜を利用することにより更
に表面の完全な平担化が可能となる。第２図（Ａ）ない
しくＣ）は、この発明の第２の実施例を示す工程断面図
であり、溝の埋込み材料としてＣＶＤ酸化膜を利用して
いる。第２図によシ第２の実施例を説明する。
ンを利用したが、ＣＶＤ酸化膜を利用することにより更
に表面の完全な平担化が可能となる。第２図（Ａ）ない
しくＣ）は、この発明の第２の実施例を示す工程断面図
であり、溝の埋込み材料としてＣＶＤ酸化膜を利用して
いる。第２図によシ第２の実施例を説明する。
第２の実施例では、第１図（Ｉ）の工程までは第１の実
施例と同一工程である。ただし、第１図働の工程で緩衝
用酸化膜４をエツチングする際、素子領域１４上のＣＶ
Ｄ酸化膜６を残さずエツチング除去してもかまわない０ 第１図（Ｉ）に引き続き、第２図（Ａ）に示すように第
２のＣＶＤ酸化膜２１を全面に厚く堆積させ、溝Ｉ６を
完全に埋める。
施例と同一工程である。ただし、第１図働の工程で緩衝
用酸化膜４をエツチングする際、素子領域１４上のＣＶ
Ｄ酸化膜６を残さずエツチング除去してもかまわない０ 第１図（Ｉ）に引き続き、第２図（Ａ）に示すように第
２のＣＶＤ酸化膜２１を全面に厚く堆積させ、溝Ｉ６を
完全に埋める。
続いて、第２図（Ｂ）に示すように、公知の方法により
ＣＶＤ酸化Ｊｌｉ２１をエッチバックし、素子領域１４
上の第１の窒化膜５が露出した時点でエツチングを停止
する。
ＣＶＤ酸化Ｊｌｉ２１をエッチバックし、素子領域１４
上の第１の窒化膜５が露出した時点でエツチングを停止
する。
その後、第２図Ｃ）に示すように、素子領域１４上の第
１の窒化膜５および緩衝用酸化膜４を除去し、素子を形
成し、半導体集積回路装置とする。
１の窒化膜５および緩衝用酸化膜４を除去し、素子を形
成し、半導体集積回路装置とする。
以上説明したように、第２の実施例では、分離領域がす
べてシリコン酸化膜で構成されるため、選択酸化工程（
第１図Ｆ）でわずかに生じる選択酸化膜上の表面段差も
、ＣＶＤ酸化膜による叩込みおよびエッチバックにより
完全に平担化することが可能となる。同時に、素子形成
の際、酸化膜分離法の利点であるセルファラインプロセ
スを積極的に採用できる構造とすることができる。３（
発明の効果） 以上の実施例から明らかなように、この発明の半導体集
積回路装置の製造方法によれば、先に述べた構成とする
ことにより、平担化用のマスクを必要とせずに分離領域
幅によらず平担化された表面を形成でき、寄生容量の低
減と素子領域への欠陥の影響の回避も図ることができ、
バイポーラ型に適用した場合は埋込拡散用のマスクも省
略できる。この発ψｊの方法は、バイポーラ型をはじめ
、各種の高集積かつ高性能な半導体集積回路装置の製造
方法として広く利用することができる。
べてシリコン酸化膜で構成されるため、選択酸化工程（
第１図Ｆ）でわずかに生じる選択酸化膜上の表面段差も
、ＣＶＤ酸化膜による叩込みおよびエッチバックにより
完全に平担化することが可能となる。同時に、素子形成
の際、酸化膜分離法の利点であるセルファラインプロセ
スを積極的に採用できる構造とすることができる。３（
発明の効果） 以上の実施例から明らかなように、この発明の半導体集
積回路装置の製造方法によれば、先に述べた構成とする
ことにより、平担化用のマスクを必要とせずに分離領域
幅によらず平担化された表面を形成でき、寄生容量の低
減と素子領域への欠陥の影響の回避も図ることができ、
バイポーラ型に適用した場合は埋込拡散用のマスクも省
略できる。この発ψｊの方法は、バイポーラ型をはじめ
、各種の高集積かつ高性能な半導体集積回路装置の製造
方法として広く利用することができる。
第１図はこの発明の半導体集積回路装置の製造方法の第
１の実施例を説明するための工程断面図、第２図はこの
発明の第２の実施例を説明するための工８断面図である
。 ｌ・・・Ｐ−型シリコン基板、２・・・Ｎ十型埋込拡散
層、３・・・Ｎ”’ Ｗエピタキシャル層、４・・・緩
衝用酸化膜、５・・・第１の窒化膜、１３．１３’・・
・酸化膜、１６・・・ｔｌｌ“メ、１９・・・多結晶シ
リコン、２１・・・第２のＣＶＤ酸化膜。 手続補正書 昭和１ 年１月１８日 特許庁長官若杉和夫 殿 １、事件の表示 昭和５８年 特 肝 願第 １６８２６４ 号２、発明
の名称 半導体集積回路装置の製造方法 ３、補正をする者 事件との関係 特 許 出願人 （０２９）沖電気工業株式会社 ４、代理人 ５、補正命令の１１刊′ 昭和 年 月 日（自発）１
）明細曹１２頁３行「通常の」を「改良型」と訂正する
。 づ丁 Ｗ ｆ１ｉｒ＼
１の実施例を説明するための工程断面図、第２図はこの
発明の第２の実施例を説明するための工８断面図である
。 ｌ・・・Ｐ−型シリコン基板、２・・・Ｎ十型埋込拡散
層、３・・・Ｎ”’ Ｗエピタキシャル層、４・・・緩
衝用酸化膜、５・・・第１の窒化膜、１３．１３’・・
・酸化膜、１６・・・ｔｌｌ“メ、１９・・・多結晶シ
リコン、２１・・・第２のＣＶＤ酸化膜。 手続補正書 昭和１ 年１月１８日 特許庁長官若杉和夫 殿 １、事件の表示 昭和５８年 特 肝 願第 １６８２６４ 号２、発明
の名称 半導体集積回路装置の製造方法 ３、補正をする者 事件との関係 特 許 出願人 （０２９）沖電気工業株式会社 ４、代理人 ５、補正命令の１１刊′ 昭和 年 月 日（自発）１
）明細曹１２頁３行「通常の」を「改良型」と訂正する
。 づ丁 Ｗ ｆ１ｉｒ＼
Claims (1)
- 半導体基体の選択された表面上に耐酸性化の膜を形成す
る工程と、その後、前記選択された表面を除く半導体基
体の表面を酸化膜に変換する工程と、その後、前記耐酸
化性の膜の周辺の一定幅の領域を除去した上で、その領
域における前記半導体基体に概ね垂直な側壁を持つ溝を
形成する工程ど、半導体基体上の全面に埋込み材料を被
着させて前記溝を埋める工程と、前記埋込み材料を前記
半導体基体の表面と概ね等しい面まで継続的に除去する
工程とを具備してなる半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168264A JPH0834241B2 (ja) | 1983-09-14 | 1983-09-14 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168264A JPH0834241B2 (ja) | 1983-09-14 | 1983-09-14 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6060735A true JPS6060735A (ja) | 1985-04-08 |
| JPH0834241B2 JPH0834241B2 (ja) | 1996-03-29 |
Family
ID=15864784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58168264A Expired - Lifetime JPH0834241B2 (ja) | 1983-09-14 | 1983-09-14 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834241B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01235349A (ja) * | 1988-03-16 | 1989-09-20 | Sony Corp | 半導体装置の製法 |
| JPH04326549A (ja) * | 1991-04-26 | 1992-11-16 | Nec Corp | 半導体装置 |
| JPH08172087A (ja) * | 1994-06-16 | 1996-07-02 | Lg Semicon Co Ltd | 半導体素子の分離膜の構造及びその形成方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5943545A (ja) * | 1982-09-06 | 1984-03-10 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6038832A (ja) * | 1983-08-12 | 1985-02-28 | Hitachi Ltd | 半導体装置とその製造方法 |
-
1983
- 1983-09-14 JP JP58168264A patent/JPH0834241B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5943545A (ja) * | 1982-09-06 | 1984-03-10 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6038832A (ja) * | 1983-08-12 | 1985-02-28 | Hitachi Ltd | 半導体装置とその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01235349A (ja) * | 1988-03-16 | 1989-09-20 | Sony Corp | 半導体装置の製法 |
| JPH04326549A (ja) * | 1991-04-26 | 1992-11-16 | Nec Corp | 半導体装置 |
| JPH08172087A (ja) * | 1994-06-16 | 1996-07-02 | Lg Semicon Co Ltd | 半導体素子の分離膜の構造及びその形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0834241B2 (ja) | 1996-03-29 |
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