JPH04326549A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04326549A JPH04326549A JP9647891A JP9647891A JPH04326549A JP H04326549 A JPH04326549 A JP H04326549A JP 9647891 A JP9647891 A JP 9647891A JP 9647891 A JP9647891 A JP 9647891A JP H04326549 A JPH04326549 A JP H04326549A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000002955 isolation Methods 0.000 claims description 32
- 239000000758 substrate Substances 0.000 claims description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 25
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 25
- 239000005380 borophosphosilicate glass Substances 0.000 abstract description 19
- 230000015572 biosynthetic process Effects 0.000 abstract description 12
- 239000002184 metal Substances 0.000 abstract description 4
- 230000003071 parasitic effect Effects 0.000 abstract description 3
- 238000000926 separation method Methods 0.000 abstract 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 17
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 17
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 238000005530 etching Methods 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000007864 aqueous solution Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
半導体装置における素子分離領域の構造に関する。
半導体装置における素子分離領域の構造に関する。
【０００２】
【従来の技術】従来の半導体装置では、図８に示すよう
に、素子分離領域２０６以外の領域は、後に形成される
金属配線との容量を低く抑えるために、厚いシリコン酸
化膜２０５により素子分離領域が形成されている。特に
必要に応じて、シリコン酸化膜２０５の一部にこれを貫
通し、かつＮ型エピタキシャル領域２０２を貫通してＰ
型シリコン基板２０１に到達する溝型の第２の素子分離
領域が設けられている。溝の表面に薄いシリコン酸化膜
２０７ａを形成した後、溝は多結晶シリコン膜２１１に
より埋設されている。第２の素子分離領域は、半導体素
子間の素子分離として機能している。
に、素子分離領域２０６以外の領域は、後に形成される
金属配線との容量を低く抑えるために、厚いシリコン酸
化膜２０５により素子分離領域が形成されている。特に
必要に応じて、シリコン酸化膜２０５の一部にこれを貫
通し、かつＮ型エピタキシャル領域２０２を貫通してＰ
型シリコン基板２０１に到達する溝型の第２の素子分離
領域が設けられている。溝の表面に薄いシリコン酸化膜
２０７ａを形成した後、溝は多結晶シリコン膜２１１に
より埋設されている。第２の素子分離領域は、半導体素
子間の素子分離として機能している。
【０００３】
【発明が解決しようとする課題】しかしながら前述の従
来の半導体装置の素子分離領域の構造では、さらに半導
体装置の高速化，高集積化を図ろうとすると、次のよう
な問題点が顕在化する。 （１）溝の部分に埋設されるのが多結晶シリコン膜であ
るため、溝型の第２の素子分離領域と素子形成領域との
間の寄生容量が比較的大きく、埋設多結晶シリコン膜が
浮遊ゲートとして働くことがある。 （２）溝の幅を狭くしたとき、埋設された多結晶シリコ
ン膜に空孔（ボイド）が発生する傾向が増大し、信頼性
を劣化させる。
来の半導体装置の素子分離領域の構造では、さらに半導
体装置の高速化，高集積化を図ろうとすると、次のよう
な問題点が顕在化する。 （１）溝の部分に埋設されるのが多結晶シリコン膜であ
るため、溝型の第２の素子分離領域と素子形成領域との
間の寄生容量が比較的大きく、埋設多結晶シリコン膜が
浮遊ゲートとして働くことがある。 （２）溝の幅を狭くしたとき、埋設された多結晶シリコ
ン膜に空孔（ボイド）が発生する傾向が増大し、信頼性
を劣化させる。
【０００４】この２つの問題点を解決するためには、溝
に埋設する材料としてリフロー性を有する絶縁膜を使用
すればよい。
に埋設する材料としてリフロー性を有する絶縁膜を使用
すればよい。
【０００５】そこで、図９に示すように、減圧化学気相
成長法（ＬＰＣＶＤ法）により、ＢＰＳＧ膜の埋設の検
討を行なった。溝を形成し、溝の表面にシリコン酸化膜
２０７ｂを形成した後、全面にシリコン窒化膜２０８，
ＢＰＳＧ膜２０９ａを堆積する。シリコン窒化膜２０８
を形成するのは、後工程でのＢＰＳＧ膜２０９ａをエッ
チバックする際に、シリコン酸化膜２０５を保護するた
めである。このとき、図示したように、多結晶シリコン
膜と同様に空孔２１２が発生することがある。
成長法（ＬＰＣＶＤ法）により、ＢＰＳＧ膜の埋設の検
討を行なった。溝を形成し、溝の表面にシリコン酸化膜
２０７ｂを形成した後、全面にシリコン窒化膜２０８，
ＢＰＳＧ膜２０９ａを堆積する。シリコン窒化膜２０８
を形成するのは、後工程でのＢＰＳＧ膜２０９ａをエッ
チバックする際に、シリコン酸化膜２０５を保護するた
めである。このとき、図示したように、多結晶シリコン
膜と同様に空孔２１２が発生することがある。
【０００６】次に、図１０に示すように、９５０℃〜１
１００℃の熱処理を施こすことにより、ＢＰＳＧ膜２０
９ａをリフローしてＢＰＳＧ膜２０９ｂに変換する。こ
のとき空孔２１２は消失する。
１００℃の熱処理を施こすことにより、ＢＰＳＧ膜２０
９ａをリフローしてＢＰＳＧ膜２０９ｂに変換する。こ
のとき空孔２１２は消失する。
【０００７】ところが、リフロー処理により平坦化され
たＢＰＳＧ膜２０９ａの膜厚は、素子形成領域上ではＨ
１であるのに対し、素子分離領域上ではそれより薄いＨ
２となる。これは、素子形成領域のＮ型エピタキシャル
領域２０２の表面の高さより第１の素子分離領域を構成
するシリコン酸化膜２０５の表面の高さが高いためであ
る。このような形状のもとでＢＰＳＧ膜２０９ｂを例え
ば弗酸系の溶液ではエッチバックすると、溝の部分では
オーバーエッチされることになり、へこみが発生する。 へこみが存在すると、後工程形成する金属配線の断線が
生じやすくなるため、実用化の障害となっていた。
たＢＰＳＧ膜２０９ａの膜厚は、素子形成領域上ではＨ
１であるのに対し、素子分離領域上ではそれより薄いＨ
２となる。これは、素子形成領域のＮ型エピタキシャル
領域２０２の表面の高さより第１の素子分離領域を構成
するシリコン酸化膜２０５の表面の高さが高いためであ
る。このような形状のもとでＢＰＳＧ膜２０９ｂを例え
ば弗酸系の溶液ではエッチバックすると、溝の部分では
オーバーエッチされることになり、へこみが発生する。 へこみが存在すると、後工程形成する金属配線の断線が
生じやすくなるため、実用化の障害となっていた。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に選択的に形成された第１の絶縁膜からな
る第１の素子分離領域と、第１の素子分離領域に第１の
絶縁膜を貫ぬいて形成された第２の絶縁膜からなる溝型
の第２の素子分離領域と、を有する半導体装置において
、第１の絶縁膜表面の高さが素子形成領域における半導
体基板表面の高さより、高くない構造となっている。
半導体基板上に選択的に形成された第１の絶縁膜からな
る第１の素子分離領域と、第１の素子分離領域に第１の
絶縁膜を貫ぬいて形成された第２の絶縁膜からなる溝型
の第２の素子分離領域と、を有する半導体装置において
、第１の絶縁膜表面の高さが素子形成領域における半導
体基板表面の高さより、高くない構造となっている。
【０００９】
【実施例】次に本発明について図面を参照して説明する
。図１は、本発明の第１の実施例を説明するための断面
図である。図２〜図５は、本実施例に係わる半導体装置
の製造方法を説明するための途中工程の断面図である。
。図１は、本発明の第１の実施例を説明するための断面
図である。図２〜図５は、本実施例に係わる半導体装置
の製造方法を説明するための途中工程の断面図である。
【００１０】まず、図１を参照して、本実施例による半
導体装置の素子分離領域の構造を説明する。Ｐ型シリコ
ン基板１０１上にはＮ型エピタキシャル領域１０２が設
けられている。素子形成領域１０６を除く領域には、逆
台形のくぼみが形成されてＮ型エピタキシャル領域１０
２の表面が低くなり、その部分に第１の絶縁膜であると
ころの熱酸化によるシリコン酸化膜１０５ｂが設けられ
ている。素子形成領域１０６におけるＮ型エピタキシャ
ル領域１０２の表面の高さは、シリコン酸化膜１０５ｂ
の表面の高さと等しくなっている。なお、シリコン酸化
膜１０５ｂの表面の高さが素子形成領域１０６表面の高
さよりも低くなっていても良い。第１の素子分離領域の
所定箇所には、Ｐ型シリコン基板１０１に到達する溝が
設けられている。溝とＰ型シリコン基板１０１並びにＮ
型エピタキシャル領域１０２との間には、熱酸化による
シリコン酸化膜１０７が設けられている。溝には、シリ
コン窒化膜１０８を介して、第２の絶縁膜であるところ
のＢＰＳＧ膜１０９ｂが埋設されている。シリコン酸化
膜１０７，シリコン窒化膜１０８，およびＢＰＳＧ膜１
０９ｂにより、溝型の第２の素子分離領域が構成されて
いる。
導体装置の素子分離領域の構造を説明する。Ｐ型シリコ
ン基板１０１上にはＮ型エピタキシャル領域１０２が設
けられている。素子形成領域１０６を除く領域には、逆
台形のくぼみが形成されてＮ型エピタキシャル領域１０
２の表面が低くなり、その部分に第１の絶縁膜であると
ころの熱酸化によるシリコン酸化膜１０５ｂが設けられ
ている。素子形成領域１０６におけるＮ型エピタキシャ
ル領域１０２の表面の高さは、シリコン酸化膜１０５ｂ
の表面の高さと等しくなっている。なお、シリコン酸化
膜１０５ｂの表面の高さが素子形成領域１０６表面の高
さよりも低くなっていても良い。第１の素子分離領域の
所定箇所には、Ｐ型シリコン基板１０１に到達する溝が
設けられている。溝とＰ型シリコン基板１０１並びにＮ
型エピタキシャル領域１０２との間には、熱酸化による
シリコン酸化膜１０７が設けられている。溝には、シリ
コン窒化膜１０８を介して、第２の絶縁膜であるところ
のＢＰＳＧ膜１０９ｂが埋設されている。シリコン酸化
膜１０７，シリコン窒化膜１０８，およびＢＰＳＧ膜１
０９ｂにより、溝型の第２の素子分離領域が構成されて
いる。
【００１１】次に、図２〜図５，および図１を参照して
、本実施例に係わる半導体装置の素子分離領域の形成方
法を説明する。
、本実施例に係わる半導体装置の素子分離領域の形成方
法を説明する。
【００１２】まず、Ｐ型シリコン基板１０１上にＮ型エ
ピタキシャル領域１０２が形成された半導体基板表面に
、膜厚３０〜６０ｎｍのシリコン酸化膜１０３，膜厚８
０〜１２０ｎｍのシリコン窒化膜１０４ａを順次形成す
る。フォトリソグラフィ技術，エッチング技術を用いて
素子形成領域以外の領域（第１の素子分離領域を形成す
る領域）のシリコン窒化膜１０４ａ，シリコン酸化膜１
０３を除去する。その後、９００℃〜１１００℃の熱酸
化を行ない、第１の素子分離領域の形成予定領域に選択
的に膜厚８００ｎｍ程度のシリコン酸化膜１０５ａを形
成する〔図２〕。この段階で、素子形成領域におけるＮ
型エピタキシャル領域１０２表面より、シリコン酸化膜
１０５ａの表面は３６０ｎｍ（８００ｎｍの約４５％）
突出し、シリコン酸化膜１０５ａの底面（Ｎ型エピタキ
シャル領域１０２との界面）は４４０ｎｍ（８００ｎｍ
の約５５％）深くなっている。
ピタキシャル領域１０２が形成された半導体基板表面に
、膜厚３０〜６０ｎｍのシリコン酸化膜１０３，膜厚８
０〜１２０ｎｍのシリコン窒化膜１０４ａを順次形成す
る。フォトリソグラフィ技術，エッチング技術を用いて
素子形成領域以外の領域（第１の素子分離領域を形成す
る領域）のシリコン窒化膜１０４ａ，シリコン酸化膜１
０３を除去する。その後、９００℃〜１１００℃の熱酸
化を行ない、第１の素子分離領域の形成予定領域に選択
的に膜厚８００ｎｍ程度のシリコン酸化膜１０５ａを形
成する〔図２〕。この段階で、素子形成領域におけるＮ
型エピタキシャル領域１０２表面より、シリコン酸化膜
１０５ａの表面は３６０ｎｍ（８００ｎｍの約４５％）
突出し、シリコン酸化膜１０５ａの底面（Ｎ型エピタキ
シャル領域１０２との界面）は４４０ｎｍ（８００ｎｍ
の約５５％）深くなっている。
【００１３】次に、シリコン窒化膜１０４ａをマスクに
して、弗酸系溶液によりシリコン酸化膜１０５ａをエッ
チング除去する。続いて、膜厚２０〜８０ｎｍのシリコ
ン窒化膜１０４ｂを全面に堆積する。その後、異方性ド
ライエッチング技術を用いて、前述のシリコン窒化膜１
０４ａが露出するまでシリコン窒化膜のエッチングを行
なう。この工程により、シリコン窒化膜１０４ｂはシリ
コン窒化膜１０４ａのひさし部分にのみ残留する〔図３
〕。
して、弗酸系溶液によりシリコン酸化膜１０５ａをエッ
チング除去する。続いて、膜厚２０〜８０ｎｍのシリコ
ン窒化膜１０４ｂを全面に堆積する。その後、異方性ド
ライエッチング技術を用いて、前述のシリコン窒化膜１
０４ａが露出するまでシリコン窒化膜のエッチングを行
なう。この工程により、シリコン窒化膜１０４ｂはシリ
コン窒化膜１０４ａのひさし部分にのみ残留する〔図３
〕。
【００１４】次に、９００℃〜１１００℃での熱酸化を
再度行なう。このとき、くぼみの底部は４４０ｎｍ低く
なっているため、４４０ｎｍ÷０．４５＝９７０ｎｍの
膜厚の第１の絶縁膜であるところのシリコン酸化膜１０
５ｂを形成する。これにより、第１の絶縁膜からなる第
１の素子分離領域が形成され、これの表面の高さは素子
形成領域１０６の表面の高さと等しくなる。その後、シ
リコン窒化膜１０４ａ，１０４ｂをエッチング除去する
〔図４〕。
再度行なう。このとき、くぼみの底部は４４０ｎｍ低く
なっているため、４４０ｎｍ÷０．４５＝９７０ｎｍの
膜厚の第１の絶縁膜であるところのシリコン酸化膜１０
５ｂを形成する。これにより、第１の絶縁膜からなる第
１の素子分離領域が形成され、これの表面の高さは素子
形成領域１０６の表面の高さと等しくなる。その後、シ
リコン窒化膜１０４ａ，１０４ｂをエッチング除去する
〔図４〕。
【００１５】次に、シリコン酸化膜１０３の膜厚分だけ
のシリコン酸化膜のエッチングを行なった後、フォトリ
ソグラフィ技術により、第１の素子分離領域の所定箇所
からＰ型シリコン基板１０１に到達する溝を形成する。 ９００℃〜１０００℃程度の熱酸化を行ない、溝に露呈
したＰ型シリコン基板１０１，Ｎ型エピタキシャル領域
１０２表面に、１００〜１５０ｎｍ程度の膜厚のシリコ
ン酸化膜１０７を形成する。続いて、全面に膜厚３０〜
１００ｎｍ程度のシリコン窒化膜１０８を堆積する。そ
の後、ＬＰＣＶＤ法により、膜厚が溝の幅の１．２〜１
．５倍程度のＢＰＳＧ膜を全面に堆積する。引き続いて
、９５０℃〜１１００℃のスチーム雰囲気での熱処理を
行ない、前述のＢＰＳＧ膜をリフローし、ＢＰＳＧ膜１
０９ａを形成する〔図５〕。
のシリコン酸化膜のエッチングを行なった後、フォトリ
ソグラフィ技術により、第１の素子分離領域の所定箇所
からＰ型シリコン基板１０１に到達する溝を形成する。 ９００℃〜１０００℃程度の熱酸化を行ない、溝に露呈
したＰ型シリコン基板１０１，Ｎ型エピタキシャル領域
１０２表面に、１００〜１５０ｎｍ程度の膜厚のシリコ
ン酸化膜１０７を形成する。続いて、全面に膜厚３０〜
１００ｎｍ程度のシリコン窒化膜１０８を堆積する。そ
の後、ＬＰＣＶＤ法により、膜厚が溝の幅の１．２〜１
．５倍程度のＢＰＳＧ膜を全面に堆積する。引き続いて
、９５０℃〜１１００℃のスチーム雰囲気での熱処理を
行ない、前述のＢＰＳＧ膜をリフローし、ＢＰＳＧ膜１
０９ａを形成する〔図５〕。
【００１６】更に、弗酸系水溶液により溝に埋設されて
いない部分のＢＰＳＧ膜１０９ａを除去し、溝内部にの
み埋設されたＢＰＳＧ膜１０９ｂを残留させる。最後に
溝内部以外のシリコン窒化膜１０８をエッチング除去す
ることにより、図１に示した構造の素子分離領域を有す
る半導体装置が形成される。
いない部分のＢＰＳＧ膜１０９ａを除去し、溝内部にの
み埋設されたＢＰＳＧ膜１０９ｂを残留させる。最後に
溝内部以外のシリコン窒化膜１０８をエッチング除去す
ることにより、図１に示した構造の素子分離領域を有す
る半導体装置が形成される。
【００１７】図６，図７は本発明の第２の実施例に係わ
る半導体装置の製造方法を説明するための主要工程順の
断面図である。本実施例は、第１の実施例における図５
で示した工程までは第１の実施例と同様に形成される。
る半導体装置の製造方法を説明するための主要工程順の
断面図である。本実施例は、第１の実施例における図５
で示した工程までは第１の実施例と同様に形成される。
【００１８】その後、第１の実施例と同様に、弗酸系溶
液によりＢＰＳＧ膜のエッチングを行なう。このとき、
エッチング速度，およびＢＰＳＧ膜の膜厚のばらつきに
より、溝に埋設されたＢＰＳＧ膜１０９ｂにへこみが発
生する場合がある。このへこみを埋設するように全面に
ＳＯＧ（スピン・オン・グラス）膜１１０ａを塗布し、
熱処理を施こす〔図６〕。
液によりＢＰＳＧ膜のエッチングを行なう。このとき、
エッチング速度，およびＢＰＳＧ膜の膜厚のばらつきに
より、溝に埋設されたＢＰＳＧ膜１０９ｂにへこみが発
生する場合がある。このへこみを埋設するように全面に
ＳＯＧ（スピン・オン・グラス）膜１１０ａを塗布し、
熱処理を施こす〔図６〕。
【００１９】次に、異方性ドライエッチング法により埋
設部以外のＳＯＧ膜１１０ａを除去してＳＯＧ膜１１０
ｂを残留させる。更に、溝部以外のシリコン窒化膜１０
８を除去することにより、本実施例に係わる構造の素子
分離領域を有する半導体装置が完成する〔図７〕。
設部以外のＳＯＧ膜１１０ａを除去してＳＯＧ膜１１０
ｂを残留させる。更に、溝部以外のシリコン窒化膜１０
８を除去することにより、本実施例に係わる構造の素子
分離領域を有する半導体装置が完成する〔図７〕。
【００２０】本実施例において、ＳＯＧ膜の使用が可能
な理由は、素子形成領域の表面の高さとシリコン酸化膜
１０５ｂの表面の高さとが等しいためである。従来のよ
うに素子分離領域の絶縁膜の表面の方が高い場合には、
素子形成領域上でのＳＯＧ膜の膜厚の方が厚くなるため
、使用することは好ましくなかった。
な理由は、素子形成領域の表面の高さとシリコン酸化膜
１０５ｂの表面の高さとが等しいためである。従来のよ
うに素子分離領域の絶縁膜の表面の方が高い場合には、
素子形成領域上でのＳＯＧ膜の膜厚の方が厚くなるため
、使用することは好ましくなかった。
【００２１】
【発明の効果】以上説明したように本発明は、半導体装
置の素子分離領域が素子形成領域面とほぼ同じ高さの面
を有する第１の絶縁膜からなる第１の素子分離領域と溝
内にリフロー性を有する第２の絶縁膜を埋設してなる第
２の素子分離領域とから構成されている。
置の素子分離領域が素子形成領域面とほぼ同じ高さの面
を有する第１の絶縁膜からなる第１の素子分離領域と溝
内にリフロー性を有する第２の絶縁膜を埋設してなる第
２の素子分離領域とから構成されている。
【００２２】その結果、溝内部に埋設する第２の絶縁膜
の空孔の発生は防止され、溝上端における金属配線の断
線は避けられる。また、溝に多結晶シリコン膜を埋設す
る場合に比較して、例えばバイポーラＬＳＩの場合、コ
レクタ・コレクタ間の寄生容量が従来の１／３程度とな
る。
の空孔の発生は防止され、溝上端における金属配線の断
線は避けられる。また、溝に多結晶シリコン膜を埋設す
る場合に比較して、例えばバイポーラＬＳＩの場合、コ
レクタ・コレクタ間の寄生容量が従来の１／３程度とな
る。
【図１】本発明の第１の実施例を説明するための断面図
である。
である。
【図２】本発明の第１の実施例の製造方法を説明するた
めの断面図である。
めの断面図である。
【図３】本発明の第１の実施例の製造方法を説明するた
めの断面図である。
めの断面図である。
【図４】本発明の第１の実施例の製造方法を説明するた
めの断面図である。
めの断面図である。
【図５】本発明の第１の実施例の製造方法を説明するた
めの断面図である。
めの断面図である。
【図６】本発明の第２の実施例の製造方法を説明するた
めの断面図である。
めの断面図である。
【図７】本発明の第２の実施例の製造方法を説明するた
めの断面図である。
めの断面図である。
【図８】従来の半導体装置を説明するための断面図であ
る。
る。
【図９】従来の半導体装置の問題点を説明するための断
面図である。
面図である。
【図１０】従来の半導体装置の問題点を説明するための
断面図である。
断面図である。
１０１，２０１ Ｐ型シリコン基板１０２，２０
２ Ｎ型エピタキシャル領域１０３，１０５ａ，
１０５ｂ，１０６，１０７，２０５，２０６，２０７ａ
，２０７ｂ シリコン酸化膜１０４ａ，１０４ｂ
，１０８，２０８ シリコン窒化膜 １０９ａ，１０９ｂ，２０９ａ，２０９ｂ ＢＰ
ＳＧ膜 １１０ａ，１１０ｂ ＳＯＧ膜 ２１１ 多結晶シリコン膜 ２１２ 空孔 Ｈ１，Ｈ２ ＢＰＳＧ膜の膜厚
２ Ｎ型エピタキシャル領域１０３，１０５ａ，
１０５ｂ，１０６，１０７，２０５，２０６，２０７ａ
，２０７ｂ シリコン酸化膜１０４ａ，１０４ｂ
，１０８，２０８ シリコン窒化膜 １０９ａ，１０９ｂ，２０９ａ，２０９ｂ ＢＰ
ＳＧ膜 １１０ａ，１１０ｂ ＳＯＧ膜 ２１１ 多結晶シリコン膜 ２１２ 空孔 Ｈ１，Ｈ２ ＢＰＳＧ膜の膜厚
Claims (2)
- 【請求項１】 半導体基板上に選択的に形成された第
１の絶縁膜からなる第１の素子分離領域と、前記第１の
素子分離領域の一部に前記第１の絶縁膜を貫ぬいて形成
された第２の絶縁膜からなる溝型の第２の素子分離領域
とを有する半導体装置において、前記第１の絶縁膜の表
面の高さが、前記第１および第２の素子分離領域を除く
領域における前記半導体基板表面の高さ以下であること
を特徴とする半導体装置。 - 【請求項２】 前記第２の素子分離領域が、前記第２
の絶縁膜と、前記第２の絶縁膜上に形成された第３の絶
縁膜とから構成され、前記第３の絶縁膜の表面の高さが
、前記第１の絶縁膜の表面の高さと等しいことを特徴と
する請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9647891A JPH04326549A (ja) | 1991-04-26 | 1991-04-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9647891A JPH04326549A (ja) | 1991-04-26 | 1991-04-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04326549A true JPH04326549A (ja) | 1992-11-16 |
Family
ID=14166160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9647891A Pending JPH04326549A (ja) | 1991-04-26 | 1991-04-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04326549A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08203994A (ja) * | 1995-01-24 | 1996-08-09 | Nec Corp | 半導体装置およびその製造方法 |
| JP2000077404A (ja) * | 1998-07-31 | 2000-03-14 | Samsung Electronics Co Ltd | 絶縁膜形成方法 |
| CN104526703A (zh) * | 2015-01-16 | 2015-04-22 | 艾尔发（苏州）自动化科技有限公司 | 一种节能真空回路 |
Citations (2)
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| JPS6020530A (ja) * | 1983-07-14 | 1985-02-01 | Nec Corp | 素子分離領域の形成方法 |
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-
1991
- 1991-04-26 JP JP9647891A patent/JPH04326549A/ja active Pending
Patent Citations (2)
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971028 |