KR100237222B1

KR100237222B1 - 반도체 소자 분리 방법

Info

Publication number: KR100237222B1
Application number: KR1019970062319A
Authority: KR
Inventors: 박영택
Original assignee: 김규현; 아남반도체주식회사
Priority date: 1997-11-24
Filing date: 1997-11-24
Publication date: 2000-01-15
Also published as: KR19990041691A; US6114217A

Abstract

본 발명은 트렌치를 이용하여 반도체 집적회로의 소자를 분리하는 트렌치 소자 분리 방법에 관한 것이다.

반도체 기판 상에 패드 산화막과 질화막을 연달아 적층한 뒤 사진 식각하여 소자 분리 영역을 정의한다. 절연막을 증착하고 이방성 식각하여 질화막 및 패드 산화막 측벽에 스페이서를 형성한다. 질화막 및 스페이서를 마스크로 하여 소자 분리 영역에 트렌치를 형성한 다음, 절연막을 두껍게 증착한다. 절연막을 식각하여 절연막의 폭이 트렌치의 폭보다는 크고, 질화막 사이의 간격보다는 작은 트렌치 절연막 패턴을 남긴 후, 이를 연마한다.

이렇게 함으로써 트렌치 측벽을 이루는 반도체 기판의 노출을 방지하며, 마스크의 정렬 오차에 의해 트렌치 영역과 활성 영역 경계에서 발생되는 기형적인 구조 발생을 방지한다.

Description

반도체 소자 분리 방법

본 발명은 반도체 소자 분리 방법에 관한 것으로, 보다 상세하게는 트렌치를 이용하여 반도체 집적회로의 소자를 분리하는 트렌치 소자 분리 방법에 관한 것이다.

일반적으로 반도체 소자의 소자 분리 기술에는 질화막을 이용하는 LOCOS(local oxidation of silicon) 소자 분리 방법과 트렌치를 이용하는 트렌치 소자 분리 방법 등이 있다.

이중 트렌치 소자 분리 방법의 일반적인 공정을 첨부된 도 2a∼2f를 참조하여 설명하면 다음과 같다.

먼저 도 2a와 같이 반도체 기판(1) 상에 패드 산화막(2)과 질화막(3)을 연달아 적층한 후 감광막(4)을 도포하고, 마스크를 이용하여 감광막(4)을 노광 현상한 다음 드러난 질화막(3) 및 패드 산화막(2)을 식각하여 제거하고, 다시 드러난 반도체 기판(1)을 일정 깊이로 파서 도 2b와 같이 반도체 기판(1)의 소자 분리 영역을 트렌치(T1)로 형성한다. 이어, 감광막(4)을 제거하고 도 2c와 같이 트렌치(T1)를 포함한 반도체 기판(1) 상부면에 절연막(5)을 두껍게 증착하여 트렌치(T1)를 메운다.

이후, 절연막(5)이 형성된 반도체 기판(1) 상에 감광막(6)을 도포한 후, 도 2d에서와 같이 감광막(6)을 노광 현상하여 트렌치(T1) 상부의 절연막(5) 위에 감광막(6) 패턴을 남긴 다음, 이를 마스크로 절연막(5)을 식각하여 트렌치 절연막 패턴(5)을 형성한다. 그리고, 도 2e에서 처럼 감광막(6)을 제거한 다음 트렌치 절연막 패턴(5)을 CMP(chemical mechanical polishing)를 이용하여 평탄화한 다음 질화막(3)과 패드 산화막(2)을 제거한다.

이후, 반도체 기판(1)을 세척하고, 도 2f와 같이 절연막(5)이 메워진 트렌치(T1)에 의하여 소자 분리된 반도체 기판(1)의 활성 영역(A1)에 트랜지스터와 같은 반도체 소자(7)를 일반적인 공정에 따라 형성하여 반도체 회로를 완성한다.

이때 상기의 공정중 마스크 정렬에 오차가 발생하여 트렌치 절연막 패턴(5)이 트렌치(T1)와 정확하게 일치하지 않을 수 있다. 예를 들면, 도 3과 같이 절연막(5)이 왼쪽으로 치우치면 트렌치(T1) 오른쪽 상부(a)의 절연막(5)이 식각되어 트렌치(T1) 측벽을 이루는 실리콘 기판(1)이 드러나고, 트렌치(T1) 왼쪽(b)의 질화막(3) 위에 절연막(5)이 남을 수 있다.

또한, 도 2e에서와 같이 세척시에 트렌치(T1) 측벽의 절연막(5)이 제거되어 트렌치(T1) 측벽을 이루는 반도체 기판(1)이 드러날 수 있다.

이와 같은 트렌치 소자 분리 방법은 세척을 할 때나 마스크 정렬 오차에 의해 트렌치 측벽을 이루는 반도체 기판이 드러남으로써 트랜지스터와 같은 반도체 소자를 형성한 후 게이트 전극에 전압을 인가하면 반도체 기판에 걸리는 전기장이 왜곡된다. 따라서, 소스에서 드레인으로 흐르는 전류의 손실이 발생한다.

그리고, 마스크 정렬 오차에 의해 활성 영역에 절연막이 남게 되어 트렌치 절연막 하부의 질화막이 제거되지 않아 다이오드 및 트랜지스터와 같은 소자 형성과 전극 배선을 위한 콘택트 홀 형성을 어렵게 하므로 반도체 회로의 전기적 특성 저하 및 수율을 감소시키는 문제점이 있다.

본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 트렌치 측벽을 이루는 반도체 기판의 노출을 방지하는데 있다.

또한, 본 발명은 마스크 정렬 오차에 의해 트렌치 영역과 활성 영역 경계에서 발생되는 기형적인 구조를 방지하는데 있다.

도 1a∼1f는 본 발명에 따른 반도체 소자 분리 방법을 설명하기 위한 공정 순서를 도시한 반도체 기판의 단면도이고.

도 2a∼2f는 종래의 반도체 소자 분리 방법을 설명하기 위한 공정 순서를 도시한 반도체 기판의 단면도이고,

도 3은 종래의 반도체 소자 분리 방법에서 마스크 정렬 오차가 발생하였을 경우를 도시한 반도체 기판의 단면도이다.

상기와 같은 목적을 달성하기 위하여 본 발명에서는 먼저, 반도체 기판 상에 패드 산화막과 질화막을 연달아 적층한 후 사진 식각하여 소자 분리 영역을 정의한다. 절연막을 증착하고 이방성 식각하여 질화막 및 패드 산화막 측벽에 스페이서를 형성한 다음, 이들을 마스크로 하여 반도체 기판에 트렌치를 형성하고, 절연막을 증착한 후 식각하여 트렌치의 폭보다는 크고 질화막 사이의 간격보다는 작은 트렌치 절연막 패턴을 만들고, 이를 연마하여 평탄화시키는 과정으로 만들어지는 것이 바람직하다.

이하, 첨부된 도면을 참조로 하여 본 발명에 따른 바람직한 일 실시예를 설명하면 다음과 같다.

도 1a∼1f는 본 발명의 일 실시예에 따른 반도체 소자 분리 방법을 공정 순서에 따라 도시한 반도체 기판의 단면도로, 먼저 도 1a와 같이 반도체 기판(10) 상에 패드 산화막(20)과 질화막(30)을 연달아 적층한 후 감광막(40)을 도포하고, 마스크를 이용하여 감광막(40)을 노광 현상한 다음 드러난 질화막(30) 및 패드 산화막(20)을 식각한다. 그리고, 남은 감광막(40)을 제거한 다음 도 1b에서와 같이 반도체 기판(10) 상에 저압 화학 기상 증착법(LPCVD : low pressure chemical vapor deposition) 또는 상압 화학 기상 증착법(APCVD : atmospheric pressure chemical vapor deposition)으로 절연막(50)을 증착한다.

이후, 도 1c와 같이 절연막(50)을 이방성 식각하여 패드 산화막(20) 및 질화막(30) 측벽에 스페이서(50a)를 형성하고, 드러난 반도체 기판(10)을 일정 깊이로 파서 반도체 기판(10)의 소자 분리 영역인 트렌치(T10)를 형성한다. 이어, 트렌치(T10)를 포함한 반도체 기판(10) 상부면에 절연막(60)을 두껍게 증착하여 트렌치(T10)를 메우고 감광막(70)을 도포한 후, 도 1d와 같이 감광막(70)을 노광 현상하여 트렌치(T10) 상부의 절연막(60) 위에 감광막(70) 패턴을 남기고, 이를 마스크로 절연막(60)을 식각한다.

이때 남는 감광막(70)의 패턴 폭 즉, 식각되고 남는 트렌치 절연막 패턴(60)의 폭은 마스크 정렬 오차에 따른 여유를 얻을 수 있도록 트렌치(T10)의 폭보다는 크고, 질화막(30) 사이의 간격보다는 작게 한다. 예를 들어, 감광막(70)의 패턴 폭을 트렌치(T10)의 폭보다

0.1μm∼0.3μm

정도 크게 한다.

그리고, 도 1e와 같이 남은 감광막(70)을 제거하고, 트렌치 절연막 패턴(60)을 CMP를 이용하여 평탄화한 다음 질화막(30)과 패드 산화막(20)을 제거한다.

이후, 반도체 기판(10)을 세척하고, 도 1f와 같이 절연막(60)이 메워진 트렌치(T10)에 의하여 소자 분리된 반도체 기판(10)의 활성 영역(A10)에 트랜지스터와 같은 반도체 소자(80)를 일반적인 공정에 따라 형성하여 반도체 회로를 완성한다.

이와 같이 본 발명은 트렌치 영역과 활성 영역 경계에 스페이서를 형성하고, 트렌치 절연막 패턴의 폭을 트렌치의 폭보다 크게 하여 세척 공정이나 마스크 정렬 오차에 의해 발생되는 트렌치 측벽의 반도체 기판 노출을 방지할 수 있을 뿐만 아니라 트렌치 영역과 활성 영역 경계에서 발생되는 기형적인 구조를 방지할 수 있다.

Claims

반도체 기판 상에 산화막과 질화막을 연속하여 적층하는 단계;

상기 질화막 및 산화막을 사진 식각하고 제1 절연막을 증착하는 단계;

상기 제1 절연막을 이방성 식각하여 상기 질화막 및 산화막 측벽에 스페이서를 형성하는 단계;

상기 스페이서와 질화막을 마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;

제2 절연막을 증착하고 사진 식각하여 트렌치 절연막 패턴을 형성하는 단계;

상기 트렌치 절연막 패턴을 연마하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자 분리 방법.
청구항 1 에 있어서, 상기 트렌치 절연막 패턴의 폭은 마스크 정렬 오차에 따른 여유를 얻을 수 있도록 상기 트렌치의 폭보다는 크고, 상기 질화막 사이의 간격보다는 작게 하는 것을 특징으로 하는 반도체 소자 분리 방법.
청구항 1 또는 2 에 있어서, 상기 트렌치 절연막 패턴의 폭은 상기 트렌치의 폭보다 0.1μm∼0.3μm 정도 크게 하는 것을 특징으로 하는 반도체 소자 분리 방법.