JPH0442948A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0442948A JP14893090A JP14893090A JPH0442948A JP H0442948 A JPH0442948 A JP H0442948A JP 14893090 A JP14893090 A JP 14893090A JP 14893090 A JP14893090 A JP 14893090A JP H0442948 A JPH0442948 A JP H0442948A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体基板上での素子間を絶縁分離するト
レンチ分離構造の微細化を可能とする製造方法に関する
ものである。
［従来の技術］ 集積回路装置においては、初期のｐｎ接合分離に始まり
、現在に至るまで種々の素子分離方法が開発され実用化
されてきた。現在の主流は、ＬＯＧＯ８（Ｌｏｃａｌ　
　０ｘｉｄａｔｉｏｎ　　ｏｆＳｉｌｉｃｏｎ）分離で
あり、それ以外に、このｔ　ｏ　ｃ　ｏ　ｓ分離構造に
生じるいわゆるバーズビークの低減化に対する改良ＬＯ
ＧＯ３分離と基板表面に形成した溝の内部に絶縁物を埋
め込んで絶縁分離を図るトレンチ分離とがある。これら
の分離構造のうちいわゆるバーズビークが生じないとい
う点でトレンチ分離が微細分離には最も有利である。
ここで、従来のトレンチ分離構造を有する半導体装置の
製造方法について第３Ａ図ないし第３Ｄ図を用いて説明
する。第３Ａ図ないし第３Ｄ図は、従来のトレンチ分離
構造の製造工程断面図である。
まず、第３Ａ図を参照して、ｐ型半導体基板１の表面を
熱酸化し、熱酸化膜２を形成する。さらに、熱酸化膜２
の表面上にレジスト３を塗布し、リソグラフィ法を用い
てレジスト３を所定の形状にパターンニングする。そし
て、パターンニングされたレジスト３をマスクとして熱
酸化膜２をエツチングし、分離領域となるべき半導体基
板１表面を露出する。
次に、第３Ｂ図を参照して、レジスト３を除去した後、
熱酸化膜２をマスクとして半導体基板１表面を異方性エ
ツチングし、溝（トレンチ）Ｔｌを形成する。
さらに、第３Ｃ図を参照して、熱酸化膜２をマスクとし
て溝Ｔ１の底面にのみｐ型不純物をイオン注入した後、
熱処理を施して溝Ｔ１の下部にｐ０チャネルストッパ層
４が形成される。そして、酸化膜２を除去した後、減圧
ＣＶＤ法を用いて溝Ｔ１の内部を含めて半導体基板１表
面上の全面にＴＥ０１（Ｔｅｔｒａ　　ＥｔｈＯｘｙＳ
ｉｌａｎｅ：Ｓｉ　（ＯＣ２Ｈ２）４）などの酸化膜５
を堆積する。
その後、第３Ｄ図を参照して、エッチバック法などを用
いて半導体基板１の表面が露出するまで酸化膜５を除去
する。以上の工程により溝Ｔ１の内部に酸化膜５が埋め
込まれたトレンチ分離構造が形成される。
［発明が解決しようとする課題］ 以上のような工程によって製造されるトレンチ分離構造
はその分離溝の最小幅はレジストパターン３を形成する
際のりソグラフイ技術の限界によって定められる。すな
わち、再び第３Ａ図を参照して、半導体基板１表面上の
レジスト３は、フォトリトグラフィ法により露光マスク
を用いて露光され、さらに現像処理されて所定の開口幅
Ｗ３を有するレジストパターン３が形成される。このレ
ジストパターン３の開口幅Ｗ３の最小限界値は光露光装
置を使用した場合、たとえば０．８μｍ程度である。ま
た、熱酸化膜２はこのレジストパターン３をマスクとし
てエツチングされて形成される。したがって、この熱酸
化膜２の開口幅Ｗ２の最小幅もレジストパターン３の開
口幅Ｗ３によって規定される。そして、溝Ｔ１は開口幅
Ｗ２を有する熱酸化膜２をマスクとして形成されるため
、溝Ｔ１の開口幅Ｗ、もその最小幅が熱酸化膜２の最小
開口幅Ｗ２によって制限される。
半導体装置における技術的背景として、特にメモリ分野
などでは素子の高集積化が要求されており、これを実現
するために素子分離構造の微細化が重要な技術的課題と
なっている。ところが、上記のようにトレンチ分離構造
はその分離幅がリソグラフィを用いたパターンニング技
術の限界によって制限されるため、さらにトレンチ分離
の分離幅を減少させ半導体装置の微細化および高集積化
を達成することができないという問題があった。
したがって、この発明は上記のような問題点を解消する
ためになされたもので、レジストのパターンニング技術
の限界値以下の分離幅を有する微細トレンチ分離構造を
備えた半導体装置の製造方法を提供することを目的とす
る。
［課題を解決するための手段］ この発明は、半導体基板の主表面の所定領域に形成され
た溝の内部に絶縁物を埋め込んだトレンチ分離領域を有
する半導体装置の製造方法であって以下の工程を備えて
いる。
まず、半導体基板の主表面上にトレンチ分離領域となる
べき領域上を覆う耐酸化性膜を形成する。
次に１．耐酸化性膜をマスクとして半導体基板の主表面
を熱酸化し、耐酸化性膜の下部に延びたバーズビーク部
を有する熱酸化膜を形成する。そして、熱酸化膜をマス
クとして半導体基板表面をエツチングし、熱酸化膜に挟
まれた半導体基板中に溝を形成する。そして、熱酸化膜
を除去した後、溝の内部に絶縁物を埋め込む。
［作用］ この発明は、リソグラフィ技法を用いてその領域幅を規
定した素子分離領域に対し、素子形成領域となるべき半
導体基板表面に熱酸化膜を形成し、この熱酸化膜の端部
に生じるバーズビーク部をすソグラフィ技法を用いて定
めた素子分離領域側へ侵入させて形成している。この工
程によって熱酸化膜に挾まれた素子分離領域となるべき
領域はその幅がリソグラフィ法によって定めた幅より減
少される。そして、バーズビークを有する熱酸化膜をマ
スクと１７で減少Ｉ７た素子分離領域に位置するシリコ
ン基板をエツチングして溝を形成することによりリソグ
ラフィ技法の限界値以下の幅を有するトレンチ分離構造
を形成している。このような方法により、トレンチ分離
の分離幅はりソグラフィ技法のパターン＝、ング限界値
に拘束されることなく微細化することができる。
［実施例コ 以下、この発明の実施例について図を用いて説明する 第１八図ないし第１Ｅ図は、この発明の一実施例による
微細化されたトレンチ分離構造の製造工程断面図である
。
まず第１　Ａ図を参照して、ｐ型半導体基板１−表面を
熱酸化し、膜厚５００人程人程パッド熱酸化膜６を形成
する。さらに、パッド熱酸化膜６の表面上に減圧ＣＶＤ
法を用いて膜厚１０００Ａ程度の窒化膜７を堆積する。
さらに、窒化膜７の表面上にレジスト８を塗布する。次
に、リソグラフィ法を用いてレジスト８をパターンニン
グし、レジストパターン８を形成する。このレジストパ
ターン８は素子分離領域となるべき領域を覆い、かつそ
のパターンの幅Ｗ７は真のトレンチ分離領域幅と後述す
るバースビークの長さと考慮して定められる。次に、レ
ジストパターン８をマスクとして窒化膜７が選択的にエ
ツチング除去される。
次に、第１　Ｂ図を参照して、レジストパターン８を除
去した後、窒化膜７をマスクとして半導体基板１表面を
熱酸化し、窒化膜７に覆われていない素子形成領域に相
当する半導体基板１表面領域にたとえば膜厚７５００人
程度０厚い熱酸化［９を形成する。熱酸化膜９の両端部
にはいわゆるバーズビークと呼ばれる領域が形成され、
バーズビークは窒化膜７の下部に延びて形成される。こ
のために、窒化膜７の下部に位置していたパッド熱酸化
膜６の幅はバーズビーク部分によって侵入された分だけ
狭くなる。
次に、第１Ｃ図を参照して、窒化膜７を除去した後、（
ＣＨＦ３１０２　）ガスを用いたドライエツチングによ
りパッド熱酸化膜６を除去し半導体基板】２表面を選択
的に露出させる。
さらに、第１Ｄ図を参照して、熱酸化膜９をエツチング
マスクとして、（ＨＢ　ｒ／　Ｓ　ｉ　Ｆ４　／　０２
）ガスを用いたドライエツチングにより半導体基板１表
面をエツチングし溝Ｔ２を形成する。
さらに、第１Ｅ図を参照して、熱酸化膜９をマスクとし
て溝Ｔ２の下部にｐ型不純物をイオン注入しｐ゛チャネ
ルストッパ層１０を形成する。その後、酸化膜９を除去
する。そ１、て、減圧ＣＶＤ法を用いて溝Ｔ２の内部お
よび半導体基板１表面上の全面にＴＥＯＳなどの酸化膜
１１を堆積する。
さらに、第１Ｆ図を参照して、エッヂバック技法を用い
て酸化膜１１をエツチングし、半導体基板１表面を露出
させ、溝Ｔ２の内部に酸化膜が埋め込まれたトレンチ分
離領域を形成する。
上記実施例に示すように、Ｉ・レンチ分離の溝Ｔ２の幅
Ｗ４は、第１Ｂ図に示す工程における熱酸化膜９によっ
て規定されるパターン幅Ｗ５によって決定される。また
、パッド熱酸化膜６の幅Ｗ５は窒化膜パターン幅Ｗ６よ
りも両側から延びたバーズビーク長１分だけ短くなって
いる。すなわち、第１Ａ図で示される工程において規定
される窒化膜７のパターン幅Ｗ６あるいは窒化膜７を形
成するためのレジストパターン８のパターン幅Ｗ７に対
して、実際に形成されるトレンチ分離の溝幅Ｗ４は素子
形成領域に形成される熱酸化膜９のバーズビーク部分の
長さ２Ｅ分だけ短く形成される。
したがって、トレンチ分離のＴ２の幅Ｗ４の下限値はレ
ジストのパターンニング技術の限界値以下とすることが
できる。これによって素子間分離領域の微細化を実現す
ることができる。
なお、熱酸化膜９の選択酸化時に生じるバーズビークの
長さ匙は、選択酸化時のマスクとなる窒化膜７の膜厚、
熱酸化温度あるいは熱酸化膜９の最終膜厚を調整するこ
とにより自在に変えることができる。通常、熱酸化温度
を高くまた熱酸化膜９の最終膜厚を厚く形成すると基板
表面の平面方向に延びるバーズビークの長さ見は大きく
なる。
また、窒化膜７の膜厚を大きくするとバーズビークの長
さＬは抑制される傾向にある。このように、バーズビー
クの長さを調整することによりトレンチ分離の溝Ｔ２の
幅を自在に調整することができる。
なお、上記実施例においてはｐ型半導体基板を用いてト
レンチ分離溝の底面にｐ０チャネルストッパ層１０を形
成する場合について説明したが、Ｎ型半導体基板を用い
、溝の底面にｎ型不純物を導入してチャネルストップ層
を形成してもかまわない。
次に、この発明による微細化されたトレンチ分離構造を
有するＤＲＡＭの構造について説明する。
第２図は、０ＭＯ８ＤＲＡＭのメモリセルの断面構造図
である。第２図を参照して、ＤＲＡＭのメモリセルはこ
の発明による微細化されたトレンチ分離領域３０によっ
て相互にメモリセル間が絶縁分離されている。メモリセ
ルはトランスファゲートトランジスタ２０とキャパシタ
２５とから構成される。トランスファゲートトランジス
タ２０は１対のソース・ドレイン領域２３．２３と、ゲ
ート電極絶縁層２１を介して形成されたゲート電極２２
とを備える。キャパシタ２５は一方のソース・ドレイン
領域２３の表面上に形成された絶縁層２６とさらにその
表面上に形成された電極層２７とを備える。キャパシタ
２５の上部にはゲート電極となる配線層２４．２４が形
成されている。
メモリセルの表面上には第１の層間絶縁層３５を介して
導電層３６が形成されている。導電層３６はトランスフ
ァゲートトランジスタ２０の一方のソース・ドレイン領
域２３に接続されている。導電層３６の表面上には第２
の眉間絶縁膜３７を介して配線層３８が形成され、さら
にその表面上には保護膜３９が形成されている。
このようなメモリセルに対して微細化されたトレンチ分
離構造を用いることによりこのトレンチ分離領域に囲ま
れた素子形成領域を拡大し、この素子形成領域表面を利
用して形成されるキャパシタ２５の平面領域を拡大する
ことができる。これによってキャパシタの蓄積容量を増
大することが可能となる。なお、このトレンチ分離構造
は第２図に示すＤＲＡＭにのみ適するものではなく他の
多くの集積回路装置の素子分離構造に適応することはい
うまでもない。
［発明の効果コ このように、この発明による半導体装置の製造方法は、
リソグラフィ技法によって形成されるマスクに覆われた
基板表面に熱酸化によって形成される酸化膜のバーズビ
ーク部分を侵入させることによりリソグラフィ技法の限
界値以下の幅を有する溝を形成し、その内部に絶縁物を
埋め込むように構成したので、リソグラフィ技法の限界
値に制限されることのない微細な分離構造を得ることが
できる。
【図面の簡単な説明】
第１Ａ図、第１Ｂ図、第１Ｃ図、第１Ｄ図、第１Ｅ図お
よび第１Ｆ図は、この発明の一実施例によるトレンチ分
離構造の製造工程断面図でちる。 第２図は、この発明によるトレンチ分離構造を用いたＤ
ＲＡＭのメモリセルの断面構造図である。 第３Ａ図、第３Ｂ図、第３Ｃ図および第３Ｄ図は、従来
のトレンチ分離構造の製造方法断面図である。 図において、１は半導体基板、２．６はパッド熱酸化膜
、３．７は窒化膜、４．１ｏはチャネルストッパ層、５
．１１は酸化膜、９は熱酸化膜を示している。 なお、図中、同一符号は、同一または相当部分を示す。 め１８図 叢 ０図 ＴＩ、Ｔ２ 溝 ３．７ ｔイしルに ４．１０　ラコこ午Ｉし入ト′ノへ０層第 り圀 慕 Ｅ目 第１Ｆ月

Claims (1)

  1. 【特許請求の範囲】 　半導体基板の主表面の所定領域に形成された溝の内部
    に絶縁物を埋め込んだトレンチ分離領域を有する半導体
    装置の製造方法であって、 前記半導体基板の主表面上にトレンチ分離領域となるべ
    き領域上を覆う耐酸化性膜を形成する工程と、 前記耐酸化性膜をマスクとして前記半導体基板の主表面
    を熱酸化し、前記耐酸化性膜の下部に侵入するバーズビ
    ーク部を有する熱酸化膜を形成する工程と、 前記熱酸化膜をマスクとして前記半導体基板の表面をエ
    ッチングし、前記熱酸化膜に挟まれた前記半導体基板中
    に溝を形成する工程と、 前記熱酸化膜を除去した後、前記溝の内部に絶縁物を埋
    め込む工程とを備えた、半導体装置の製造方法。
JP14893090A 1990-06-06 1990-06-06 半導体装置の製造方法 Pending JPH0442948A (ja)

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