JP2861856B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特に半導体基板上の拡散層と配線層と
を接続するコンタクト孔の構造及びその形成方法に関す
る。
【０００２】
【従来の技術】半導体集積回路は、微細加工技術の進歩
による横方向の高密度化に伴って集積度が向上の一途を
たどっている。半導体基板表面に素子分離領域によって
区画された基板の導電型と異なる導電型の拡散層と層間
絶縁膜上の配線層とを接続するコンタクトの形成に際し
て、拡散層上のみにコンタクト孔が開口されるようにア
ライメント余裕をもたせていた。
【０００３】しかし、素子の高集積化をするにはアライ
メント余裕を小さくすることが必要となり、その結果、
次のような問題点を生じる。図１０（ａ）に示すよう
に、Ｐ型シリコン基板１上にパッド酸化膜２を介して被
着された窒化シリコン膜３をマスクとして選択酸化法に
よってフィールド酸化膜５を形成する。次に、窒化シリ
コン膜３およびパッド酸化膜２を除去した後、図１０
（ｂ）に示すように、ゲート酸化膜６を形成し、所望の
領域にゲート電極７ａを形成する。フィールド酸化膜５
とゲート電極７ａをマスクとしてイオン注入によりＮ型
拡散層８を形成する。次に、図１０（ｃ）に示すよう
に、層間絶縁膜９を堆積した後開口１１を有するレジス
ト膜１０を形成し、エッチングを行ない、図１０（ｄ）
に示すように、コンタクト孔１２を開口する。この際、
アライメントずれを生じると、フィールド酸化膜の端が
エッチングされる場合がある。この後、図１１に示すよ
うに、アルミニウム合金膜でなる配線層１３を形成する
とフィールド酸化膜の端がエッチングされた領域におい
てアルミニウム合金膜とＰ型シリコン基板の短絡が生じ
るするという問題があった。
【０００４】同様の問題は、溝分離構造の素子分離領域
を有する半導体装置においても生ずる。溝分離構造の形
成方法はいろいろあるが、ここでは、アイイーディ−エ
ム・テクニカル・ダイジェスト（ＩＥＤＭ Ｔｅｃｈｎ
ｉｃａｌ Ｄｉｇｅｓｔ）誌、１９９３年、第５７頁−
第６０頁に記載されたものに従って説明する。まず、図
１２（ａ）に示すように、Ｐ型シリコン基板１の表面に
パッド酸化膜２を形成し、窒化シリコン膜３を形成し、
溝１４を形成する。次に、図１２（ｂ）に示すように、
熱酸化膜１５を形成し、ボロン注入層１６を形成する。
次に、酸化シリコン膜を堆積し、研磨による平坦化処理
（ＣＭＰ平坦化法）により、溝を酸化シリコン膜１７で
埋める。次に、窒化シリコン膜３を除去した後、図１２
（ｄ）に示すように、酸化シリコンによるスペーサ２８
を形成し、ウェットエッチングを行なう。こうして、図
１２（ｅ）に示すように、酸化シリコン膜１７ａで埋め
られた溝でなる素子分離領域の形成を終る。次に、図１
３（ａ）に示すように、ゲート酸化膜６を形成し、ゲー
ト電極７ａを形成し、Ｎ型拡散層８を形成する。次に、
図１３（ｂ）に示すように、層間絶縁膜９を堆積し、開
口１１を有するレジスト膜１０を形成する。エッチング
を行ない、図１３（ｃ）に示すように、コンタクト孔１
２を形成し、図１３（ｄ）に示すように、配線層１３を
形成する。図示のように、配線層１３とＰ型シリコン基
板のＰ型チャネルストッパ４Ａとが短絡することがあ
る。
【０００５】このような問題を解決する方法として、例
えば特開昭６２−１３０５２３号公報の半導体装置の製
造方法が提案されている。図１４（ａ）〜（ｄ）、図１
５（ａ）〜（ｃ）は、上述の特開昭６２−１３０５２３
号公報に示されたＭＯＳ ＬＳＩの製造方法を説明する
ための工程順断面図である。
【０００６】図１４（ａ）に示すように、まず公知のＬ
ＯＣＯＳ法により、すなわちＰ型シリコン基板１の表面
に例えば膜厚２０ｎｍのパッド酸化膜２を形成し、この
パッド酸化膜２上に例えば１００ｎｍのＳｉ3 Ｎ4 膜３
（耐酸化性マスク）を選択的に形成した後、熱酸化を行
うことにより例えば４００ｎｍのフィールド酸化膜５を
選択的に形成する。
【０００７】次に図１４（ｂ）に示すように、ＣＶＤ法
により全面に膜厚１００〜２００ｎｍの酸化シリコン膜
１８を形成する。次に反応性イオンエッチング（ＲＩ
Ｅ）による全面エッチングを行って、図１４（ｃ）に示
すように、窒化シリコン膜３の一端部３ａの近傍にのみ
酸化シリコン膜１８を残す。
【０００８】次に窒化シリコン膜３及びパッド酸化膜２
をＲＩＥ等により選択的にエッチングして、図１４
（ｄ）に示すように、素子形成部のＰ型シリコン基板１
の表面を露出させる。
【０００９】次に図１５（ａ）に示すように、熱酸化
（ゲート酸化）を行うことにより、露出したＰ型シリコ
ン基板１表面に、例えば２０ｎｍのゲート酸化膜６を形
成する。次に全面に例えば３００ｎｍの多結晶シリコン
膜を形成し、次いで例えばＰＯＣｌ3 を用いた熱拡散法
によりこの多結晶シリコン膜にリン（Ｐ）拡散を行った
後、このＰ拡散された多結晶シリコン膜をＲＩＥ法によ
り所定形状にパターンニングして、ゲート電極７ａを形
成する。この後、ゲート電極７ａをマスクをしてＰ型シ
リコン基板１中にＮ型不純物、例えばヒ素（Ａｓ）をエ
ネルギー７０ｋｅＶ、ドーズ量５×１０15ｃｍ-2の条件
でイオン注入した後、例えば９４０℃で２０分間アニー
ルを行って、ＭＯＳトランジスタのソース領域またはド
レイン領域を構成するＮ型拡散層８を形成する。
【００１０】次に、全面に例えば膜厚５０ｎｍの窒化シ
リコン膜１９及び例えば５００ｎｍのＡｓＳＧ膜９Ａを
順次形成した後、図１５（ｂ）に示すように、このＡｓ
ＳＧ膜９Ａ上にコンタクトホール形成用のフォトレジス
ト膜２０を形成する。次にこのフォトレジスト膜２０を
マスクとして、Ｎ型拡散層８が露出するまでＲＩＥによ
りエッチングを行って、図１５（ｃ）に示すようにコン
タクト孔１２Ａを形成する。このエッチングの際には、
フィールド酸化膜５の端部に形成されている比較的厚い
窒化シリコン膜３がエッチングストッパーとして働く結
果、このフィールド酸化膜５の端部はエッチング中に終
始窒化シリコン膜３により保護される。
【００１１】この後フォトレジスト膜９Ａを除去した
後、従来公知の方法と同様にして配線工程以降の工程を
進めて、目的とするＭＯＳ ＬＳＩを完成させる。
【００１２】上述の従来例によれば、ＬＯＣＯＳ法によ
る選択酸化の際にマスクとして用いた窒化シリコン膜３
の一部をフィオールド酸化膜５の端部に残した状態でコ
ンタクトホール形成のためのエッチングを行っているの
で、上述の窒化シリコン膜３がエッチングのストッパー
として働き、このためフィールド酸化膜５がエッチング
されるのを効果的に防止することができる。従ってフィ
ールド酸化膜５の端部下方のＰ型シリコン基板が露出す
るのが防止されるので、基板との短絡を起こすことなく
コンタクトホール１２Ａを通じてＮ型拡散層８とのコン
タクトを取ることが可能となる。
【００１３】
【発明が解決しようとする課題】上述の第３の従来例で
は、フィールド酸化膜５の端部を覆う窒化シリコン膜の
幅を制御することが困難である。この窒化シリコン膜は
選択酸化時のマスクであり、この幅は小さいことが好ま
しい。また十分に短絡を防止するには、フィールド酸化
膜で区画される活性領域の周辺部を覆っていなければな
らない。図１４（ｄ）のようにパターニングするときの
アライメント余裕を十分にとらないといけない。つま
り、配線層とＮ型拡散層との接触面積は、窒化シリコン
膜のパターニングとコンタクト孔１２Ａの形成との２つ
の目合せの影響をうけて大きくばらつくことになる。い
いかえると、素子の微細化、高集積化の妨げとなる。さ
らに、フィールド酸化膜の端部にのみ残されたエッチン
グのストッパーとして働く窒化シリコン膜の幅が狭い
（バーズビークが小さい）とコンタクト孔のアライメン
トがフィールド酸化膜の端部に形成された窒化シリコン
膜より外側（活性領域から遠い側）にずれてしまった場
合には、基板との短絡が生じる恐れがある。また、フィ
ールド端部に残った窒化シリコン膜は段差を大きくする
ので多層配線化に不適当であるし、特にゲート電極を形
成するときのＲＩＥにおいて、段差側壁にゲート電極材
料である多結晶シリコン膜が残り易く隣接するトランジ
スタ間の短絡を引き起す危険性が増大するという欠点も
ある。
【００１４】本発明の目的は、平坦性が良好で短絡の危
険性のないコンタクトを実現できる素子分離領域を有す
る半導体装置およびその製造方法を提供することにあ
る。
【００１５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、第１導電型半導体基板の表面に選択的に耐酸
化性被膜を形成した後熱酸化を行ってフイールド酸化膜
を形成する工程と、前記耐酸化性被膜をマスクとして前
記フイールド酸化膜の表面の高さが前記半導体基板の表
面より下になるまでエッチングして第１の絶縁領域を形
成し、前記フイールド酸化膜と材質の異なる絶縁膜を堆
積し前記第１の絶縁領域上にのみ前記半導体基板の表面
の高さと同等の高さになるように前記絶縁膜を残すよう
な平坦化処理を行って前記第１の絶縁領域と前記第１の
絶縁領域上に形成され、前記フイールド酸化膜と材質の
異なる絶縁膜からなる第２の絶縁領域とが積層された素
子分離領域を形成する工程と、前記素子分離領域と接す
る第２導電型拡散層を形成する工程と、層間絶縁膜を堆
積した後前記絶縁膜に対して選択性のあるエッチング手
段により前記第２導電型拡散層に達するコンタクト孔を
前記層間絶縁膜に形成する工程とを有することを特徴と
している。
【００１６】ここで、耐酸化性被膜として窒化シリコン
膜を形成し、絶縁膜として窒化シリコン膜または酸窒化
シリコン膜を形成することが好ましい。
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
【作用】層間絶縁膜に開口を設けてコンタクト孔を形成
するとき、第２の絶縁領域がエッチングされないよう材
質を選ぶことができるので、コンタクト孔の底面に第２
導電型拡散層以外の半導体基板領域が露出しないように
できる。
【００２４】その表面の高さが半導体基板の表面より下
にある第１の絶縁領域を形成したのち、これと材質の異
なる絶縁膜を堆積し、前記第１の絶縁領域上にのみこれ
を残す平坦化処理を行なうので、第１の絶縁領域と自己
整合して第２の絶縁領域を平坦性よく形成できる。
【００２５】
【実施例】図１（ａ），（ｂ）を参照すると、本発明の
第１の実施例の半導体装置は、Ｐ型シリコン基板１の表
面に選択的に形成された素子分離領域（２３ａ，５Ａ
ａ）、前述の素子分離領域で区画される活性領域ＡＲお
よび活性領域ＡＲに前述の素子分離領域と接して選択的
に形成されたＮ型拡散層８と、コンタクト孔１２を有す
る層間絶縁膜９を介してＮ型拡散層８に接続する配線層
１３とを備え、前述の素子分離領域が、Ｐ型シリコン基
板１の表面から離れて深い部分に形成された第１の絶縁
領域（酸化シリコン膜５Ａａ）と、酸化シリコン膜５Ａ
ａを被覆しその表面が平坦で酸化シリコン膜５Ａａの表
面部および層間絶縁膜９の双方と材質の異なる絶縁体
（窒化シリコン膜２３ａ）でなる第２の絶縁領域とから
なり、コンタクト孔１２がその底面に窒化シリコン膜２
３ａの一部を露出させて設けられそれによって配線層１
３とＮ型拡散層８との接触面積が前述の素子分離領域に
よって部分的に規定されるというものである。また、活
性領域ＡＲの平面形状は長方形であり、コンタクト孔８
の平面形状は正方形である。コンタクト孔８の有効部分
（配線層１３とＮ型拡散層８とが接触する部分）は酸化
シリコン膜２３ａと自己整合している。従って、コンタ
クト孔１２とゲート電極７ａとの目合せマージンを主と
して考慮すればよく、Ｎ型拡散層８との目合せマージン
は殆んど問題とならない。
【００２６】次に、第１の実施例の製造方法について説
明する。
【００２７】まず、図２（ａ）に示すように、Ｐ型シリ
コン基板１の表面に例えば厚さ２０ｎｍのパッド酸化膜
２および厚さ２４０ｎｍの窒化シリコン膜３を堆積し、
素子を形成する所望の領域（活性領域となる部分）にレ
ジスト膜２１（素子分離領域となる部分上に開口２２を
有している）を形成する。
【００２８】次に、図２（ｂ）に示すように窒化シリコ
ン膜３、パッド酸化膜２及びＰ型シリコン基板１をＲＩ
Ｅ法によってエッチングする。Ｐ型シリコン基板１のエ
ッチング深さは、例えば１００ｎｍである。次に、ボロ
ン注入層１６Ａを形成する。
【００２９】次に、図２（ｃ）に示すように、レジスト
膜２１を除去した後、窒化シリコン膜３をマスクとして
通常のＬＯＣＯＳ（選択酸化）法によりＰ型シリコン基
板１の表面を酸化し、例えば厚さ４００ｎｍのフィール
ド酸化膜５Ａを形成する。このとき、ボロン注入層１６
ＡはＰ型のチャネルストッパ４Ｂとなる。
【００３０】次に、図２（ｄ）に示すように窒化シリコ
ン膜３をマスクとしてＲＩＥ法によりフィールド酸化膜
５Ａを例えば２００ｎｍエッチングする。この選択エッ
チングする際には例えばエッチングガスにＣＦ4 ＋ＣＨ
2 Ｆ2 混合ガスを用いることによって選択比３０以上が
得られるため、窒化シリコン膜３のエッチング量は１０
ｎｍ以下である。また、フィールド酸化膜５Ａを２００
ｎｍエッチングすることによって残りのフィールド酸化
膜５Ａａの膜厚は２００ｎｍとなり、その表面の高さは
Ｐ型シリコン基板１の表面の高さより約１００ｎｍ下に
なる。
【００３１】次に、図２（ｅ）に示すようにＣＶＤ法を
用いて全表面に例えば１５０ｎｍの窒化シリコン膜２３
を堆積する。このときフィールド酸化膜５Ａａ上の窒化
シリコン膜２３の表面の高さは、Ｐ型シリコン基板１の
表面の高さより約５０ｎｍ高くなる。
【００３２】次に、図２（ｆ）に示すように窒化シリコ
ン膜２３及び窒化シリコン膜３を研磨（ＣＭＰ）する。
研磨は、窒化シリコン膜３による凸部をなくして平坦化
するとともに、パッド酸化膜２の表面が露出して窒化シ
リコン膜２３ａの表面が同じ高さになるまで行う。その
結果、窒化シリコン膜２３ａがフィールド酸化膜５Ａａ
上に約１００ｎｍ残る。こうして素子分離領域の形成を
終るが、窒化シリコン膜２３ａは、フィールド酸化膜の
形成のためのマスクをそのまま利用して自己整合的に形
成できる。
【００３３】次に、図３（ａ）に示すように、パッド酸
化膜２をフッ酸を含む水溶液でウェットエッチングして
除去した後、露出したＰ型シリコン基板１の表面に熱酸
化によって例えば１０ｎｍのゲート酸化膜６を形成す
る。次に、全面にＣＶＤ法によりＮ型多結晶シリコン膜
７を例えば２００ｎｍ堆積する。
【００３４】次に図３（ｂ）に示すように所望の領域
（素子分離領域で区画された活性領域を横断する）に形
成されたレジスト膜２４をマスクとしてＮ型多結晶シリ
コン膜７をＲＩＥ法によりエッチングし、ゲート電極７
ａを形成する。
【００３５】次に、図３（ｃ）に示すように素子分離領
域である窒化シリコン膜２３ａ及びフィールド酸化膜５
Ａａと前記ゲート電極７ａをマスクとしてイオン注入法
により例えばヒ素（Ａｓ）をエネルギーｋｅＶでドーズ
量４×１０15ｃｍ-2注入した後、８５０℃で３０分アニ
ールすることでＰ型シリコン基板１の表面部にＮ型拡散
層８を形成する。
【００３６】次に、図３（ｄ）に示すように全表面に例
えば１００ｎｍの酸化シリコン膜と４００ｎｍのＢＰＳ
Ｇ膜を堆積した後８５０℃で３０分アニールして層間絶
縁膜９を形成した後、Ｎ型拡散層８上の領域にコンタク
ト孔を開口するためのマスクとなるレジスト膜１０（開
口１１を有している）を形成する。
【００３７】次に、図３（ｅ）に示すようにレジスト膜
１０をマスクとしてＲＩＥ法を用いて層間絶縁膜９をエ
ッチングしてＮ型拡散層８に達するコンタクト孔１２を
開口する。コンタクト孔１２の開口では、前述のフィー
ルド酸化膜５Ａのエッチングと同様にＣＦ4 ＋ＣＨ2 混
合ガスを用いた選択エッチングを行うことにより、レジ
スト膜１０の開口１１部において、窒化シリコン膜２３
ａがエッチングストップ層としての役割を果たし、コン
タクト孔１２は素子分離領域でＰ型シリコン基板１に達
することはない。
【００３８】次に、図１に示すように通常の配線形成工
程によって、Ｎ型拡散層８とアルミニウム合金膜でなる
配線層１３が接続されたＮチャネルＭＯＳＦＥＴを含む
半導体装置が製造される。
【００３９】以上説明したように、素子分離領域の平坦
性は良好で段差も殆んどなく、多層配線に適している。
更に、ゲート電極材料（多結晶シリコン膜）が、この段
差部に残ることなく隣接するＭＯＳトランジスタのゲー
ト電極どうしの短絡も回避できる。本実施例ではコンタ
クト孔１２寸法がＮ型拡散層８の幅より大きくしてある
が、図１１に示した従来例と同様に小さなコンタクト孔
を複数個設けることも可能である。
【００４０】図４は本発明に関連する半導体装置を示す
断面図である。
【００４１】この本発明に関連する半導体装置は素子分
離領域が溝分離構造になっている点で第１の実施例と相
違している。選択酸化法を利用した第１の実施例より素
子分離領域の占有面積を小さくできる利点がある。
【００４２】次に、この本発明に関連する半導体装置の
製造方法について説明する。
【００４３】図５（ａ）に示すように、Ｐ型シリコン基
板１の表面に第１の実施例と同様にしてパッド酸化膜２
を形成し窒化シリコン膜３を堆積し、レジスト膜２５を
マスクにして素子分離領域を形成するための例えば深さ
５００ｎｍの溝１４Ａを形成する。次に、レジスト膜２
５を除去し、斜めイオン注入法を利用して、図５（ｂ）
に示すように、ボロン注入層１６を形成する。次に、図
５（ｃ）に示すように、ＣＶＤ法により全面に酸化シリ
コン膜２６を例えば５００ｎｍ堆積し、溝１４Ａを埋め
る。次に、ＣＦ4 ＋ＣＨ2 Ｆ2 混合ガスを用いてＲＩＥ
法により選択エッチングを行ない、Ｐ型シリコン基板１
の表面から約１００ｎｍ下に酸化シリコン膜２６ａの表
面がくるようにする。次に、図５（ｅ）に示すように、
全面に例えば２００ｎｍの窒化シリコン膜２３Ａを堆積
する。
【００４４】次に、図５（ｆ）に示すように、窒化シリ
コン膜２３Ａ，３を研磨（ＣＭＰ）する。この研磨はパ
ッド酸化膜２の表面が露出するまで行なう。その結果、
酸化シリコン膜２６ａ上に約１００ｎｍの窒化シリコン
膜２３Ａａが残る。この窒化シリコン膜２３Ａａは、溝
形成のためのマスクをそのまま利用して自己整合的に形
成できる。
【００４５】次に、残ったパッド酸化膜を除去して、熱
酸化を行ない、図６（ａ）に示すように活性領域上にゲ
ート酸化膜６を形成し、Ｎ型多結晶シリコン膜７を堆積
する。次に、図６（ｂ）に示すように、レジスト膜２４
をマスクとしてパターニングを行ないゲート電極７ａを
形成する。次に、イオン注入法を利用して、図６（ｃ）
に示すように、Ｎ型拡散層８を形成する。このときボロ
ン注入層はＰ型のチャネルストッパ４Ｃとなる。次に、
図６（ｄ）に示すように、層間絶縁膜９を形成し、レジ
スト膜１０を形成し、図６（ｅ）に示すようにコンタク
ト孔１２（Ｎ型拡散層８との位置関係は第１の実施例と
同じである。）を形成し、図４に示すように、配線層１
３を形成する。
【００４６】
【００４７】図７は本発明の第２の実施例の半導体装置
を示す断面図である。
【００４８】図４を参照して説明した本発明に関連する
半導体装置との相違点は、溝の底面及び側面に熱酸化膜
１５Ａが形成されていることである。従って、溝を埋め
る酸化シリコン（第１の絶縁領域）とシリコン基板との
密着性が良好である利点がある。
【００４９】次に、第２の実施例の製造方法について説
明する。
【００５０】まず、図８（ａ）に示すように、Ｐ型シリ
コン基板１上に例えば２０ｎｍのパッド酸化膜２および
１００ｎｍの多結晶シリコン膜２７を堆積し、素子分離
領域を形成するためレジスト膜２５を形成する。
【００５１】次に、多結晶シリコン膜２７とパッド酸化
膜２をエッチングした後、Ｐ型シリコン基板１をＲＩＥ
法によってエッチングして例えば深さ５００ｎｍの溝１
４Ｂを形成する。次に、レジスト膜２５を除去した後、
熱酸化を行ない溝の表面及び多結晶シリコン膜の表面に
それぞれ酸化シリコン膜１５Ａ−１，１５Ａ−２を形成
し、斜めイオン注入を行なってボロン注入層１６Ｂを形
成する。ＣＶＤ法により全面に酸化シリコン膜２６Ａを
例えば５００ｎｍ堆積し、溝１４Ｂ酸化シリコン膜２６
Ａで埋め込む。
【００５２】次に、図８（ｄ）に示すように酸化シリコ
ン膜２６Ａをエッチングして１４Ｂ中にのみ酸化シリコ
ン膜２６Ａを残す。このエッチングの際、多結晶シリコ
ン膜２７がエッチングストッパーとなって素子形成領域
を保護する。また、溝１４Ｂに残された酸化シリコン膜
２６Ａａの表面の高さはＰ型シリコン板１の表面から約
１００ｎｍ下にくるようにする。
【００５３】次に、図８（ｅ）に示すようにＣＶＤ法を
用いて全表面に例えば２００ｎｍの窒化シリコン膜２３
Ｂを堆積する。このとき溝１４Ｂに残された酸化シリコ
ン膜２６Ａａ上の窒化シリコン膜３Ｂの表面の高さは、
多結晶シリコン膜２７の表面の高さより高くなる。
【００５４】次に、窒化シリコン膜２３Ｂを研磨する。
研磨は、多結晶シリコン膜２７の表面が露出して窒化シ
リコン膜２３Ｂが酸化シリコン膜２６Ａａ上の溝に埋め
込まれた状態になるまで行う。次に、窒化シリコン膜と
多結晶シリコン膜とをほぼ同一速度でエッチングできる
手段、例えばＣＦ4 ガスを用いてドライエッチングを行
なう。このエッチバックは、図８（ｆ）に示すように、
パッド酸化膜２が露出するまで行なう。エッチングの終
点検出に酸化シリコン膜２を利用する（分光分析により
酸素の発光をみる）ことにより、正確に制御できる。こ
うして、素子分離領域の形成を終る。窒化シリコン膜２
３Ｂａは、溝形成のためのマスクをそのまま利用して自
己整合的に形成できる。次に、パッド酸化膜２をフッ酸
を含む水溶液でウェットエッチングして除去した後、露
出したＰ型シリコン基板１の表面に熱酸化によって、図
９（ａ）に示すように、例えば１０ｎｍのゲート酸化膜
６を形成する。次に、全面にＣＶＤ法によりＮ型多結晶
シリコン膜７を例えば２００ｎｍ堆積する。
【００５５】次に、図９（ｂ）に示すように所望の領域
（素子分離領域で区画される活性領域を横断）に形成さ
れたレジスト膜２４をマスクとしてＮ型多結晶シリコン
膜７をＲＩＥ法によりエッチングし、ゲート電極７ａを
形成する。
【００５６】次に、図９（ｃ）に示すように素子分離領
域の窒化シリコン膜２８Ｂａ酸化シリコン膜２６Ａａと
ゲート電極７ａをマスクとしてイオン注入法により例え
ばヒ素（Ａｓ）をエネルギー５０ｋｅＶでドーズ量４×
１０15ｃｍ-2注入した後８５０℃で３０分アニールする
ことでＰ型シリコン基板１表面にＮ型拡散層８を形成す
る。このとき、ボロン注入層１６ＢはＰ型のチャネルス
トッパ４Ｄとなる。
【００５７】次に、図９（ｄ）に示すように全表面に例
えば１００ｎｍの酸化シリコン膜と４００ｎｍのＢＰＳ
Ｇ膜を堆積した後８５０℃で３０分アニールして層間絶
縁膜９を形成した後、Ｎ型拡散層８の領域にコンタクト
孔を開口するためのマスクとなるレジスト膜１０を形成
する。
【００５８】次に、図９（ｅ）に示すようにレジスト膜
１０をマスクとしてＲＩＥ法を用いて層間絶縁膜９をエ
ッチングしてＮ型拡散層８に達するコンタクト孔１２を
開口する。コンタクト孔１２の開口では、ＣＦ4 ＋ＣＨ
2 Ｆ2 混合ガスを用いた選択エッチングを行うことによ
り、レジスト膜１０の開口が素子分離領域にはみ出した
領域において、窒化シリコン膜２３Ｂａがエッチングス
トップ層としての役割を果たし、コンタクト孔１２は前
記Ｐ型シリコン基板１に達することはない。その後レジ
スト膜１０を除去する。
【００５９】次に、図７に示すように通常の配線形成工
程によって、前記Ｎ型拡散層８とアルミニウム合金膜で
なる配線層１３が接続されたＮチャネルＭＯＳＦＥＴを
含む半導体装置が製造される。
【００６０】酸化シリコン膜２をエッチング終点検出に
利用することにより、素子分離領域の表面とシリコン基
板の表面の段差のばらつきを一層少なくできる利点があ
る。
【００６１】以上の実施例では、第２の絶縁領域が窒化
シリコン膜でなる場合について説明したが、酸窒化シリ
コン膜（Ｓｉx Ｏy Ｎz 膜）を使用することもできる。
更に半導体装置がＮチャネルＭＯＳＦＥＴの場合につい
て示したが、本発明はＰチャネルＭＯＳＦＥＴ、ＣＭＯ
Ｓ、ＢｉＣＭＯＳなどばかりでなくバイポーラ半導体装
置にも適用できる。
【００６２】また、平坦化処理としてＣＭＰ法（化学機
械的研磨法）を利用した例について説明したが、エッチ
バック法を利用してもよい。
【００６３】
【発明の効果】以上説明したように本発明の半導体装置
は、第１の絶縁領域と自己整合してこれを被覆する第２
の絶縁領域を有し平坦性の良い素子分離領域と、これに
接する拡散層とを備えているので、第２の絶縁領域を層
間絶縁膜の材質と異ならせることにより、素子分離領域
上にコンタクト孔の一部がくるようにしても配線層と基
板との短絡を回避できる。第１の絶縁領域の形成のため
のマスクを第２の絶縁領域の形成に利用するので、第２
の絶縁領域は第１の絶縁領域と自己整合的に形成でき
る。従って、第２の絶縁領域を設けても素子分離領域の
寸法精度が悪くならず、素子の微細化，高集積化を妨げ
ることがない。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す平面図（図１
（ａ））及び図１（ａ）のＸ−Ｘ線断面図である。
【図２】第１の実施例の製造方法の説明のため（ａ）〜
（ｆ）に分図して示す工程順断面図である。
【図３】図２に続いて（ａ）〜（ｅ）に分図して示す工
程順断面図である。
【図４】本発明に関連する半導体装置を示す断面図であ
る。
【図５】本発明に関連する半導体装置の製造方法の説明
のための（ａ）〜（ｆ）に分図して示す工程順断面図で
ある。
【図６】図５に続いて（ａ）〜（ｅ）に分図して示す工
程順断面図である。
【図７】本発明の第２の実施例を示す断面図である。
【図８】第２の実施例の製造方法の説明のため（ａ）〜
（ｆ）に分図して示す工程順断面図である。
【図９】図８に続いて（ａ）〜（ｅ）に分図して示す工
程順断面図である。
【図１０】第１の従来例の説明のため（ａ）〜（ｄ）に
分図して示す工程順断面図である。
【図１１】図１０に続いて示す平面図（図１１（ａ））
及び図１１（ａ）のＸ−Ｘ線断面図（図１１（ｂ））で
ある。
【図１２】第２の従来例の説明のため（ａ）〜（ｅ）に
分図して示す工程順断面図である。
【図１３】図１２に続いて（ａ）〜（ｄ）に分図して示
す工程順断面図である。
【図１４】第３の従来例の説明のため（ａ）〜（ｄ）に
分図して示す工程順断面図である。
【図１５】図１４に続いて（ａ）〜（ｃ）に分図して示
す工程順断面図である。
【符号の説明】
１ Ｐ型シリコン基板 ２ パッド酸化膜 ３ 窒化シリコン膜 ４，４Ａ，４Ｂ，４Ｃ，４Ｄ チャネルストッパ ５，５Ａ フィールド酸化膜 ５Ａａ 酸化シリコン膜 ６ ゲート酸化膜 ７ 多結晶シリコン膜 ７ａ ゲート電極 ８ Ｎ型拡散層 ９ 層間絶縁膜 ９Ａ ＡｓＳＧ膜 １０ レジスト膜 １１ 開口 １２，１２Ａ コンタクト孔 １３ 配線層 １４，１４Ａ，１４Ｂ 溝 １５，１５Ａ−１，１５Ａ−２ 熱酸化膜 １６，１６Ａ，１６Ｂ，１６Ｂａ ボロン注入層 １７，１７ａ 酸化シリコン膜 １８ 酸化シリコン膜 １９ 窒化シリコン膜 ２０ フォトレジスト膜 ２１ レジスト膜 ２２ 開口 ２３，２３ａ，２３Ａ，２３Ａａ，２３Ｂ，２３Ｂａ
窒化シリコン膜 ２４ レジスト膜 ２５ レジスト膜 ２６，２６ａ，２６Ａ，２６Ａａ 酸化シリコン膜 ２７ 多結晶シリコン膜 ２８ スペーサ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/28 - 21/288 H01L 21/76 - 21/765 H01L 21/768 H01L 21/336 H01L 29/78

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１導電型半導体基板の表面に選択的に
    耐酸化性被膜を形成した後熱酸化を行ってフイールド酸
    化膜を形成する工程と、前記耐酸化性被膜をマスクとし
    て前記フイールド酸化膜の表面の高さが前記半導体基板
    の表面より下になるまでエッチングして第１の絶縁領域
    を形成し、前記フイールド酸化膜と材質の異なる絶縁膜
    を堆積し前記第１の絶縁領域上にのみ前記半導体基板の
    表面の高さと同等の高さになるように前記絶縁膜を残す
    ような平坦化処理を行って前記第１の絶縁領域と前記第
    １の絶縁領域上に形成され、前記フイールド酸化膜と材
    質の異なる絶縁膜からなる第２の絶縁領域とが積層され
    た素子分離領域を形成する工程と、前記素子分離領域と
    接する第２導電型拡散層を形成する工程と、層間絶縁膜
    を堆積した後前記絶縁膜に対して選択性のあるエッチン
    グ手段により前記第２導電型拡散層に達するコンタクト
    孔を前記層間絶縁膜に形成する工程とを有することを特
    徴とする半導体装置の製造方法。
  2. 【請求項２】 耐酸化性被膜として窒化シリコン膜を形
    成し、絶縁膜として窒化シリコン膜または酸窒化シリコ
    ン膜を形成する請求項１記載の半導体装置の製造方法。
JP7072923A 1995-03-30 1995-03-30 半導体装置の製造方法 Expired - Fee Related JP2861856B2 (ja)

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