JP2762449B2 - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製法、特に回路素子間を溝分
離、いわゆるトレンチアイソレーションによって分離す
る例えばバイポーラトランジスタ集積回路装置の製法に
係わる。
離、いわゆるトレンチアイソレーションによって分離す
る例えばバイポーラトランジスタ集積回路装置の製法に
係わる。
本発明は半導体基板に設けられる素子分離溝の内表面
に絶縁層を形成し、この絶縁層を介して分離溝内に下部
に半導体層を、上部に絶縁体を充填することによって安
定した素子分離と半導体装置の全体的表面の平坦化を図
って配線の断切れを回避するなどの信頼性の高いバイポ
ーラトランジスタ集積回路等の半導体装置を得ることが
できるようにする。
に絶縁層を形成し、この絶縁層を介して分離溝内に下部
に半導体層を、上部に絶縁体を充填することによって安
定した素子分離と半導体装置の全体的表面の平坦化を図
って配線の断切れを回避するなどの信頼性の高いバイポ
ーラトランジスタ集積回路等の半導体装置を得ることが
できるようにする。
半導体集積回路の素子間分離の方法として例えば酸化
膜分離法いわゆるLOCOSがある。これは通常シリコンナ
イトライドSiNx膜を耐酸化のマスクとして選択酸化して
素子間分離を行うべき部分に局部的に厚い酸化膜を形成
するものである。ところがこのような方法による場合そ
の耐酸化マスクのSiNx膜の周縁部下に酸化が進行侵入す
ることによって断面が嘴状をなすいわゆるバーズビーク
部が生じ、このバーズビーク部の存在によって実質的素
子分離領域幅が増大し、回路素子の高密度化を充分満足
できないという課題がある。
膜分離法いわゆるLOCOSがある。これは通常シリコンナ
イトライドSiNx膜を耐酸化のマスクとして選択酸化して
素子間分離を行うべき部分に局部的に厚い酸化膜を形成
するものである。ところがこのような方法による場合そ
の耐酸化マスクのSiNx膜の周縁部下に酸化が進行侵入す
ることによって断面が嘴状をなすいわゆるバーズビーク
部が生じ、このバーズビーク部の存在によって実質的素
子分離領域幅が増大し、回路素子の高密度化を充分満足
できないという課題がある。
一方、昨今このような課題の解決をはかるべく半導体
基板の回路素子間即ち素子分離領域に深い断面Ｖ字状あ
るいはＵ字状の溝を形成してその分離を行ういわゆるト
レンチ型の分離法が提案されている。この場合トレンチ
の存在によって半導体基板表面に形成される配線あるい
は電極等の導電層がこのトレンチの存在による段部によ
って段切れが生じることがないように、また電気的およ
び機械的安定化をはかってトレンチ内に酸化物あるいは
半導体の充填が行われる。この場合そのトレンチ内充填
される充填物が酸化物等の絶縁体である場合、半導体基
板との熱膨張率の差による熱歪の問題が発生する。した
がってこのトレンチ内には、半導体層例えば多結晶シリ
コンの充填が行なわれることが望まれる。この場合半導
体基板上に形成される電極，配線等の問題からトレンチ
溝の内表面に酸化処理によるSiO2等の絶縁層が形成され
これの上に多結晶シリコン層の充填が行なわれる。
基板の回路素子間即ち素子分離領域に深い断面Ｖ字状あ
るいはＵ字状の溝を形成してその分離を行ういわゆるト
レンチ型の分離法が提案されている。この場合トレンチ
の存在によって半導体基板表面に形成される配線あるい
は電極等の導電層がこのトレンチの存在による段部によ
って段切れが生じることがないように、また電気的およ
び機械的安定化をはかってトレンチ内に酸化物あるいは
半導体の充填が行われる。この場合そのトレンチ内充填
される充填物が酸化物等の絶縁体である場合、半導体基
板との熱膨張率の差による熱歪の問題が発生する。した
がってこのトレンチ内には、半導体層例えば多結晶シリ
コンの充填が行なわれることが望まれる。この場合半導
体基板上に形成される電極，配線等の問題からトレンチ
溝の内表面に酸化処理によるSiO2等の絶縁層が形成され
これの上に多結晶シリコン層の充填が行なわれる。
このようなトレンチによる素子分離については、例え
ばエレクトロニクス1985年12月23日（Electronics/Dece
mber 23,1985）第45頁〜第47頁、あるいは特公昭62−17
861号公報または、特開昭58−9333号公報等にその開示
がある。
ばエレクトロニクス1985年12月23日（Electronics/Dece
mber 23,1985）第45頁〜第47頁、あるいは特公昭62−17
861号公報または、特開昭58−9333号公報等にその開示
がある。
すなわち、トレンチ分離による場合の例としては、例
えば第４図Ａに示すように回路素子の形成される例えば
シリコンよりなる半導体基板（１）の素子分離を行うべ
き部分に断面Ｖ字状ないしはＵ字状の分離溝（２）即ち
トレンチを形成し、その内表面を含んで熱酸化によって
SiO2酸化膜による絶縁層（３）を介してこれの上に酸化
のマスクとなる例えばシリコンナイトライドSiNxによる
耐酸化膜（４）をCVD（化学的気相成長）法等によって
分離溝（２）内を含んで形成しこの分離溝（２）内を含
んで全面的に半導体層（５）例えば多結晶シリコン層を
同様にCVD法によって厚く表面が例えばほぼ平坦化する
ように形成し、異方性エッチング例えば反応性イオンエ
ッチング（RIE）等によるドライエッチングをその表面
から行っていき、分離溝が半導体基板（１）の表面とほ
ぼ一平面となるようにいわゆるエッチバックを行い、そ
の後、耐酸化膜（４）をマスクとして分離溝（２）内の
半導体層（５）の表面を熱酸化して酸化シリコン膜によ
りなる絶縁層（６）の形成を行い、その後第４図Ｂに示
すように耐酸化膜（４）のエッチング除去を行うと云う
方法がとられる。
えば第４図Ａに示すように回路素子の形成される例えば
シリコンよりなる半導体基板（１）の素子分離を行うべ
き部分に断面Ｖ字状ないしはＵ字状の分離溝（２）即ち
トレンチを形成し、その内表面を含んで熱酸化によって
SiO2酸化膜による絶縁層（３）を介してこれの上に酸化
のマスクとなる例えばシリコンナイトライドSiNxによる
耐酸化膜（４）をCVD（化学的気相成長）法等によって
分離溝（２）内を含んで形成しこの分離溝（２）内を含
んで全面的に半導体層（５）例えば多結晶シリコン層を
同様にCVD法によって厚く表面が例えばほぼ平坦化する
ように形成し、異方性エッチング例えば反応性イオンエ
ッチング（RIE）等によるドライエッチングをその表面
から行っていき、分離溝が半導体基板（１）の表面とほ
ぼ一平面となるようにいわゆるエッチバックを行い、そ
の後、耐酸化膜（４）をマスクとして分離溝（２）内の
半導体層（５）の表面を熱酸化して酸化シリコン膜によ
りなる絶縁層（６）の形成を行い、その後第４図Ｂに示
すように耐酸化膜（４）のエッチング除去を行うと云う
方法がとられる。
ところがこの様な方法による場合、第４図Ｂに示すよ
うに、その耐酸化膜（４）のエッチング除去において分
離溝（２）内に入り込むようにエッチングが進行してい
わゆるクレバス（７）の発生が生じる。このようなクレ
バス（７）の存在は、この半導体基板（１）上に形成す
る電極あるいは配線層等の導電層（図示せず）に段切れ
等を発生し、信頼性の低下を来す等の不都合を生じる。
うに、その耐酸化膜（４）のエッチング除去において分
離溝（２）内に入り込むようにエッチングが進行してい
わゆるクレバス（７）の発生が生じる。このようなクレ
バス（７）の存在は、この半導体基板（１）上に形成す
る電極あるいは配線層等の導電層（図示せず）に段切れ
等を発生し、信頼性の低下を来す等の不都合を生じる。
また他のトレンチ分離法として、例えば第５図Ａに示
すように半導体基板（１）に形成した分離溝（２）内に
SiO2等の絶縁層（３）を形成して後に化学的気相成長法
（CVD法）によって分離溝（２）内を埋め込むようにSiO
2による絶縁体層（５）を被着し、同様にエッチバック
して半導体基板（１）上の不要部分を除去して第５図Ｂ
に示すように分離溝（２）内に絶縁体層（５）の充填を
行うという方法がとられる。ところが実際上この分離溝
（２）は、その幅に比し深さが大に選定されることから
CVD法によってこの分離溝（２）内に充填された絶縁体
層（５）には、特にその分離溝（２）内の中心部におい
て空孔（ポア）（８）が発生し易く、又、耐薬品性が弱
い膜であることが多く、第５図Ｂに示すように半導体層
（５）に対してエッチバックを行った場合にこの空孔
（８）によってエッチバックの進行が促進されクレバス
（７）の発生が生じ、同様にその分離に不安定性，信頼
性の低下を来す。
すように半導体基板（１）に形成した分離溝（２）内に
SiO2等の絶縁層（３）を形成して後に化学的気相成長法
（CVD法）によって分離溝（２）内を埋め込むようにSiO
2による絶縁体層（５）を被着し、同様にエッチバック
して半導体基板（１）上の不要部分を除去して第５図Ｂ
に示すように分離溝（２）内に絶縁体層（５）の充填を
行うという方法がとられる。ところが実際上この分離溝
（２）は、その幅に比し深さが大に選定されることから
CVD法によってこの分離溝（２）内に充填された絶縁体
層（５）には、特にその分離溝（２）内の中心部におい
て空孔（ポア）（８）が発生し易く、又、耐薬品性が弱
い膜であることが多く、第５図Ｂに示すように半導体層
（５）に対してエッチバックを行った場合にこの空孔
（８）によってエッチバックの進行が促進されクレバス
（７）の発生が生じ、同様にその分離に不安定性，信頼
性の低下を来す。
本発明は上述した分離溝即ちトレンチによる素子分離
を行うようにした半導体装置の製造方法において、配線
の段切れ，信頼性の低下の課題等を解決するものであ
る。
を行うようにした半導体装置の製造方法において、配線
の段切れ，信頼性の低下の課題等を解決するものであ
る。
本発明の製造方法は、例えば第１図に示すように、半
導体基板に素子分離溝を形成する工程と、分離溝内に上
部を残して底部側に下部半導体層を充填する工程と、半
導体基板の素子形成部上に選択的に耐酸化膜を形成する
工程と、この耐酸化膜をマスクとして上記半導体基板の
フィールド部に選択的に酸化物絶縁層を形成する選択的
酸化工程と、耐酸化膜をエッチング除去する工程と、下
部半導体層上の、分離溝内を埋込んで、半導体基板上に
上部絶縁層を堆積する工程と、分離溝内の上部絶縁層を
残して表面平坦化を行う平坦化工程とを有する。
導体基板に素子分離溝を形成する工程と、分離溝内に上
部を残して底部側に下部半導体層を充填する工程と、半
導体基板の素子形成部上に選択的に耐酸化膜を形成する
工程と、この耐酸化膜をマスクとして上記半導体基板の
フィールド部に選択的に酸化物絶縁層を形成する選択的
酸化工程と、耐酸化膜をエッチング除去する工程と、下
部半導体層上の、分離溝内を埋込んで、半導体基板上に
上部絶縁層を堆積する工程と、分離溝内の上部絶縁層を
残して表面平坦化を行う平坦化工程とを有する。
そして、この方法において、分離溝の内表面に形成す
る絶縁層および上部絶縁層は、耐酸化膜のエッチング除
去によって除去されることのない絶縁材料によって構成
し、耐酸化膜の形成工程と選択的酸化工程と耐酸化膜の
エッチング除去工程とは、表面平坦化工程の後に行うこ
とによって目的とする半導体装置を製造する。
る絶縁層および上部絶縁層は、耐酸化膜のエッチング除
去によって除去されることのない絶縁材料によって構成
し、耐酸化膜の形成工程と選択的酸化工程と耐酸化膜の
エッチング除去工程とは、表面平坦化工程の後に行うこ
とによって目的とする半導体装置を製造する。
また、本発明製造方法においては、例えば第２図に示
すように、上述したと同様に半導体基板に素子分離溝を
形成する工程と、分離溝内に上部を残して底部側に下部
半導体層を充填する工程と、半導体基板の素子形成部上
に選択的に耐酸化膜を形成する工程と、この耐酸化膜を
マスクとして上部半導体基板のフィールド部に選択的に
酸化物絶縁層を形成する選択的酸化工程と、耐酸化膜を
エッチング除去する工程と、下部半導体層上の、分離溝
内を埋込んで、半導体基板上に上部絶縁層を堆積する工
程と、分離溝内の上部絶縁層を残して表面平坦化を行う
平坦化工程とを有する。
すように、上述したと同様に半導体基板に素子分離溝を
形成する工程と、分離溝内に上部を残して底部側に下部
半導体層を充填する工程と、半導体基板の素子形成部上
に選択的に耐酸化膜を形成する工程と、この耐酸化膜を
マスクとして上部半導体基板のフィールド部に選択的に
酸化物絶縁層を形成する選択的酸化工程と、耐酸化膜を
エッチング除去する工程と、下部半導体層上の、分離溝
内を埋込んで、半導体基板上に上部絶縁層を堆積する工
程と、分離溝内の上部絶縁層を残して表面平坦化を行う
平坦化工程とを有する。
そして、この方法において、分離溝の内表面に形成す
る絶縁層および上部絶縁層は、耐酸化膜のエッチング除
去によって除去されることのない絶縁材料によって構成
し、耐酸化膜の形成工程と上記選択的酸化工程と上記耐
酸化膜のエッチング除去工程とを行って後に、上記半導
体基板上への上記上部絶縁層の堆積工程と上記平坦化工
程とを行って目的とする半導体装置を製造する。
る絶縁層および上部絶縁層は、耐酸化膜のエッチング除
去によって除去されることのない絶縁材料によって構成
し、耐酸化膜の形成工程と上記選択的酸化工程と上記耐
酸化膜のエッチング除去工程とを行って後に、上記半導
体基板上への上記上部絶縁層の堆積工程と上記平坦化工
程とを行って目的とする半導体装置を製造する。
上述の本発明製法によれば、半導体基板（11）に、ト
レンチ溝即ち素子分離溝（12）の形成を行うものである
が、その底部に半導体層（14）を形成するようにしたこ
とによって熱歪み等の発生を効果的に回避でき、またそ
の表面は絶縁体によって充填したことによって全体の平
坦化が図られる即ち第４図および第５図で説明したクレ
バスの発生が回避され全体が平坦化され、安定性に優れ
た半導体装置を得ることができる。
レンチ溝即ち素子分離溝（12）の形成を行うものである
が、その底部に半導体層（14）を形成するようにしたこ
とによって熱歪み等の発生を効果的に回避でき、またそ
の表面は絶縁体によって充填したことによって全体の平
坦化が図られる即ち第４図および第５図で説明したクレ
バスの発生が回避され全体が平坦化され、安定性に優れ
た半導体装置を得ることができる。
第１図を参照して本発明をバイポーラトランジスタ集
積回路に適用する場合の一例を説明する。
積回路に適用する場合の一例を説明する。
この例においては、第１図Ａに示すように例えばｐ型
のシリコン半導体サブストレイト（21）を用意し、これ
の上にコレクタ埋込み領域を構成する低比抵抗のｎ型の
半導体層（22）と、更にこれの上にこの半導体層（22）
とこれと同導電型を有するも高比抵抗のコレクタ領域を
構成する半導体層（23）とを順次エピタキシーし、半導
体基板（11）を構成する。
のシリコン半導体サブストレイト（21）を用意し、これ
の上にコレクタ埋込み領域を構成する低比抵抗のｎ型の
半導体層（22）と、更にこれの上にこの半導体層（22）
とこれと同導電型を有するも高比抵抗のコレクタ領域を
構成する半導体層（23）とを順次エピタキシーし、半導
体基板（11）を構成する。
第１図Ｂに示すように、半導体基板（11）の表面を例
えば熱酸化して薄いSiO2膜によるバッファ層（24）を形
成し、これの上にシリコンナイトライドSiNx膜による耐
酸化膜（25）を被着形成し、さらにこれの上に例えば厚
さ１μｍのSiO2膜による後述する素子分離溝の形成に際
してのエッチングのマスク層（26）をCVD法等によって
形成する。そしてこれの上にレジスト層（27）例えばフ
ォトレジスト層を塗布しパターン露光および現像を施し
て素子分離溝を形成すべき部分上に窓（27a）を穿設す
る。
えば熱酸化して薄いSiO2膜によるバッファ層（24）を形
成し、これの上にシリコンナイトライドSiNx膜による耐
酸化膜（25）を被着形成し、さらにこれの上に例えば厚
さ１μｍのSiO2膜による後述する素子分離溝の形成に際
してのエッチングのマスク層（26）をCVD法等によって
形成する。そしてこれの上にレジスト層（27）例えばフ
ォトレジスト層を塗布しパターン露光および現像を施し
て素子分離溝を形成すべき部分上に窓（27a）を穿設す
る。
第１図Ｃに示すように、レジスト層（27）の窓（27
a）を通じてマスク層（26）とこれの下の耐酸化膜（2
5）をさらにバッファ層（24）を貫通してそれぞれ窓（2
8）の穿設を行う。
a）を通じてマスク層（26）とこれの下の耐酸化膜（2
5）をさらにバッファ層（24）を貫通してそれぞれ窓（2
8）の穿設を行う。
第１図Ｄに示すように、レジスト層（27）を除去し、
マスク層（26）をマスクとして窓（28）を通じて基板
（11）をその半導体層（23）および（22）を横切る深さ
の例えば４〜７μｍの深さをもって異方性エッチング例
えばRIE（反応性イオンエッチング）等の例えばドライ
エッチングによって素子分離溝（12）即ちトレンチの形
成を行う。
マスク層（26）をマスクとして窓（28）を通じて基板
（11）をその半導体層（23）および（22）を横切る深さ
の例えば４〜７μｍの深さをもって異方性エッチング例
えばRIE（反応性イオンエッチング）等の例えばドライ
エッチングによって素子分離溝（12）即ちトレンチの形
成を行う。
第１図Ｅに示すように、耐酸化膜（25）をマスクとし
て半導体基板（11）に形成された素子分離溝（12）の内
側壁を表面熱酸化してSiO2よりなるマスク層（29）を被
着形成する。その後マスク層（26）と素子分離溝（12）
の内側壁面に形成されたマスク層（29）とをマスクとし
て基板（11）上よりｐ型の不純物例えばボロンのイオン
打込みを行って高濃度のｐ型のチャンネルストップ領域
（30）を形成する。この場合分離溝（12）の内側壁面の
マスク層（29）は、その厚さは薄いものであっても、打
込み方向に沿う方向の即ち分離溝の深さ方向に関する実
質的厚さが大となることによってチャンネルストップ領
域（30）は溝（12）の底部に限定的に形成される。
て半導体基板（11）に形成された素子分離溝（12）の内
側壁を表面熱酸化してSiO2よりなるマスク層（29）を被
着形成する。その後マスク層（26）と素子分離溝（12）
の内側壁面に形成されたマスク層（29）とをマスクとし
て基板（11）上よりｐ型の不純物例えばボロンのイオン
打込みを行って高濃度のｐ型のチャンネルストップ領域
（30）を形成する。この場合分離溝（12）の内側壁面の
マスク層（29）は、その厚さは薄いものであっても、打
込み方向に沿う方向の即ち分離溝の深さ方向に関する実
質的厚さが大となることによってチャンネルストップ領
域（30）は溝（12）の底部に限定的に形成される。
第１図Ｆに示すように、SiO2マスク層（26）をエッチ
ング除去するる。このとき素子分離溝（12）内のマスク
層（29）もエッチング除去されることから、再び耐酸化
膜（25）をマスクとして素子分離溝（12）の内表面を熱
酸化して絶縁層（13）を形成する。
ング除去するる。このとき素子分離溝（12）内のマスク
層（29）もエッチング除去されることから、再び耐酸化
膜（25）をマスクとして素子分離溝（12）の内表面を熱
酸化して絶縁層（13）を形成する。
第１図Ｇに示すように素子分離溝（12）内を埋込んで
基板上に全面的に半導体層（14）例えば多結晶シリコン
をCVD（Chemical Vapor Deposition）法等、つまり堆積
によって形成する。
基板上に全面的に半導体層（14）例えば多結晶シリコン
をCVD（Chemical Vapor Deposition）法等、つまり堆積
によって形成する。
第１図Ｈに示すように例えば多結晶シリコンによる半
導体層（14）に対するエッチバックを行って素子分離溝
（12）の底部を残してその上層部を例えば基板（11）の
表面からの深さが4000〜6000Åの位置まで異方性エッチ
ング例えばRIEによって除去して素子分離溝（12）の底
部に下部半導体層（14）を残す。
導体層（14）に対するエッチバックを行って素子分離溝
（12）の底部を残してその上層部を例えば基板（11）の
表面からの深さが4000〜6000Åの位置まで異方性エッチ
ング例えばRIEによって除去して素子分離溝（12）の底
部に下部半導体層（14）を残す。
第１図Ｉに示すように、耐酸化膜（25）をマスクとし
て熱酸化を行って下部半導体層（14）の表面を熱酸化し
てSiO2酸化膜絶縁層（31）を例えば厚さ500〜1000Åに
形成する。
て熱酸化を行って下部半導体層（14）の表面を熱酸化し
てSiO2酸化膜絶縁層（31）を例えば厚さ500〜1000Åに
形成する。
第１図Ｊに示すように分離溝（12）内を含んで基板
（11）上に表面がほぼ平坦化する厚さに、SiO2絶縁層
（15）をCVD法等によって形成する。
（11）上に表面がほぼ平坦化する厚さに、SiO2絶縁層
（15）をCVD法等によって形成する。
第１図Ｋに示すように絶縁層（15）をRIEドライエッ
チング等によって耐酸化膜（25）の主表面位置程度まで
エッチバックし、素子分離溝の下部半導体層（14）上に
上部絶縁層（15）の形成を行う。
チング等によって耐酸化膜（25）の主表面位置程度まで
エッチバックし、素子分離溝の下部半導体層（14）上に
上部絶縁層（15）の形成を行う。
第１図Ｌに示すように耐酸化膜（25）を一旦エッチン
グ除去し、再びCVD法等によって同様のSiOx膜よりなる
耐酸化膜（32）を全面的に被着形成する。
グ除去し、再びCVD法等によって同様のSiOx膜よりなる
耐酸化膜（32）を全面的に被着形成する。
第１図Ｍに示すように耐酸化膜（32）上にレジスト層
（33）例えばフォトレジスト層を素子形成部に選択的に
被着し、フィールド部等において耐酸化膜（32）をRIE
等によってエッチング除去する。
（33）例えばフォトレジスト層を素子形成部に選択的に
被着し、フィールド部等において耐酸化膜（32）をRIE
等によってエッチング除去する。
第１図Ｎに示すように、耐酸化膜（32）をマスクとし
て酸化処理を施してフィールド部に厚い絶縁層（34）の
形成いわゆるLOCOS処理を行う。
て酸化処理を施してフィールド部に厚い絶縁層（34）の
形成いわゆるLOCOS処理を行う。
第１図Ｏに示すように、耐酸化膜（32）のエッチング
除去を行い、フィールド部の絶縁層（34）以外即ち素子
形成部にそれぞれ例えば低抵抗コレクタ電極取り出し域
（35）をｎ型の不純物のイオン打込みによって形成し、
また半導体層（23）にそれぞれｐ型不純物の拡散による
ベース領域（36）、さらにこれの上にｎ型の不純物の例
えば拡散によるエミッタ領域（37）を形成する。（38
C）（38B）および（38E）は各領域（35）（36）（37）
にそれぞれオーミックに被着形成したAl等の金属電極を
示す。
除去を行い、フィールド部の絶縁層（34）以外即ち素子
形成部にそれぞれ例えば低抵抗コレクタ電極取り出し域
（35）をｎ型の不純物のイオン打込みによって形成し、
また半導体層（23）にそれぞれｐ型不純物の拡散による
ベース領域（36）、さらにこれの上にｎ型の不純物の例
えば拡散によるエミッタ領域（37）を形成する。（38
C）（38B）および（38E）は各領域（35）（36）（37）
にそれぞれオーミックに被着形成したAl等の金属電極を
示す。
このようにしてそれぞれｎ型の半導体層（23）よりな
るｎ型のコレクタ領域上にベース領域（36）およびエミ
ッタ領域（37）を有するバイポーラトランジスタが形成
され、これが他部と素子分離溝（12）によって分離され
たバイポーラトランジスタ集積回路即ち目的とする半導
体装置（39）が得られる。そして、この方法によるとき
は、第１図Ｌで説明したように、分離溝（12）内に上部
絶縁層（15）を充填して平坦化がなされて後に、絶縁層
（24）や上部絶縁層（15）を構成するSiO2とは、異なる
耐酸化膜Si3N4（32）の形成や、第１図Ｎで説明したこ
れをマスクとする熱酸化による厚い絶縁層（34）の形成
を行い、その後この耐酸化膜（32）をエッチング除去す
るという工程をとるので、第４図で説明したクレバスの
発生を回避できるものである。
るｎ型のコレクタ領域上にベース領域（36）およびエミ
ッタ領域（37）を有するバイポーラトランジスタが形成
され、これが他部と素子分離溝（12）によって分離され
たバイポーラトランジスタ集積回路即ち目的とする半導
体装置（39）が得られる。そして、この方法によるとき
は、第１図Ｌで説明したように、分離溝（12）内に上部
絶縁層（15）を充填して平坦化がなされて後に、絶縁層
（24）や上部絶縁層（15）を構成するSiO2とは、異なる
耐酸化膜Si3N4（32）の形成や、第１図Ｎで説明したこ
れをマスクとする熱酸化による厚い絶縁層（34）の形成
を行い、その後この耐酸化膜（32）をエッチング除去す
るという工程をとるので、第４図で説明したクレバスの
発生を回避できるものである。
第２図を参照して本発明製法の他の例を説明する。こ
の例においては、第２図Ａに示すように、前述した第１
図Ａ〜Ｉと同様の工程をとって半導体基板（11）に素子
分離溝（12）の形成を行い、この分離溝（12）内に絶縁
層（13）を介して下部半導体層（14）と、これの上に絶
縁層（31）の形成を行う。第２図Ａにおいて第１図Ｉと
対応する部分には同一符号を付して重複説明を省略す
る。
の例においては、第２図Ａに示すように、前述した第１
図Ａ〜Ｉと同様の工程をとって半導体基板（11）に素子
分離溝（12）の形成を行い、この分離溝（12）内に絶縁
層（13）を介して下部半導体層（14）と、これの上に絶
縁層（31）の形成を行う。第２図Ａにおいて第１図Ｉと
対応する部分には同一符号を付して重複説明を省略す
る。
そしてこの例においては、絶縁層（31）上にSiO2より
成る上部絶縁層（15）の形成に先立って全面的に例えば
SiNxよりなる耐酸化膜（32）を形成し、これの上にレジ
スト層（33）例えばフォトレジストを素子形成領域上に
形成し、このレジスト層（33）をマスクとして耐酸化膜
（32）に対してエッチングを行いそのフィールド部をエ
ッチング除去する。
成る上部絶縁層（15）の形成に先立って全面的に例えば
SiNxよりなる耐酸化膜（32）を形成し、これの上にレジ
スト層（33）例えばフォトレジストを素子形成領域上に
形成し、このレジスト層（33）をマスクとして耐酸化膜
（32）に対してエッチングを行いそのフィールド部をエ
ッチング除去する。
その後第２図Ｂに示すように耐酸化膜（32）をマスク
として基板（11）に熱酸化を行ってフィールド部に厚い
酸化膜絶縁層（34）の形成、即ちLOCOS処理を行う。そ
の後図示しないがフォトレジスト等によるマスク層を形
成してコレクタ電極取り出し領域（35）をｎ型不純物の
イオン注入によって形成する。
として基板（11）に熱酸化を行ってフィールド部に厚い
酸化膜絶縁層（34）の形成、即ちLOCOS処理を行う。そ
の後図示しないがフォトレジスト等によるマスク層を形
成してコレクタ電極取り出し領域（35）をｎ型不純物の
イオン注入によって形成する。
第２図Ｃに示すように、耐酸化膜（32）をエッチング
除去し、全面的に素子分離溝（12）を埋込んでSiO2絶縁
層（15）をCVD法等によって形成しアニール処理を施し
コレクタ電極取り出し領域（35）の形成のためにイオン
注入された不純物の活性化処理を行い、その後例えばフ
ォトレジスト層（40）をスピンコートして表面を平坦化
する。
除去し、全面的に素子分離溝（12）を埋込んでSiO2絶縁
層（15）をCVD法等によって形成しアニール処理を施し
コレクタ電極取り出し領域（35）の形成のためにイオン
注入された不純物の活性化処理を行い、その後例えばフ
ォトレジスト層（40）をスピンコートして表面を平坦化
する。
次に第２図Ｄに示すようにフォトレジスト層（40）上
からRIE等によるエッチバックを行って表面平坦化を行
う。このようにして基板（11）の表面の平坦化を行うと
共に素子分離溝（12）内を下部半導体層（14）と上部絶
縁体（15）によって充填する。
からRIE等によるエッチバックを行って表面平坦化を行
う。このようにして基板（11）の表面の平坦化を行うと
共に素子分離溝（12）内を下部半導体層（14）と上部絶
縁体（15）によって充填する。
第２図Ｅに示すように、素子分離溝（12）によって囲
まれた素子形成領域に、第１図Ｏで説明したと同様に例
えばバイポーラトランジスタの形成を行う。第２図Ｅに
おいて第１図Ｏと対応する部分には同一符号を付して重
複説明を省略する。
まれた素子形成領域に、第１図Ｏで説明したと同様に例
えばバイポーラトランジスタの形成を行う。第２図Ｅに
おいて第１図Ｏと対応する部分には同一符号を付して重
複説明を省略する。
そして、この方法によるときは、第２図Ｂに示すよう
に、分離溝（12）内への上部絶縁層（15）の充填の前
に、分離溝（12）内の絶縁層（13）のSiO2とは異なる耐
酸化膜Si3N4（32）の形成、熱酸化による絶縁層（34）
の形成を行って、耐酸化膜（32）のエッチング除去を行
うようにしたことから、耐酸化膜の除去において、第４
図で説明したクレバスの発生を回避できるものである。
に、分離溝（12）内への上部絶縁層（15）の充填の前
に、分離溝（12）内の絶縁層（13）のSiO2とは異なる耐
酸化膜Si3N4（32）の形成、熱酸化による絶縁層（34）
の形成を行って、耐酸化膜（32）のエッチング除去を行
うようにしたことから、耐酸化膜の除去において、第４
図で説明したクレバスの発生を回避できるものである。
さらに、第３図は本発明の他の例を示し、この例にお
いては第２図Ｂで説明したフィールド部への絶縁層（3
4）の形成すなわち、LOCOS処理に先立って第３図Ａに示
すようにフィールド部に凹部（41）を耐酸化膜（32）の
パターン化と同時にこれをマスクとして選択的エッチン
グ例えばRIEによって形成する。
いては第２図Ｂで説明したフィールド部への絶縁層（3
4）の形成すなわち、LOCOS処理に先立って第３図Ａに示
すようにフィールド部に凹部（41）を耐酸化膜（32）の
パターン化と同時にこれをマスクとして選択的エッチン
グ例えばRIEによって形成する。
その後、第３図Ｂに示すように第２図Ｂで説明したと
同様に絶縁層（34）の形成を行う。
同様に絶縁層（34）の形成を行う。
第３図Ｃに示すように、絶縁層（15）とフォトレジス
ト（40）の形成を、第２図Ｃで示したと同様に行う。
ト（40）の形成を、第２図Ｃで示したと同様に行う。
次に第３図Ｄに示すように、第２図ＤおよびＥで説明
したと同様にフォトレジスト層（40）と絶縁層（15）に
対するエッチバックを行い、バイポーラトランジスタ素
子の各部の形成を行って目的とする半導体装置即ちバイ
ポーラトランジスタ集積回路（39）を得る。第３図Ｄに
おいて第１図Ｏ及び第２図Ｅと対応する部分には同一符
号を付して重複説明を省略する。
したと同様にフォトレジスト層（40）と絶縁層（15）に
対するエッチバックを行い、バイポーラトランジスタ素
子の各部の形成を行って目的とする半導体装置即ちバイ
ポーラトランジスタ集積回路（39）を得る。第３図Ｄに
おいて第１図Ｏ及び第２図Ｅと対応する部分には同一符
号を付して重複説明を省略する。
なお上述した各例においては、npn型バイポーラトラ
ンジスタ素子による半導体集積回路装置を得る場合に本
発明を適用した場合であるが、pnp型バイポーラトラン
ジスタ素子による半導体集積回路をはじめとして各種半
導体集積回路等に本発明を適用することができる。
ンジスタ素子による半導体集積回路装置を得る場合に本
発明を適用した場合であるが、pnp型バイポーラトラン
ジスタ素子による半導体集積回路をはじめとして各種半
導体集積回路等に本発明を適用することができる。
上述したように本発明製法によれば、トレンチ溝（1
2）内にその下部において半導体層（14）を形成するよ
うにしたので熱歪み等による問題の解決が効果的にはか
られ、上部においては上部絶縁層（15）を充填するよう
にしたので空孔の発生あるいは耐酸化マスクのエッチン
グ除去によるクレバスの発生が効果的に回避される。さ
らに半導体基体の表面が全体的に平坦化した構成とした
ので電極，配線等の導電層の被着にあたって段切れ等の
発生が効果的に回避され、またこの導電層のパターン化
のフォトリソグラフィーに際しての段差による露光の不
確実性が回避され、高精度に所要のパターンの形成がで
き、信頼性の高い半導体装置を得ることができる。
2）内にその下部において半導体層（14）を形成するよ
うにしたので熱歪み等による問題の解決が効果的にはか
られ、上部においては上部絶縁層（15）を充填するよう
にしたので空孔の発生あるいは耐酸化マスクのエッチン
グ除去によるクレバスの発生が効果的に回避される。さ
らに半導体基体の表面が全体的に平坦化した構成とした
ので電極，配線等の導電層の被着にあたって段切れ等の
発生が効果的に回避され、またこの導電層のパターン化
のフォトリソグラフィーに際しての段差による露光の不
確実性が回避され、高精度に所要のパターンの形成がで
き、信頼性の高い半導体装置を得ることができる。
第１図Ａ〜Ｏは本発明製法の一例の各工程の略線的拡大
断面図、第２図Ａ〜Ｅは本発明製法の他の例の各工程の
拡大略線的断面図、第３図Ａ〜Ｄは本発明製法のさらに
他の例の各工程の略線的拡大断面図、第４図AB,および
第５図ABはそれぞれ従来例の各例の各工程の略線的断面
図である。 （11）は半導体基板、（12）は素子分離溝、（13）は絶
縁層、（14）は下部半導体層、（15）は上部絶縁層であ
る。
断面図、第２図Ａ〜Ｅは本発明製法の他の例の各工程の
拡大略線的断面図、第３図Ａ〜Ｄは本発明製法のさらに
他の例の各工程の略線的拡大断面図、第４図AB,および
第５図ABはそれぞれ従来例の各例の各工程の略線的断面
図である。 （11）は半導体基板、（12）は素子分離溝、（13）は絶
縁層、（14）は下部半導体層、（15）は上部絶縁層であ
る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 稔 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (72)発明者 栢沼 昭夫 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (56)参考文献 特開 昭60−54453（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/76 - 21/765
Claims (2)
- 【請求項１】半導体基板に素子分離溝を形成する工程
と、 少なくとも該分離溝の内表面に絶縁層を形成する工程
と、 該分離溝内に上部を残して底部側に下部半導体層を充填
する工程と、 上記半導体基板の素子形成部上に選択的に耐酸化膜を形
成する工程と、 該耐酸化膜をマスクとして上記半導体基板のフィールド
部に選択的に酸化物絶縁層を形成する選択的酸化工程
と、 上記耐酸化膜をエッチング除去する工程と、 上記下部半導体層上の、上記分離溝内を埋込んで、上記
半導体基板上に上部絶縁層を堆積する工程と、 上記分離溝内の上部絶縁層を残して表面平坦化を行う平
坦化工程とを有し、 上記分離溝の内表面に形成する絶縁層および上記上部絶
縁層は、上記耐酸化膜のエッチング除去によって除去さ
れることのない絶縁材料によって構成し、 上記耐酸化膜の形成工程と上記選択的酸化工程と上記耐
酸化膜のエッチング除去工程とは、上記表面平坦化工程
の後に行うことを特徴とする半導体装置の製造方法。 - 【請求項２】半導体基板に素子分離溝を形成する工程
と、 少なくとも該分離溝の内表面に絶縁層を形成する工程
と、 該分離溝内に上部を残して底部側に下部半導体層を充填
する工程と、 上記半導体基板の素子形成部上に選択的に耐酸化膜を形
成する工程と、 該耐酸化膜をマスクとして上記半導体基板のフィールド
部に選択的に酸化物絶縁層を形成する選択的酸化工程
と、 上記耐酸化膜をエッチング除去する工程と、 上記下部半導体層上の、上記分離溝内を埋込んで、上記
半導体基板上に上部絶縁層を堆積する工程と、 上記分離溝内の上部絶縁層を残して表面平坦化を行う平
坦化工程とを有し、 上部分離溝の内表面に形成する絶縁層および上記上部絶
縁層は、上記耐酸化膜のエッチング除去によって除去さ
れることのない絶縁材料によって構成し、 上記耐酸化膜の形成工程と上記選択的酸化工程と上記耐
酸化膜のエッチング除去工程とを行って後に、上記半導
体基板上への上記上部絶縁層の堆積工程と上記平坦化工
程とを行うことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63062449A JP2762449B2 (ja) | 1988-03-16 | 1988-03-16 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63062449A JP2762449B2 (ja) | 1988-03-16 | 1988-03-16 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01235349A JPH01235349A (ja) | 1989-09-20 |
| JP2762449B2 true JP2762449B2 (ja) | 1998-06-04 |
Family
ID=13200530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63062449A Expired - Lifetime JP2762449B2 (ja) | 1988-03-16 | 1988-03-16 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2762449B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6054453A (ja) * | 1983-09-05 | 1985-03-28 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
| JPH0834241B2 (ja) * | 1983-09-14 | 1996-03-29 | 沖電気工業株式会社 | 半導体集積回路装置の製造方法 |
-
1988
- 1988-03-16 JP JP63062449A patent/JP2762449B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01235349A (ja) | 1989-09-20 |
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |