JPH0797588B2 - 半導体集積回路装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は半導体集積回路装置の製造方法に係り、特に
素子分離技術に関するものである。

（従来の技術） 半導体集積回路装置の素子分離は、古くはPN接合分離法
によっていたが、素子が微細化され、集積度が増大する
につれ、分離領域の面積を削除する必要が生じ、シリコ
ン基板の選択酸化による厚いシリコン酸化膜を利用した
酸化膜分離法（いわゆるアイソプレーナ）に移行してい
った。

酸化膜分離法は、PN接合分離法に比べて著しく分離領域
を減少させるのみならず、素子形成領域以外のすべての
領域（以下フィールド領域と呼ぶ）を厚い酸化膜に変換
するため、配線−基板間の浮遊容量が減少し、高速化に
も寄与する効果的な方法であった。

酸化膜分離法は、素子形成領域を、薄いシリコン酸化膜
上にシリコン窒化膜を積層した２層よりなる耐酸化性マ
スクで覆い、厚い酸化膜を形成する領域に、酸化による
体積の増大を補正するための溝を形成した後、熱酸化
し、素子形成領域と分離領域をほぼ平坦面とする方法で
ある。

したがって、溝の側面方向にも酸化が進み、分離領域の
幅は、写真食刻によって規定される幅よりも必らず太く
なり、約10μｍ程度が限界となる。

さらに、素子形成領域のシリコン基板と耐酸化性マスク
層との間には、分離領域からくさび状に張り出した酸化
膜、すなわち、バーズ・ビークが形成されることおよび
素子形成領域の周囲での酸化膜の盛り上り、すなわち、
バーズ・ヘッドが形成され、完全な平坦表面が得られな
いという欠点があった。

一方、素子の微細化はさらに進み、高集積のためには更
に分離領域の面積を縮小する必要が生じた。

最近になって、基板面に対して垂直に膜をエッチングす
る異方性エッチング技術である反応性イオンエッチ（以
下RIEと呼ぶ）が実用化され、酸化膜分離法に替わる新
たな素子分離法が開発されつつある。

これまでに提案された種々の新分離技術を大別すると、
以下の二つに分類される。

その一つは、RIEによって深い溝を堀り、二酸化シリコ
ンや多結晶シリコンなどによって埋め戻して平坦化する
方法（以下溝堀り法と呼ぶ）であり、もう一つは、素子
領域の表面のみならず、溝の側壁も耐酸化性マスク層で
被覆し、横方向酸化による分離領域幅の増大とバーズ・
ビーク、バーズ・ヘッドの形成を防止する方法（以下改
良型選択酸化法と呼ぶ）である。

（発明が解決しようとする問題点） 溝堀り法は、溝の形成後、二酸化シリコンなどの絶縁物
を溝内壁に形成した後、多結晶シリコンなどを厚く堆積
し、エッチバックして平坦化するものであり、バイポー
ラ型集積回路装置に適用する場合には、基板全面に形成
した埋込拡散層を貫く深い溝を形成して埋込拡散用のマ
スクを省略できる利点があるが、素子間分離用の幅の狭
い溝と幅の広いフィールド領域の溝とを同時に平坦化す
ることが困難である。

このため、平坦化用のマスクが必要となり、厳しい合わ
せ精度が要求され、さらに加工も複雑化するという欠点
があった。

一方、改良型選択酸化法は分離幅によらず平坦化が可能
であり、工程も比較的簡単であるが、埋込拡散層を貫く
分離は実用的には不可能であるため、埋込拡散用マスク
を必要とし、分離領域が狭くなるほど埋込拡散と分離の
マスク合わせ精度が厳しくなるので、溝掘り法ほど分離
領域幅を狭められない。

また、選択酸化膜直下に設けるチャンネルストップ用の
P⁺層がN⁺層埋込層と接触するため、寄生容量が溝堀り法
に比べて大きいという欠点がある。

さらに、横方向酸化が少ないため、チャンネルストップ
用P⁺層が拡散により分離酸化膜の外側に広がり、リーク
や耐圧低下の原因となるおそれがある。

この発明は上記の点に鑑みなされたもので、マスクを必
要としない簡単なプロセスにより、溝堀り法と選択酸化
法の利点を活かして分離構造を形成できる半導体集積回
路装置の製造方法を提供すること目的とする。

（問題点を解決するための手段） この発明の半導体集積回路装置の製造方法では、半導体
基体の一主面に耐酸化性の第１の膜、及び多結晶半導体
材料による第２の膜を順次形成し、この第２の膜の選択
された表面上に耐酸化性の第３の膜を形成し、更にこの
第３の膜の選択された表面上に第３の膜のエッチングマ
スクとしての第４の膜を形成し第３の膜を表面上に有し
ない領域の第２の膜を酸化膜である第５の膜に変換し、
第４の膜を表面上に有しない領域の第３の膜をエッチン
グ除去し、露出した第２の膜を途中までエッチングした
後第５の膜より膜厚の薄い酸化膜である第６の膜に変換
し、第４の膜を表面上に有する領域の半導体基体の表面
を露出させ、同領域の半導体基体の表面を酸化膜である
第７の膜に変換し、さらに、第６の膜を表面上に有する
領域の半導体基体の表面を露出させた後、同領域の半導
体基体に概ね垂直な側壁を持つ溝を形成し、更に全面に
埋込み材料を被着させて溝を埋めた後、埋込み材料を半
導体基体の表面と概ね等しい面まで継続的に除去し、表
面を平坦化させるものである。

（作用） このようにすると、素子形成領域、幅が狭く深い素子分
離領域および厚い酸化膜（第７の膜）よりなる幅の広い
フィールド領域の三者を、必要な領域に、自己整合的に
形成することができる。また、上記三者を同時に平坦化
させることも可能となる。

（実施例） 以下、この発明の半導体集積回路装置の製造方法の実施
例について図面に基づき説明する。第１図（ａ）〜
（ｎ）は第１の実施例の工程説明図である。

この図示の実施例は、この発明をバイポーラ型半導体集
積回路装置に適用したものであるが、この発明の適用範
囲はこれに限るものではなく、MOS型、その他の半導体
集積回路装置に適用することも可能である。

まず、第１図（ａ）は、P^-型シリコン基板１の全面に厚
み１〜２μのN⁺型埋込拡散層２を形成し、その上に１〜
２μ厚のN^-型エピタキシャル層３を形成し、さらに200
〜500Å厚の第１の緩衝用酸化膜４、第１の膜としての1
000〜2000Å厚の第１の窒化膜（窒化シリコン膜）５、
第２の膜としての4000〜7000Å厚の多結晶シリコン膜
６、第３の膜としての1000〜2000Å厚の第２の窒化膜
（窒化シリコン膜）７、1000〜2000Å厚の第４の膜とし
てのCVD酸化膜８を順次堆積したものである。なお、N⁺
型埋込拡散層２を有するP^-型シリコン基板１とN^-型エピ
タキシャル層３によりシリコン基体（半導体基体）が構
成される。

次に、第１図（ｂ）に示すように、通常の写真食刻法に
より、レジスト層９及び９′をマスクとしてCVD酸化膜
８および第２の窒化膜７に開口部10を形成する。

ここで、レジスト層９によりマスクされた領域は幅の狭
い素子分離領域を形成すべき領域であり、レジスト層
９′によりマスクされた領域は幅の広いフィールド領域
を形成すべき領域とする。その後、同じくレジスト層９
及び９′をマスクとして、CVD酸化膜８の側壁に対して
等方性エッチングにより適当な量（１〜２μ）のサイド
エッチングを行なう。この際、サイドエッチング量は、
幅の狭い素子分離領域において、第２の窒化膜７上のCV
D酸化膜８が少なくとも完全に除去されるまでエッチン
グを行なうものとする。

続いて、レジスト層９及び９′を除去した後、第１図
（ｃ）に示すように、第２の窒化膜７をマスクとして、
露出している多結晶シリコン膜６を酸化し、第５の膜と
しての熱酸化膜11に変換する。

次に、第１図（ｄ）に示すようにCVD酸化膜８をマスク
として露出している第２の窒化膜７をエッチング除去
し、続いて、露出した多結晶シリコン膜６を途中まで
（残膜厚1000〜2000Å）エッチング除去する。

その後、第１図（ｅ）に示すように、第２の窒化膜７を
マスクとして露出している多結晶シリコン膜６を酸化
し、熱酸化膜11より膜厚が薄く、かつCVD酸化膜８より
膜厚が厚い第６の膜としての熱酸化膜12に変換する。

次に、CVD酸化膜８と熱酸化膜11及び12の膜厚差を利用
してCVD酸化膜８を除去し、更に第１図（ｆ）に示すよ
うに熱酸化膜11及び12をマスクとしてフィールド領域と
なるべき領域上の第２の窒化膜７、多結晶シリコン膜
６、第１の窒化膜５並びに緩衝用酸化膜４を選択的に除
去し、更に同領域のN^-型エピタキシャル層３に適当な深
さ（0.5〜１μ）の溝13を形成する。

次に全面に第３の窒化膜14を500〜1000Å厚に形成した
後、第１図（ｇ）に示すように異方性エッチング（RIE
他）法を用いて溝13の側壁にのみ第３の窒化膜14を残存
形成する。この時、必要があれば、溝13の内壁に、第２
の緩衝用酸化膜を設けてもよい。

続いて、第１図（ｈ）に示すように第１の窒化膜５及び
第３の窒化膜14をマスクとしてフィールド領域となるべ
き溝部のN^-型エピタキシャル層３を１〜２μｍの厚い第
７の膜としての熱酸化膜15に変換し、体積の増大によ
り、表面を概ね平坦化する。

次に、第１図（ｉ）に示すように、熱酸化膜11と12の膜
厚差を利用して熱酸化膜12のみエッチング除去し、熱酸
化膜11を残存させる。

その後、熱酸化膜11をマスクとして露出している第１の
窒化膜５と第３の窒化膜14を除去し、更に同領域の緩衝
用酸化膜４を除去した後、第１図（ｊ）に示すように、
熱酸化膜11及び15をマスクとして、シリコン基体表面に
対して垂直に、N^-型エピタキシャル層３およびN⁺型埋込
拡散層２を貫通してP^-型シリコン基板１に達する深さ４
〜６μｍの溝16を形成する。ここで、必要があれば溝16
の底部に自己整合によりチャンネルストップ用のボロン
イオンを注入し、P⁺型層を形成しておく。

次に、第１図（ｋ）に示すように、溝16の内壁に1000〜
3000Å厚の熱酸化膜17を形成した後、全表面に埋込み材
料としての多結晶シリコン膜18を厚く（４〜６μｍ）堆
積して溝16を埋める。

続いて、第１図（ｌ）に示すように、公知の方法によ
り、多結晶シリコン膜18をエッチバックする。エッチバ
ックの深さは最終工程において素子形成領域20および素
子分離領域が平坦となるような適当な深さとする。

その後、熱酸化膜11を除去した後、第１図（ｍ）に示す
ように、第１の窒化膜５をマスクとして溝16内の多結晶
シリコン膜18の表面を熱酸化膜19に変換する。最後に第
１図（ｎ）に示すように第１の窒化膜５及び緩衝用酸化
膜４を除去し、素子形成領域20に素子を形成し、バイポ
ーラ型半導体集積回路装置とする。

以上説明したように、第１の実施例では、素子形成領域
20、素子形成領域周囲の幅が狭くかつ深い素子分離領域
（溝16形成部）および厚い酸化膜15よりなる幅の広いフ
ィールド領域の三領域を自己整合的に形成することがで
き、しかもこれら三領域を平坦化用マスクを使用するこ
となく同時に平坦化することが可能となる。したがっ
て、マスクを使用する場合の厳しいマスク合わせ精度か
ら開放され、合わせ余裕をとる必要がなくなり一層の微
細化が可能となる。

この結果、マスク合わせ工程を増加することなく、溝堀
り法の利点と改良型選択酸化法の利点とを同時に活かす
ことができるようになる。即ち、幅が狭くかつ深い分離
用の溝16を形成することにより、トランジスタ間の距離
の縮小はもちろんのこと、埋込拡散用のマスクを省略で
き、更に、チャンネルストップ用のP⁺型層（必ずしも必
要としない）とN⁺型埋込拡散層２の横方向拡がりがない
ため、素子領域−基板間容量を極めて小さくできる。ま
た、選択酸化により広く均一なフィールド酸化膜領域が
得られるため、配線−基板間の静電容量も大幅に低減す
ることができる。

更にフィールド酸化膜（熱酸化膜15）形成後に素子分離
用の溝16を形成するため、通常選択酸化法で問題となる
素子形成領域側壁の欠陥が発生しやすい領域は、溝堀り
工程で除去され、素子形成領域への欠陥の影響を回避す
ることができる利点も有している。

第１の実施例では、深い溝の埋込み材料として多結晶シ
リコンを利用したが、CVD酸化膜を利用することにより
形状面での改善と工程の短縮が可能となる。

第２図（ａ）〜（ｃ）はこの発明の第２の実施例を示す
工程断面図であり、溝の埋込み材料としてCVD酸化膜を
利用している。第２図により第２の実施例を説明する。

第２の実施例では、第１図（ｊ）までは第１の実施例と
同一工程である。第１図（ｊ）に引き続き、第２図
（ａ）に示すように、溝16の内壁に熱酸化膜17を形成し
た後、CVD酸化膜21を全面に厚く堆積させ、溝16を完全
に埋める。

続いて、第２図（ｂ）に示すように、公知の方法によ
り、CVD酸化膜21をエッチバックし、第１の窒化膜５が
露出した時点で、エッチングを停止する。その後、第２
図（ｃ）に示すように第１の窒化膜５及び緩衝用酸化膜
４を除去し、素子形成領域20に素子を形成し、バイポー
ラ型半導体集積回路装置とする。

以上説明したように、第２の実施例ではエッチバック工
程後の埋込み材料表面の酸化工程（第１図（ｍ））が不
必要となり、工程が短縮されるばかりでなく、同工程で
形成される素子領域上のバーズビークの影響を完全に回
避することができる。また、第２の実施例では素子分離
領域がすべてシリコン酸化膜で構成されるため、選択酸
化工程（第１図（ｈ））でわずかに生じる選択酸化膜
（熱酸化膜15）上の表面段差も、CVD酸化膜21による埋
込みおよびエッチバックにより同時に完全に平坦化する
ことが可能となる。更に、素子形成の際、酸化膜分離法
の利点であるセルフアラインプロセスを積極的に採用で
きる構造とすることができる。

（発明の効果） 以上、実施例により詳細に説明したように、この発明の
方法によれば、素子形成領域、素子分離領域及びフィー
ルド領域の三領域を自己整合的に形成することができ、
厳しいマスク合わせ精度が不要となり、工程が簡単にな
る。また、フィールド酸化膜領域形成後、素子分離領域
を形成するため、エッチバック工程においてフィールド
領域を含めた分離領域全体を同様に平坦化することがで
きる。しかも、本発明によれば上記のようなマスクを必
要としない簡単なプロセスで、溝堀り法と選択酸化法の
両者の利点を充分に活かした結合を可能とし、寄生容量
を大幅に低減した微細で平坦な分離構造を得ることがで
きる。

【図面の簡単な説明】

第１図はこの発明の半導体集積回路装置の製造方法の第
１の実施例を説明するための工程断面図、第２図はこの
発明の方法の第２の実施例を説明するための工程断面図
である。 １……P^-型シリコン基板、２……N⁺型埋込拡散層、３…
…N^-型エピタキシャル層、４……第１の緩衝用酸化膜、
５……第１の窒化膜（第１の膜）、６……多結晶シリコ
ン膜（第２の膜）、７……第２の窒化膜（第３の膜）、
８……CVD酸化膜（第４の膜）、9,9′……レジスト層、
10……開口部、11……熱酸化膜（第５の膜）、12……熱
酸化膜（第６の膜）、13……溝、14……第３の窒化膜、
15……熱酸化膜（第７の膜）、16……溝、17……熱酸化
膜、18……多結晶シリコン膜、19……熱酸化膜、20……
素子形成領域、21……CVD酸化膜。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/76

Claims (1)

【特許請求の範囲】
1. 【請求項１】第１導電型の半導体材料上に濃度の相異な
   る第２導電型の第１の拡散層と該第１の拡散層上に第２
   の拡散層が積層した半導体基体に形成された半導体集積
   回路装置において、前記半導体基体の一主面に耐酸化性
   の第１の膜を形成し、その全面に多結晶半導体材料によ
   る第２の膜を形成し、その第２の膜の選択された領域を
   膜厚の異なる２つの領域からなる酸化膜である第３の膜
   に変換する工程と、その第３の膜を表面上に有しない領
   域の前記半導体基体の表面を露出する工程と、これによ
   り露出した前記半導体基体の表面領域に第１の溝を形成
   し、該第１の溝の表面を酸化膜である第４の膜に変換
   し、該第４の膜の底部が前記第１の拡散層に達し、該第
   ４の膜の表面が前記半導体基体の表面と概ね等しくなる
   ようにする工程と、その後、前記第３の膜の膜厚の薄い
   領域を表面上に有する領域の前記半導体基体に概ね垂直
   な側壁を持ち、前記半導体材料内に達する第２の溝を形
   成する工程と、その後、前記半導体基体上の全面に埋込
   み材料を被着させて前記第２の溝を埋める工程と、その
   埋込み材料を前記半導体基体の表面と概ね等しい面まで
   継続的に除去する工程とを有することを特徴とする半導
   体集積回路装置の製造方法。