JPH0741228Y2 - デジタル信号多重化装置 - Google Patents
デジタル信号多重化装置Info
- Publication number
- JPH0741228Y2 JPH0741228Y2 JP11712988U JP11712988U JPH0741228Y2 JP H0741228 Y2 JPH0741228 Y2 JP H0741228Y2 JP 11712988 U JP11712988 U JP 11712988U JP 11712988 U JP11712988 U JP 11712988U JP H0741228 Y2 JPH0741228 Y2 JP H0741228Y2
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- signal
- circuit
- multiplexed
- frequency
- Prior art date
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- Expired - Lifetime
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- Time-Division Multiplex Systems (AREA)
Description
【考案の詳細な説明】 「産業上の利用分野」 この考案は多重化出力信号と同速度のクロック信号を分
周して分周クロック信号を発生し、その分周クロック信
号によりパターン発生部から被多重化信号を発生し、そ
の被多重化信号と、分周クロック信号と、上記クロック
信号とを入力して多重化回路から多重化信号を発生する
デジタル信号多重化装置に関する。
周して分周クロック信号を発生し、その分周クロック信
号によりパターン発生部から被多重化信号を発生し、そ
の被多重化信号と、分周クロック信号と、上記クロック
信号とを入力して多重化回路から多重化信号を発生する
デジタル信号多重化装置に関する。
「従来の技術」 第３図に従来のデジタル信号多重化装置を示す。クロッ
ク発生器11から多重化出力信号と同速度のクロック信号
が発生され、そのクロック信号は分周回路12で被多重化
信号と同速度の分周クロック信号に分周される。この分
周回路12よりの分周クロック信号によりパターン発生部
13から被多重化信号が出力される。その被多重化信号は
多重化回路14へ供給される。多重化回路14へはクロック
発生器11からのクロック信号が遅延回路15を通じて供給
され、また分周回路12からの分周クロック信号が遅延回
路16を通じて供給される。被多重化信号はこれらクロッ
ク信号、分周クロック信号のタイミングで制御されて多
重化される。
ク発生器11から多重化出力信号と同速度のクロック信号
が発生され、そのクロック信号は分周回路12で被多重化
信号と同速度の分周クロック信号に分周される。この分
周回路12よりの分周クロック信号によりパターン発生部
13から被多重化信号が出力される。その被多重化信号は
多重化回路14へ供給される。多重化回路14へはクロック
発生器11からのクロック信号が遅延回路15を通じて供給
され、また分周回路12からの分周クロック信号が遅延回
路16を通じて供給される。被多重化信号はこれらクロッ
ク信号、分周クロック信号のタイミングで制御されて多
重化される。
この従来の多重化装置においては分周回路12や遅延回路
16によってジッタが発生し、遅延回路16の出力分周クロ
ック信号と、遅延回路15の出力クロック信号との位相差
が一定せず、リタイミングエラーを発生し易い欠点があ
った。
16によってジッタが発生し、遅延回路16の出力分周クロ
ック信号と、遅延回路15の出力クロック信号との位相差
が一定せず、リタイミングエラーを発生し易い欠点があ
った。
従来において第４図に示すようにクロック発生器11から
のクロック信号を遅延回路17,18を順次通して多重化回
路14へ供給し、また遅延回路17の出力クロック信号を分
周回路19で分周し、その分周出力を多重化回路14へ供給
することも行われている。この場合遅延回路17により大
きな遅延をもたせることにより、遅延回路18の出力クロ
ック信号と、分周回路19の出力分周クロック信号との間
のジッタは少なくなるが、クロック信号の分周回路が12
と19との２系統となるため、１系統の分周がミスを起す
と、多重化信号のデータの順序がずれる欠点があった。
のクロック信号を遅延回路17,18を順次通して多重化回
路14へ供給し、また遅延回路17の出力クロック信号を分
周回路19で分周し、その分周出力を多重化回路14へ供給
することも行われている。この場合遅延回路17により大
きな遅延をもたせることにより、遅延回路18の出力クロ
ック信号と、分周回路19の出力分周クロック信号との間
のジッタは少なくなるが、クロック信号の分周回路が12
と19との２系統となるため、１系統の分周がミスを起す
と、多重化信号のデータの順序がずれる欠点があった。
「課題を解決するための手段」 この考案によれば分周回路よりも分周クロック信号を、
クロック発生器よりのクロック信号によって同期化回路
でリタイミングして多重化回路へ供給する。
クロック発生器よりのクロック信号によって同期化回路
でリタイミングして多重化回路へ供給する。
「実施例」 第１図はこの考案の実施例を示し、第３図、第４図と対
応する部分には同一符号を付けてある。
応する部分には同一符号を付けてある。
クロック発生器11よりの多重出力信号と同速度のクロッ
ク信号は遅延回路17,18を通じて多重化回路14へ供給さ
れる。分周回路12よりの分周クロック信号はクロック信
号によって同期化回路21でリタイミングされて多重化回
路14へ供給される。同期化回路21は例えばＤ形フリップ
フロップよりなり、そのＤ形フリップフロップ21のデー
タ端子Ｄへ分周回路12の分周クロック信号が遅延回路16
を通じて供給され、Ｄ形フリップフロップ21のクロック
端子Ｃへ遅延回路17よりクロック信号が供給され、Ｄ形
フリップフロップ21の出力端子Ｑの出力が多重化回路14
へ供給される。
ク信号は遅延回路17,18を通じて多重化回路14へ供給さ
れる。分周回路12よりの分周クロック信号はクロック信
号によって同期化回路21でリタイミングされて多重化回
路14へ供給される。同期化回路21は例えばＤ形フリップ
フロップよりなり、そのＤ形フリップフロップ21のデー
タ端子Ｄへ分周回路12の分周クロック信号が遅延回路16
を通じて供給され、Ｄ形フリップフロップ21のクロック
端子Ｃへ遅延回路17よりクロック信号が供給され、Ｄ形
フリップフロップ21の出力端子Ｑの出力が多重化回路14
へ供給される。
例えば2Gb/sの多重化信号を出力する場合にクロック発
生器11から2GHzのクロック信号が第２図22に示すよう発
生される。分周回路12の分周比Ｎを４とすると、分周回
路12の出力分周クロック信号は第２図23に示すように50
0MHzとなる。この分周クロック信号によりパターン発生
部13が駆動され、パターン発生部13から500Mb/sの被多
重化データ24A,24B,24C,24Dが出力される。この被多重
化データはパターン発生部13のデバイス回路、配線によ
り分周回路12の分周クロック信号23より遅延を受けてい
る。この被多重化データを多重化回路14で多重化するに
は、分周回路12の分周クロック信号23を遅延させ、また
クロック発生器11のクロック信号22をも遅延させタイミ
ングを合せる必要がある。
生器11から2GHzのクロック信号が第２図22に示すよう発
生される。分周回路12の分周比Ｎを４とすると、分周回
路12の出力分周クロック信号は第２図23に示すように50
0MHzとなる。この分周クロック信号によりパターン発生
部13が駆動され、パターン発生部13から500Mb/sの被多
重化データ24A,24B,24C,24Dが出力される。この被多重
化データはパターン発生部13のデバイス回路、配線によ
り分周回路12の分周クロック信号23より遅延を受けてい
る。この被多重化データを多重化回路14で多重化するに
は、分周回路12の分周クロック信号23を遅延させ、また
クロック発生器11のクロック信号22をも遅延させタイミ
ングを合せる必要がある。
そこで分周クロック信号23を遅延回路16で遅延して第２
図25に示す信号とし、またクロック信号22を遅延回路17
で遅延して第２図26に示す信号とし、同期化回路21で遅
延クロック信号26により遅延分周クロック信号25がリタ
イミングされ、第２図27に示す信号27とされ、この信号
27が多重化回路14へ供給される。この信号27と、遅延ク
ロック信号26に一定量の遅延をかけた信号とで多重化回
路14が動作され、第２図28に示す多重化信号が得られ
る。
図25に示す信号とし、またクロック信号22を遅延回路17
で遅延して第２図26に示す信号とし、同期化回路21で遅
延クロック信号26により遅延分周クロック信号25がリタ
イミングされ、第２図27に示す信号27とされ、この信号
27が多重化回路14へ供給される。この信号27と、遅延ク
ロック信号26に一定量の遅延をかけた信号とで多重化回
路14が動作され、第２図28に示す多重化信号が得られ
る。
なお分周クロック信号に対するリタイミングは多段に行
ってもよい。
ってもよい。
「考案の効果」 高速では分周回路12は一般に非同期分周となるためジッ
タが生じる。しかしこの考案では分周クロック信号はク
ロック信号でリタイミングされるため、多重化回路14へ
供給されるクロック信号と分周クロック信号との間にジ
ッタがないものとなり、多重化回路14が正常に動作す
る。
タが生じる。しかしこの考案では分周クロック信号はク
ロック信号でリタイミングされるため、多重化回路14へ
供給されるクロック信号と分周クロック信号との間にジ
ッタがないものとなり、多重化回路14が正常に動作す
る。
第１図はこの考案の実施例を示すブロック図、第２図は
第１図の動作例を示すタイムチャート、第３図及び第４
図はそれぞれ従来の多重化装置を示すブロック図であ
る。
第１図の動作例を示すタイムチャート、第３図及び第４
図はそれぞれ従来の多重化装置を示すブロック図であ
る。
Claims (1)
- 【請求項１】多重化出力信号と同速度のクロック信号を
受け、それを分周し、被多重化信号と同速度の分周クロ
ック信号を発生する分周回路と、 その分周回路よりの分周クロック信号により被多重化信
号を出力するパターン発生部と、 そのパターン発生部より出力された被多重化信号と、上
記分周回路よりの分周クロック信号と、多重化出力信号
と同速度のクロック信号とを受け、多重化信号を発生す
る多重化回路とを備えたデジタル信号多重化装置におい
て、 上記分周クロック信号を上記クロック信号によってリタ
イミングして上記多重化回路へ供給する同期化回路を設
けたことを特徴とするデジタル信号多重化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11712988U JPH0741228Y2 (ja) | 1988-09-05 | 1988-09-05 | デジタル信号多重化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11712988U JPH0741228Y2 (ja) | 1988-09-05 | 1988-09-05 | デジタル信号多重化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0238838U JPH0238838U (ja) | 1990-03-15 |
| JPH0741228Y2 true JPH0741228Y2 (ja) | 1995-09-20 |
Family
ID=31360298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11712988U Expired - Lifetime JPH0741228Y2 (ja) | 1988-09-05 | 1988-09-05 | デジタル信号多重化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0741228Y2 (ja) |
-
1988
- 1988-09-05 JP JP11712988U patent/JPH0741228Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0238838U (ja) | 1990-03-15 |
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