JP2970296B2 - データ多重化回路 - Google Patents
データ多重化回路Info
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- JP2970296B2 JP2970296B2 JP6278193A JP6278193A JP2970296B2 JP 2970296 B2 JP2970296 B2 JP 2970296B2 JP 6278193 A JP6278193 A JP 6278193A JP 6278193 A JP6278193 A JP 6278193A JP 2970296 B2 JP2970296 B2 JP 2970296B2
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- Japan
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- signal
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- clock signal
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Description
【0001】
【産業上の利用分野】この発明は、データを多重化して
高速なデータを発生させるデータ多重化回路についての
ものであり、任意周波数に対応したデータ多重化回路に
ついてのものである。
高速なデータを発生させるデータ多重化回路についての
ものであり、任意周波数に対応したデータ多重化回路に
ついてのものである。
【0002】
【従来の技術】次に、従来技術によるデータ多重化回路
のブロック図を図4に示す。図4の11はデータ発生回
路、4は多重回路、6は分周回路、8はリタイミング回
路、7と15とは位相調整用の遅延素子である。
のブロック図を図4に示す。図4の11はデータ発生回
路、4は多重回路、6は分周回路、8はリタイミング回
路、7と15とは位相調整用の遅延素子である。
【0003】分周回路6は、入力クロック端子20より
クロック信号20Aを入力し、分周クロック信号6Aを
発生する。分周クロック信号6Aはデータ発生回路11
に入力される。データ発生回路11は、分周クロック信
号6Aに同期したデータ信号11Aを発生する。
クロック信号20Aを入力し、分周クロック信号6Aを
発生する。分周クロック信号6Aはデータ発生回路11
に入力される。データ発生回路11は、分周クロック信
号6Aに同期したデータ信号11Aを発生する。
【0004】遅延素子15は、分周回路6の分周クロッ
ク信号6Aを入力とし、遅延信号15Aを出力する。多
重回路4は、データ信号11Aと遅延信号15Aとを入
力し、この遅延信号15Aを同期クロック信号として多
重化を行う。すなわち、遅延信号15Aは、データ信号
11Aの位相に調整された多重クロック信号となり、多
重回路4で多重化データ信号14Aを発生させる。
ク信号6Aを入力とし、遅延信号15Aを出力する。多
重回路4は、データ信号11Aと遅延信号15Aとを入
力し、この遅延信号15Aを同期クロック信号として多
重化を行う。すなわち、遅延信号15Aは、データ信号
11Aの位相に調整された多重クロック信号となり、多
重回路4で多重化データ信号14Aを発生させる。
【0005】遅延素子7は、入力クロック端子20から
入力するクロック信号20Aを遅延し、遅延信号7Aを
出力する。リタイミング回路8は、データ信号14Aと
遅延信号7Aとを入力する。遅延信号7Aは、データ信
号14Aの位相に調整されたリタイミングクロックとな
り、データ信号14Aをリタイミングして出力端子21
より多重化した信号を出力する。
入力するクロック信号20Aを遅延し、遅延信号7Aを
出力する。リタイミング回路8は、データ信号14Aと
遅延信号7Aとを入力する。遅延信号7Aは、データ信
号14Aの位相に調整されたリタイミングクロックとな
り、データ信号14Aをリタイミングして出力端子21
より多重化した信号を出力する。
【0006】つぎに、図4の動作を図5のタイムチャー
トを参照して説明する。図5で、20Aは入力クロック
信号20の波形であり、6Aは分周回路6の出力波形で
ある。図5では、入力クロック信号20は4分周されて
出力されている。分周回路6の出力6Aは、入力クロッ
クより遅延時間T1 だけ遅れて発生する。
トを参照して説明する。図5で、20Aは入力クロック
信号20の波形であり、6Aは分周回路6の出力波形で
ある。図5では、入力クロック信号20は4分周されて
出力されている。分周回路6の出力6Aは、入力クロッ
クより遅延時間T1 だけ遅れて発生する。
【0007】11Aはデータ発生回路11より出力され
るデータ信号であり、分周回路6の出力6Aがデータ発
生回路11に入力してから遅延時間T2 だけ遅れて発生
する。15Aは遅延素子15の出力波形であり、出力6
Aの波形より遅延時間T7 だけ遅れて発生する。出力1
5Aは、データ信号11Aに位相をあわせた多重クロッ
ク信号の波形であり、データ信号11Aのデータの中心
でクロックを発生するように調整されている。
るデータ信号であり、分周回路6の出力6Aがデータ発
生回路11に入力してから遅延時間T2 だけ遅れて発生
する。15Aは遅延素子15の出力波形であり、出力6
Aの波形より遅延時間T7 だけ遅れて発生する。出力1
5Aは、データ信号11Aに位相をあわせた多重クロッ
ク信号の波形であり、データ信号11Aのデータの中心
でクロックを発生するように調整されている。
【0008】14Aは多重回路4の出力波形であり、多
重回路4の動作時間の分だけ遅延し、遅延時間T5 だけ
遅れて発生する。7Aは遅延素子7の出力波形であり、
クロック信号20Aの波形より遅延時間T8 だけ遅延し
て発生する。この出力7Aは、データ信号14Aに位相
をあわせたリタイミングクロックの波形である。
重回路4の動作時間の分だけ遅延し、遅延時間T5 だけ
遅れて発生する。7Aは遅延素子7の出力波形であり、
クロック信号20Aの波形より遅延時間T8 だけ遅延し
て発生する。この出力7Aは、データ信号14Aに位相
をあわせたリタイミングクロックの波形である。
【0009】
【発明が解決しようとする課題】しかし図4の構成で
は、多重回路4への多重クロック信号15Aは、遅延素
子15によってデータ発生回路11の遅延量T2 と多重
回路4への入力余裕を考慮した時間T7 分遅らせる必要
がある。また、リタイミング回路8へのリタイミングク
ロック信号7Aは、遅延素子7によって、分周回路6の
遅延量T1 と多重回路4への分周クロック信号の遅延量
T7 と多重回路4の遅延量T5 とリタイミング回路8へ
の入力余裕を考慮した時間T8 分遅らせる必要がある。
は、多重回路4への多重クロック信号15Aは、遅延素
子15によってデータ発生回路11の遅延量T2 と多重
回路4への入力余裕を考慮した時間T7 分遅らせる必要
がある。また、リタイミング回路8へのリタイミングク
ロック信号7Aは、遅延素子7によって、分周回路6の
遅延量T1 と多重回路4への分周クロック信号の遅延量
T7 と多重回路4の遅延量T5 とリタイミング回路8へ
の入力余裕を考慮した時間T8 分遅らせる必要がある。
【0010】このように、多重度が上がるにしたがっ
て、データ発生回路内部の絶対遅延時間が増大し、それ
に合わせる多重クロック信号15A、リタイミングクロ
ック信号7Aの絶対遅延時間量が増大する。
て、データ発生回路内部の絶対遅延時間が増大し、それ
に合わせる多重クロック信号15A、リタイミングクロ
ック信号7Aの絶対遅延時間量が増大する。
【0011】この発明は、多重クロック信号とデータ信
号との位相関係を一定に保つようにデータ発生回路への
供給クロック信号の位相を制御することにより、遅延素
子の遅延量の少ないデータ多重化回路を提供することを
目的とする。
号との位相関係を一定に保つようにデータ発生回路への
供給クロック信号の位相を制御することにより、遅延素
子の遅延量の少ないデータ多重化回路を提供することを
目的とする。
【0012】
【課題を解決するための手段】この目的を達成するため
に、この発明では、入力クロック信号20Aを分周して
分周クロック信号6Aを出力する分周回路6と、分周ク
ロック信号6Aを入力してこの分周クロック信号6Aに
同期したデータ信号1Aを出力するデータ発生回路1
と、データ信号1Aを入力し、分周クロック信号6Aを
所定量遅延した遅延クロック信号を多重クロック信号と
してデータ信号1Aの多重化を行う多重回路4とを具備
したデータ多重化回路において、データ発生回路1から
出力されるデータ信号1Aの出力に合わせた参照信号1
Bと分周クロック信号6Aとを入力し、両信号の位相差
を表わす信号2Aを出力する位相比較回路2と、データ
発生回路1に入力される分周クロック信号6Aの位相遅
延量を変化させる可変遅延回路5と、位相差を表わす信
号2Aを入力し、これが多重回路4で多重可能な位相差
となるように可変遅延回路5を制御する制御信号3Aを
出力するループフィルタ3とを設ける。
に、この発明では、入力クロック信号20Aを分周して
分周クロック信号6Aを出力する分周回路6と、分周ク
ロック信号6Aを入力してこの分周クロック信号6Aに
同期したデータ信号1Aを出力するデータ発生回路1
と、データ信号1Aを入力し、分周クロック信号6Aを
所定量遅延した遅延クロック信号を多重クロック信号と
してデータ信号1Aの多重化を行う多重回路4とを具備
したデータ多重化回路において、データ発生回路1から
出力されるデータ信号1Aの出力に合わせた参照信号1
Bと分周クロック信号6Aとを入力し、両信号の位相差
を表わす信号2Aを出力する位相比較回路2と、データ
発生回路1に入力される分周クロック信号6Aの位相遅
延量を変化させる可変遅延回路5と、位相差を表わす信
号2Aを入力し、これが多重回路4で多重可能な位相差
となるように可変遅延回路5を制御する制御信号3Aを
出力するループフィルタ3とを設ける。
【0013】
【作用】入力クロックは多重回路用分周回路6で分周さ
れ、多重回路4と位相比較回路2とに送られる。さらに
可変遅延回路5を通してデータ発生回路1に送られる。
データ発生回路1はデータを出力すると共に、このデー
タを多重化するために必要な位相を持つ参照信号を位相
比較回路2に送る。位相比較回路2は、参照信号と多重
クロックとの位相を比較し、その比較結果をループフィ
ルタ3に送る。ループフィルタ3は、位相ずれに応じた
制御信号を可変遅延回路5に送る。可変遅延回路5では
制御信号に応じてデータ発生回路に送られるクロックを
遅延させる。この結果、多重クロックと参照信号との位
相が一致し、多重回路に入力されるデータと多重クロッ
クとの位相関係が調整され多重可能となる。
れ、多重回路4と位相比較回路2とに送られる。さらに
可変遅延回路5を通してデータ発生回路1に送られる。
データ発生回路1はデータを出力すると共に、このデー
タを多重化するために必要な位相を持つ参照信号を位相
比較回路2に送る。位相比較回路2は、参照信号と多重
クロックとの位相を比較し、その比較結果をループフィ
ルタ3に送る。ループフィルタ3は、位相ずれに応じた
制御信号を可変遅延回路5に送る。可変遅延回路5では
制御信号に応じてデータ発生回路に送られるクロックを
遅延させる。この結果、多重クロックと参照信号との位
相が一致し、多重回路に入力されるデータと多重クロッ
クとの位相関係が調整され多重可能となる。
【0014】
【実施例】次にこの発明によるデータ多重化回路の実施
例の構成を図1に示す。図1の1はデータ発生回路、2
は位相比較回路、3はループフィルタ、5は可変遅延回
路である。図1で、多重回路4、多重回路用分周回路
6、遅延素子7およびリタイミング回路8は図4と同じ
である。図1では、位相比較回路、ループフィルタ3お
よび可変遅延回路5により、図4で示した遅延素子15
を省略し、データ発生回路へのクロック供給回路が構成
されている。
例の構成を図1に示す。図1の1はデータ発生回路、2
は位相比較回路、3はループフィルタ、5は可変遅延回
路である。図1で、多重回路4、多重回路用分周回路
6、遅延素子7およびリタイミング回路8は図4と同じ
である。図1では、位相比較回路、ループフィルタ3お
よび可変遅延回路5により、図4で示した遅延素子15
を省略し、データ発生回路へのクロック供給回路が構成
されている。
【0015】データ発生回路1は、データを多重化する
ために必要な位相を持つ参照信号1Bを発生させる。参
照信号1Bは、多重クロック信号6Aと位相比較回路2
で比較され、その出力は、ループフィルタ3により、位
相差に応じた制御信号3Aに変換され可変遅延回路5の
信号遅延量を変化させる。
ために必要な位相を持つ参照信号1Bを発生させる。参
照信号1Bは、多重クロック信号6Aと位相比較回路2
で比較され、その出力は、ループフィルタ3により、位
相差に応じた制御信号3Aに変換され可変遅延回路5の
信号遅延量を変化させる。
【0016】データ発生回路1、位相比較回路2、ルー
プフィルタ3、及び可変遅延回路5から構成されるフィ
ードバックループにより、多重クロック信号6Aと参照
信号1Bの位相が一致するよう制御される。その結果、
データ発生回路1から出力されるデータ信号1Aは、多
重回路4で多重クロック信号6Aによりデータを多重化
するのに必要な位相関係となる。
プフィルタ3、及び可変遅延回路5から構成されるフィ
ードバックループにより、多重クロック信号6Aと参照
信号1Bの位相が一致するよう制御される。その結果、
データ発生回路1から出力されるデータ信号1Aは、多
重回路4で多重クロック信号6Aによりデータを多重化
するのに必要な位相関係となる。
【0017】多重回路4で多重クロック信号6Aにより
多重化されたデータ信号4Aは、データ発生回路1の絶
対遅延時間の影響を考慮する必要がなくなるため、リタ
イミング回路8に入力されるリタイミングクロック信号
7Aの位相調整用遅延素子7の遅延量としては、分周回
路6と多重回路4の遅延量でよい。したがって、多重ク
ロック信号6Aとリタイミングクロック7Aは、データ
発生回路の位相と絶対的にあっている必要はなく、任意
の周波数においても多重化することができる。
多重化されたデータ信号4Aは、データ発生回路1の絶
対遅延時間の影響を考慮する必要がなくなるため、リタ
イミング回路8に入力されるリタイミングクロック信号
7Aの位相調整用遅延素子7の遅延量としては、分周回
路6と多重回路4の遅延量でよい。したがって、多重ク
ロック信号6Aとリタイミングクロック7Aは、データ
発生回路の位相と絶対的にあっている必要はなく、任意
の周波数においても多重化することができる。
【0018】図1の可変遅延回路5の制御信号3Aと可
変遅延量との関係を図2により説明する。可変遅延回路
5では制御信号3Aにより連続的にその遅延量がクロッ
ク1周期分の時間だけ変化するため、多重クロック信号
6Aから制御信号3Aにより連続的に遅延量が変化する
データ発生回路用入力クロック信号5Aを発生する事が
できる。
変遅延量との関係を図2により説明する。可変遅延回路
5では制御信号3Aにより連続的にその遅延量がクロッ
ク1周期分の時間だけ変化するため、多重クロック信号
6Aから制御信号3Aにより連続的に遅延量が変化する
データ発生回路用入力クロック信号5Aを発生する事が
できる。
【0019】次に、図1のタイムチャートを図3に示
す。図3において、クロック信号20AのパルスP1 か
らパルスP2 の間は、可変遅延回路5への制御信号3A
を接続しないで位相が制御されていない状態を示し、パ
ルスP2 からは位相が制御された状態の波形図をあらわ
す。
す。図3において、クロック信号20AのパルスP1 か
らパルスP2 の間は、可変遅延回路5への制御信号3A
を接続しないで位相が制御されていない状態を示し、パ
ルスP2 からは位相が制御された状態の波形図をあらわ
す。
【0020】図3で、20Aは入力クロック信号の波
形、6Aはデータ多重回路用分周回路6より出力される
分周クロック信号の波形である。多重クロック信号6A
は分周回路6の遅延分であるTd1遅れで発生する。
形、6Aはデータ多重回路用分周回路6より出力される
分周クロック信号の波形である。多重クロック信号6A
は分周回路6の遅延分であるTd1遅れで発生する。
【0021】1Aはデータ発生回路1の出力データ信号
の波形、1Bはデータ発生回路1の参照信号の波形であ
る。データ信号1Aはデータ発生回路1の遅延分である
Td2遅れて発生する。参照信号1Bは、データ信号1A
が多重化されるために必要な位相を持って発生される。
の波形、1Bはデータ発生回路1の参照信号の波形であ
る。データ信号1Aはデータ発生回路1の遅延分である
Td2遅れて発生する。参照信号1Bは、データ信号1A
が多重化されるために必要な位相を持って発生される。
【0022】3Aは位相比較回路2の位相差に応じたル
ープフィルタ3の出力波形であり、5Aは可変遅延回路
の出力信号で、制御信号3Aにより遅延量が制御された
データ発生回路用入力クロック波形である。
ープフィルタ3の出力波形であり、5Aは可変遅延回路
の出力信号で、制御信号3Aにより遅延量が制御された
データ発生回路用入力クロック波形である。
【0023】パルスP1 からパルスP2 の位相が制御さ
れていない状態の間では、可変遅延回路5の遅延量はT
d3となっている。そして多重クロック信号6Aと参照信
号1Bとの位相比較の結果、参照信号1Bの位相が進ん
でいるため、ループフィルタ3の出力である制御信号3
Aは、可変遅延回路5の遅延量を増加させるように動作
している。
れていない状態の間では、可変遅延回路5の遅延量はT
d3となっている。そして多重クロック信号6Aと参照信
号1Bとの位相比較の結果、参照信号1Bの位相が進ん
でいるため、ループフィルタ3の出力である制御信号3
Aは、可変遅延回路5の遅延量を増加させるように動作
している。
【0024】パルスP2 以降は、位相が制御され可変遅
延回路5の遅延量がTd4と増加することにより、多重ク
ロック信号6Aと参照信号1Bの位相が一致している。
したがって、多重クロック信号6Aでデータ信号1Aを
多重化することができる。
延回路5の遅延量がTd4と増加することにより、多重ク
ロック信号6Aと参照信号1Bの位相が一致している。
したがって、多重クロック信号6Aでデータ信号1Aを
多重化することができる。
【0025】また、4Aは多重回路4の出力波形、7A
はリタイミングクロックの波形である。4Aは多重回路
4の遅延分Td5遅れて発生する。リタイミングクロック
信号7Aは、多重回路4の出力4Aにだけ位相があって
いればよく、遅延量Td6は多重用分周回路6の遅延Td1
と多重回路4の遅延Td5の和となる。
はリタイミングクロックの波形である。4Aは多重回路
4の遅延分Td5遅れて発生する。リタイミングクロック
信号7Aは、多重回路4の出力4Aにだけ位相があって
いればよく、遅延量Td6は多重用分周回路6の遅延Td1
と多重回路4の遅延Td5の和となる。
【0026】
【発明の効果】この発明によれば、多重クロック信号6
Aに対してデータ発生回路1の参照信号1Bが位相制御
され、その結果、多重回路4で多重化が可能なようにデ
ータ発生回路1のデータ1Aが位相制御されるので、遅
延時間Td2の分を遅延させる必要がない。また、多重ク
ロック信号6Aに対して位相の決定するリタイミングク
ロック信号7AもTd2の遅延分がなくなるため、多重回
路4の遅延時間Td5と分周回路6の遅延時間Td1の分だ
け遅延させればよく、任意の遅延量のデータ発生回路に
対応し、任意の周波数での多重化も可能になる。
Aに対してデータ発生回路1の参照信号1Bが位相制御
され、その結果、多重回路4で多重化が可能なようにデ
ータ発生回路1のデータ1Aが位相制御されるので、遅
延時間Td2の分を遅延させる必要がない。また、多重ク
ロック信号6Aに対して位相の決定するリタイミングク
ロック信号7AもTd2の遅延分がなくなるため、多重回
路4の遅延時間Td5と分周回路6の遅延時間Td1の分だ
け遅延させればよく、任意の遅延量のデータ発生回路に
対応し、任意の周波数での多重化も可能になる。
【図1】この発明によるデータ多重化回路の実施例を示
す機能ブロック図である。
す機能ブロック図である。
【図2】図1の可変遅延回路5の可変遅延量の特性図で
ある。
ある。
【図3】図1のタイムチャートである。
【図4】従来のデータ多重化回路の構成図である。
【図5】図4のタイムチャートである。
1 データ発生回路 2 位相比較回路 3 ループフィルタ 4 多重回路 5 可変遅延回路 6 分周回路 7 遅延素子 8 リタイミング回路
Claims (1)
- 【請求項1】 入力クロック信号(20A) を分周して分周
クロック信号(6A)を出力する分周回路(6) と、分周クロ
ック信号(6A)を入力してこの分周クロック信号(6A)に同
期したデータ信号(1A)を出力するデータ発生回路(1)
と、データ信号(1A)を入力し、分周クロック信号(6A)を
所定量遅延した遅延クロック信号を多重クロック信号と
してデータ信号(1A)の多重化を行う多重回路(4) とを備
えるデータ多重化回路において、 データ発生回路(1) から出力されるデータ信号(1A)の出
力に合わせた参照信号(1B)と分周クロック信号(6A)とを
入力し、両信号の位相差を表わす信号(2A)を出力する位
相比較回路(2) と、 データ発生回路(1) に入力される分周クロック信号(6A)
の位相遅延量を変化させる可変遅延回路(5) と、 位相差を表わす信号(2A)を入力し、これが多重回路(4)
で多重可能な位相差となるように可変遅延回路(5) を制
御する制御信号(3A)を出力するループフィルタ(3) を備
える事を特徴とするデータ多重化回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6278193A JP2970296B2 (ja) | 1993-02-26 | 1993-02-26 | データ多重化回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6278193A JP2970296B2 (ja) | 1993-02-26 | 1993-02-26 | データ多重化回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06252872A JPH06252872A (ja) | 1994-09-09 |
JP2970296B2 true JP2970296B2 (ja) | 1999-11-02 |
Family
ID=13210251
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6278193A Expired - Lifetime JP2970296B2 (ja) | 1993-02-26 | 1993-02-26 | データ多重化回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2970296B2 (ja) |
-
1993
- 1993-02-26 JP JP6278193A patent/JP2970296B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH06252872A (ja) | 1994-09-09 |
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