JPS61247125A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPS61247125A JPS61247125A JP60090440A JP9044085A JPS61247125A JP S61247125 A JPS61247125 A JP S61247125A JP 60090440 A JP60090440 A JP 60090440A JP 9044085 A JP9044085 A JP 9044085A JP S61247125 A JPS61247125 A JP S61247125A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- clock
- trigger circuit
- jitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、信号の位相をクロックの位相に同期させて出
力させるようにした位相同期回路に関するものである。
力させるようにした位相同期回路に関するものである。
(従来の技術)
ビデオプリンターへ画像信号を入力させる方式として、
輝度信号とビデオ同期信号が複合されたビデオ信号をビ
デオプリンターへ入力する複合信号入力方式と、輝度信
号とビデオ同期信号が分離されてそれぞれの信号を別個
にビデオプリンターへ入力する分離入力方式とがある。
輝度信号とビデオ同期信号が複合されたビデオ信号をビ
デオプリンターへ入力する複合信号入力方式と、輝度信
号とビデオ同期信号が分離されてそれぞれの信号を別個
にビデオプリンターへ入力する分離入力方式とがある。
この分離入力方式にあっては、輝度信号とビデオ同期信
号がビデオプリンターへ入力される信号経路の伝送速度
め相違等により輝度信号とビデオ同期信号に位相差を生
じさせ易い、このために、ビデオプリンター内部で輝度
信号とビデオ同期信号の位相差をなくす位相同期回路が
必要とされている。なお、位相差とは、同期のとれた2
つの信号A、Hの周期の始まりの時間的なずれをいう。
号がビデオプリンターへ入力される信号経路の伝送速度
め相違等により輝度信号とビデオ同期信号に位相差を生
じさせ易い、このために、ビデオプリンター内部で輝度
信号とビデオ同期信号の位相差をなくす位相同期回路が
必要とされている。なお、位相差とは、同期のとれた2
つの信号A、Hの周期の始まりの時間的なずれをいう。
従来の位相同期回路の一例の系統図を第3図に示す、第
3図におい〜て1位相同期回路lはトリガ回路2がDフ
リップフロップ回路からなり、D端子りに信号が与えら
れ、クロック端子GKにクロックが与えられ、Q端子Q
よりクロックに同−期した信号が出力される。なお、周
知のようにDフリップフロップ回路は、D端子りに与え
られた信号がクロック端子CKに与えられたクロックの
立ち上りまたは立ち下りで読み取られてQ端子Qより信
号が出力されるものである0例えば、クロックの立ち上
りで信号のrHJまたは「L」を読み取って、Q端子Q
に同期した信号を出力するものとする、モこで、第4r
lAのごとく、クロックの立ち上り時点t1と信号が「
H」またはrLJに切り換えられる時点がずれているな
らば、信号がrHJまたはrLJのいずれにあるかを確
実に読み取ることができ、信号が切り換えられた後の最
初のクロックの立ち上りt3で、確実にQ端子Qよりク
ロックに同期された信号が出力される。
3図におい〜て1位相同期回路lはトリガ回路2がDフ
リップフロップ回路からなり、D端子りに信号が与えら
れ、クロック端子GKにクロックが与えられ、Q端子Q
よりクロックに同−期した信号が出力される。なお、周
知のようにDフリップフロップ回路は、D端子りに与え
られた信号がクロック端子CKに与えられたクロックの
立ち上りまたは立ち下りで読み取られてQ端子Qより信
号が出力されるものである0例えば、クロックの立ち上
りで信号のrHJまたは「L」を読み取って、Q端子Q
に同期した信号を出力するものとする、モこで、第4r
lAのごとく、クロックの立ち上り時点t1と信号が「
H」またはrLJに切り換えられる時点がずれているな
らば、信号がrHJまたはrLJのいずれにあるかを確
実に読み取ることができ、信号が切り換えられた後の最
初のクロックの立ち上りt3で、確実にQ端子Qよりク
ロックに同期された信号が出力される。
(発明が解決しようとする問題点)
ところで1、第5図のごとく、クロックの立ち上り時点
t1と同時に信号がrHJまたはrLJに切り換えられ
ると、切り換え途中の値を読み取ることになり、信号を
rHJまたはrLJのいずれに読み取るか一定せずその
識別が不安定である。このために、Q端子Qに出力され
る信号がクロックの1周期分(t3− kl)だけ時間
的に前後に変動するジッターが生じ易い、ここで、ジッ
ターとは、位相ノイズとも称され、クロックの立ち上り
を基準として、Q端子Qに出力される信号の時間的変動
の差をいう、かかるクロックの1周期分(t3−tl)
のジッターにより、輝度信号とビデオ同期信号の位相差
を十分になくすことができず、ビデオプリンターを正し
く動作させることができないという問題点があった。
t1と同時に信号がrHJまたはrLJに切り換えられ
ると、切り換え途中の値を読み取ることになり、信号を
rHJまたはrLJのいずれに読み取るか一定せずその
識別が不安定である。このために、Q端子Qに出力され
る信号がクロックの1周期分(t3− kl)だけ時間
的に前後に変動するジッターが生じ易い、ここで、ジッ
ターとは、位相ノイズとも称され、クロックの立ち上り
を基準として、Q端子Qに出力される信号の時間的変動
の差をいう、かかるクロックの1周期分(t3−tl)
のジッターにより、輝度信号とビデオ同期信号の位相差
を十分になくすことができず、ビデオプリンターを正し
く動作させることができないという問題点があった。
本発明の目的は、上記した従来の位相同期回路の問題点
を解消するためになされたもので、ジッターを短縮する
ことができる位相同期回路を提供することにある。
を解消するためになされたもので、ジッターを短縮する
ことができる位相同期回路を提供することにある。
(問題を解決するための手段)
かかる目的を達成するために、本発明の位相同期回路は
、信号の位相をクロックの位相に同期させて出力させる
位相同期回路において、前記信号を第1のトリガ回路と
第2のトリガ回路にそれぞれ与え、前記クロックを前記
第1のトリガ回路に直接与えるとともに前記第2のトリ
ガ回路に遅延回路を介して与え、さらに、前記第1のト
リガ回路と前記第2のトリガ回路の出力を論理和回路に
与えて、論理和信号として出力させるように構成されて
いる。
、信号の位相をクロックの位相に同期させて出力させる
位相同期回路において、前記信号を第1のトリガ回路と
第2のトリガ回路にそれぞれ与え、前記クロックを前記
第1のトリガ回路に直接与えるとともに前記第2のトリ
ガ回路に遅延回路を介して与え、さらに、前記第1のト
リガ回路と前記第2のトリガ回路の出力を論理和回路に
与えて、論理和信号として出力させるように構成されて
いる。
(作用)
第1のトリガ回路と第2のトリガ回路で僅かに遅らせて
信号を読み取り、第1のトリガ回路と第2のトーリガ回
路の出力を論理和回路を介して出力させるので、出力さ
れる信号のジッターは第1のトリガ回路と第2のトリガ
回路の遅らせて信号を読み取る僅かな時間であり、従来
のクロック1周期分のジッターに比較して大幅に短縮で
きる。
信号を読み取り、第1のトリガ回路と第2のトーリガ回
路の出力を論理和回路を介して出力させるので、出力さ
れる信号のジッターは第1のトリガ回路と第2のトリガ
回路の遅らせて信号を読み取る僅かな時間であり、従来
のクロック1周期分のジッターに比較して大幅に短縮で
きる。
(実施例の説明)
以下、本発明の位相同期回路の一実施例を第1図および
第2図を参照して説明する。第1図は、本発明の位相同
期回路の一実施例の系統図であり、第2図は、第1図の
位相同期回路のタイムチャートである。
第2図を参照して説明する。第1図は、本発明の位相同
期回路の一実施例の系統図であり、第2図は、第1図の
位相同期回路のタイムチャートである。
第1図において5位相同期回路10は、Dフリップフロ
ップからなる第1のトリガ回路11と第2のトリガ回路
12が並列に設けられ、信号入力端子13が第1のトリ
ガ回路11と第2のトリガ回路12のそれぞれのD端子
りに接続され、クロック入力端子14が第1のトリガ回
路11のクロック端子Cにに接続されるとともに、遅延
回路15を介して第2のトリガ回路12のクロック端子
GKに接続されている。なお、この遅延回路15の遅延
時間は、信号の切り換え時間より長いがクロックIJl
1期分よりは短い僅かなものである。さらに、第1のト
リガ回路11と第2のトリガ回路12のそれぞれのQ端
子Qは5論理和回路18の入力端子に接続され、この論
理和回路1Bの出力端子が同期信号出力端子17に接続
されている。
ップからなる第1のトリガ回路11と第2のトリガ回路
12が並列に設けられ、信号入力端子13が第1のトリ
ガ回路11と第2のトリガ回路12のそれぞれのD端子
りに接続され、クロック入力端子14が第1のトリガ回
路11のクロック端子Cにに接続されるとともに、遅延
回路15を介して第2のトリガ回路12のクロック端子
GKに接続されている。なお、この遅延回路15の遅延
時間は、信号の切り換え時間より長いがクロックIJl
1期分よりは短い僅かなものである。さらに、第1のト
リガ回路11と第2のトリガ回路12のそれぞれのQ端
子Qは5論理和回路18の入力端子に接続され、この論
理和回路1Bの出力端子が同期信号出力端子17に接続
されている。
かかる構成において、クロックの立ち上り時点t1と同
時に信号がrlJからrHJに切り換えられると、第1
のトリガ回路11は信号を「H」またはrlJのいずれ
に読み取るか一定せずその識別が不安定であり、クロッ
ク1周期分(t3−tl)のジッターを生じさせる。し
かるに、第2のトリガ回路12には遅延回路15の遅延
時間(t2−tl)だけ遅れてクロックが与えられるの
で、第2のトリガ回路12のクロックの立ち上り時点t
2と信号の切り換え時点t1とは遅延時間(t2−tl
)だけずれることとなり、信号が「L」からrHJに切
り換えられていることを確実に読み取ることができ、第
2のトリガ回路12はジッターを生じさせない、そして
、第1のトリガ回路11と第2のトリガ回路12の出力
の論理和信号が論理和回路1Bより同期信号出力端子!
7に出力される。したがって、同期信号出力端子17に
出力される信号に生ずるジッターは遅延回路15の遅延
時間(t2−tl)であり、従来のクロック1周期分(
t3−tl)のジッターに比較して大幅に短縮すること
ができる。
時に信号がrlJからrHJに切り換えられると、第1
のトリガ回路11は信号を「H」またはrlJのいずれ
に読み取るか一定せずその識別が不安定であり、クロッ
ク1周期分(t3−tl)のジッターを生じさせる。し
かるに、第2のトリガ回路12には遅延回路15の遅延
時間(t2−tl)だけ遅れてクロックが与えられるの
で、第2のトリガ回路12のクロックの立ち上り時点t
2と信号の切り換え時点t1とは遅延時間(t2−tl
)だけずれることとなり、信号が「L」からrHJに切
り換えられていることを確実に読み取ることができ、第
2のトリガ回路12はジッターを生じさせない、そして
、第1のトリガ回路11と第2のトリガ回路12の出力
の論理和信号が論理和回路1Bより同期信号出力端子!
7に出力される。したがって、同期信号出力端子17に
出力される信号に生ずるジッターは遅延回路15の遅延
時間(t2−tl)であり、従来のクロック1周期分(
t3−tl)のジッターに比較して大幅に短縮すること
ができる。
このジッターの短縮により、輝度信号とビデオ同期信号
の位相差を従来に比較して大幅に短縮させることができ
、ビデオプリンターを確実に動作させることができる。
の位相差を従来に比較して大幅に短縮させることができ
、ビデオプリンターを確実に動作させることができる。
なお、上記の実施例では、本発明の位相同期回路10を
ビデオプリンターに適用させたものにつき説明したが、
この適用例に限られることなく、クロックに信号を同期
させて出力させるいかなる装置に適用しても良いことは
勿論である。
ビデオプリンターに適用させたものにつき説明したが、
この適用例に限られることなく、クロックに信号を同期
させて出力させるいかなる装置に適用しても良いことは
勿論である。
(発明の効果)
以上説明したように1本発明に係わる位相同期回路は、
第1のトリガ回路と第2のトリガ回路で僅かに遅らせて
信号を読み取り、第1のトリガ回路と第2のトリガ回路
の出力を論理和回路を介して出力させるので、論理和回
路から出力される信号に生ずるジッターは@1のトリガ
回路と第2のトリガ回路の遅らせて信号を読み取る僅か
な時間であり、従来のクロック1周期分のジッターに比
較して大幅に短縮させることができるという優れた効果
を奏する。
第1のトリガ回路と第2のトリガ回路で僅かに遅らせて
信号を読み取り、第1のトリガ回路と第2のトリガ回路
の出力を論理和回路を介して出力させるので、論理和回
路から出力される信号に生ずるジッターは@1のトリガ
回路と第2のトリガ回路の遅らせて信号を読み取る僅か
な時間であり、従来のクロック1周期分のジッターに比
較して大幅に短縮させることができるという優れた効果
を奏する。
第1図は1本発明の位相同期回路の一実施例の系統図で
あり、第2図は、第1図の位相同期回路のタイムチャー
トであり、第3@は、従来の位相同期回路の一例の系統
図であり、第4図は、第3図の位相同期回路でクロック
の立ち上り時点と信号が切り換えられる時点がずれた際
のタイムチャートであり、第5図は、第3図の位相同期
回路でクロックの立ち上り時点と同時に信号が切り換え
られる際のタイムチャートである。 1.10:位相同期回路。 11:第1のトリガ回路、 12:第2のトリガ回路、 15:遅延回路、lB:論理和回路。 第1図 第3図 第211 m4図 m5図 t+ ts
あり、第2図は、第1図の位相同期回路のタイムチャー
トであり、第3@は、従来の位相同期回路の一例の系統
図であり、第4図は、第3図の位相同期回路でクロック
の立ち上り時点と信号が切り換えられる時点がずれた際
のタイムチャートであり、第5図は、第3図の位相同期
回路でクロックの立ち上り時点と同時に信号が切り換え
られる際のタイムチャートである。 1.10:位相同期回路。 11:第1のトリガ回路、 12:第2のトリガ回路、 15:遅延回路、lB:論理和回路。 第1図 第3図 第211 m4図 m5図 t+ ts
Claims (1)
- 信号の位相をクロックの位相に同期させて出力させる位
相同期回路において、前記信号を第1のトリガ回路と第
2のトリガ回路にそれぞれ与え、前記クロックを前記第
1のトリガ回路に直接与えるとともに前記第2のトリガ
回路に遅延回路を介して与え、さらに、前記第1のトリ
ガ回路と前記第2のトリガ回路の出力を論理和回路に与
えて、論理和信号として出力させるようにしたことを特
徴とする位相同期回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60090440A JPS61247125A (ja) | 1985-04-25 | 1985-04-25 | 位相同期回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60090440A JPS61247125A (ja) | 1985-04-25 | 1985-04-25 | 位相同期回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61247125A true JPS61247125A (ja) | 1986-11-04 |
Family
ID=13998671
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60090440A Pending JPS61247125A (ja) | 1985-04-25 | 1985-04-25 | 位相同期回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61247125A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106330178A (zh) * | 2015-07-02 | 2017-01-11 | 龙芯中科技术有限公司 | 数字延时锁相环及控制数字延时锁相环的方法 |
-
1985
- 1985-04-25 JP JP60090440A patent/JPS61247125A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106330178A (zh) * | 2015-07-02 | 2017-01-11 | 龙芯中科技术有限公司 | 数字延时锁相环及控制数字延时锁相环的方法 |
CN106330178B (zh) * | 2015-07-02 | 2019-02-19 | 龙芯中科技术有限公司 | 数字延时锁相环及控制数字延时锁相环的方法 |
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