JPS61247125A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPS61247125A JPS61247125A JP60090440A JP9044085A JPS61247125A JP S61247125 A JPS61247125 A JP S61247125A JP 60090440 A JP60090440 A JP 60090440A JP 9044085 A JP9044085 A JP 9044085A JP S61247125 A JPS61247125 A JP S61247125A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- clock
- trigger circuit
- jitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、信号の位相をクロックの位相に同期させて出
力させるようにした位相同期回路に関するものである。
力させるようにした位相同期回路に関するものである。
（従来の技術）
ビデオプリンターへ画像信号を入力させる方式として、
輝度信号とビデオ同期信号が複合されたビデオ信号をビ
デオプリンターへ入力する複合信号入力方式と、輝度信
号とビデオ同期信号が分離されてそれぞれの信号を別個
にビデオプリンターへ入力する分離入力方式とがある。
輝度信号とビデオ同期信号が複合されたビデオ信号をビ
デオプリンターへ入力する複合信号入力方式と、輝度信
号とビデオ同期信号が分離されてそれぞれの信号を別個
にビデオプリンターへ入力する分離入力方式とがある。
この分離入力方式にあっては、輝度信号とビデオ同期信
号がビデオプリンターへ入力される信号経路の伝送速度
め相違等により輝度信号とビデオ同期信号に位相差を生
じさせ易い、このために、ビデオプリンター内部で輝度
信号とビデオ同期信号の位相差をなくす位相同期回路が
必要とされている。なお、位相差とは、同期のとれた２
つの信号Ａ、Ｈの周期の始まりの時間的なずれをいう。
号がビデオプリンターへ入力される信号経路の伝送速度
め相違等により輝度信号とビデオ同期信号に位相差を生
じさせ易い、このために、ビデオプリンター内部で輝度
信号とビデオ同期信号の位相差をなくす位相同期回路が
必要とされている。なお、位相差とは、同期のとれた２
つの信号Ａ、Ｈの周期の始まりの時間的なずれをいう。
従来の位相同期回路の一例の系統図を第３図に示す、第
３図におい〜て１位相同期回路ｌはトリガ回路２がＤフ
リップフロップ回路からなり、Ｄ端子りに信号が与えら
れ、クロック端子ＧＫにクロックが与えられ、Ｑ端子Ｑ
よりクロックに同−期した信号が出力される。なお、周
知のようにＤフリップフロップ回路は、Ｄ端子りに与え
られた信号がクロック端子ＣＫに与えられたクロックの
立ち上りまたは立ち下りで読み取られてＱ端子Ｑより信
号が出力されるものである０例えば、クロックの立ち上
りで信号のｒＨＪまたは「Ｌ」を読み取って、Ｑ端子Ｑ
に同期した信号を出力するものとする、モこで、第４ｒ
ｌＡのごとく、クロックの立ち上り時点ｔ１と信号が「
Ｈ」またはｒＬＪに切り換えられる時点がずれているな
らば、信号がｒＨＪまたはｒＬＪのいずれにあるかを確
実に読み取ることができ、信号が切り換えられた後の最
初のクロックの立ち上りｔ３で、確実にＱ端子Ｑよりク
ロックに同期された信号が出力される。
３図におい〜て１位相同期回路ｌはトリガ回路２がＤフ
リップフロップ回路からなり、Ｄ端子りに信号が与えら
れ、クロック端子ＧＫにクロックが与えられ、Ｑ端子Ｑ
よりクロックに同−期した信号が出力される。なお、周
知のようにＤフリップフロップ回路は、Ｄ端子りに与え
られた信号がクロック端子ＣＫに与えられたクロックの
立ち上りまたは立ち下りで読み取られてＱ端子Ｑより信
号が出力されるものである０例えば、クロックの立ち上
りで信号のｒＨＪまたは「Ｌ」を読み取って、Ｑ端子Ｑ
に同期した信号を出力するものとする、モこで、第４ｒ
ｌＡのごとく、クロックの立ち上り時点ｔ１と信号が「
Ｈ」またはｒＬＪに切り換えられる時点がずれているな
らば、信号がｒＨＪまたはｒＬＪのいずれにあるかを確
実に読み取ることができ、信号が切り換えられた後の最
初のクロックの立ち上りｔ３で、確実にＱ端子Ｑよりク
ロックに同期された信号が出力される。
（発明が解決しようとする問題点）
ところで１、第５図のごとく、クロックの立ち上り時点
ｔ１と同時に信号がｒＨＪまたはｒＬＪに切り換えられ
ると、切り換え途中の値を読み取ることになり、信号を
ｒＨＪまたはｒＬＪのいずれに読み取るか一定せずその
識別が不安定である。このために、Ｑ端子Ｑに出力され
る信号がクロックの１周期分（ｔ３− ｋｌ）だけ時間
的に前後に変動するジッターが生じ易い、ここで、ジッ
ターとは、位相ノイズとも称され、クロックの立ち上り
を基準として、Ｑ端子Ｑに出力される信号の時間的変動
の差をいう、かかるクロックの１周期分（ｔ３−ｔｌ）
のジッターにより、輝度信号とビデオ同期信号の位相差
を十分になくすことができず、ビデオプリンターを正し
く動作させることができないという問題点があった。
ｔ１と同時に信号がｒＨＪまたはｒＬＪに切り換えられ
ると、切り換え途中の値を読み取ることになり、信号を
ｒＨＪまたはｒＬＪのいずれに読み取るか一定せずその
識別が不安定である。このために、Ｑ端子Ｑに出力され
る信号がクロックの１周期分（ｔ３− ｋｌ）だけ時間
的に前後に変動するジッターが生じ易い、ここで、ジッ
ターとは、位相ノイズとも称され、クロックの立ち上り
を基準として、Ｑ端子Ｑに出力される信号の時間的変動
の差をいう、かかるクロックの１周期分（ｔ３−ｔｌ）
のジッターにより、輝度信号とビデオ同期信号の位相差
を十分になくすことができず、ビデオプリンターを正し
く動作させることができないという問題点があった。
本発明の目的は、上記した従来の位相同期回路の問題点
を解消するためになされたもので、ジッターを短縮する
ことができる位相同期回路を提供することにある。
を解消するためになされたもので、ジッターを短縮する
ことができる位相同期回路を提供することにある。
（問題を解決するための手段）
かかる目的を達成するために、本発明の位相同期回路は
、信号の位相をクロックの位相に同期させて出力させる
位相同期回路において、前記信号を第１のトリガ回路と
第２のトリガ回路にそれぞれ与え、前記クロックを前記
第１のトリガ回路に直接与えるとともに前記第２のトリ
ガ回路に遅延回路を介して与え、さらに、前記第１のト
リガ回路と前記第２のトリガ回路の出力を論理和回路に
与えて、論理和信号として出力させるように構成されて
いる。
、信号の位相をクロックの位相に同期させて出力させる
位相同期回路において、前記信号を第１のトリガ回路と
第２のトリガ回路にそれぞれ与え、前記クロックを前記
第１のトリガ回路に直接与えるとともに前記第２のトリ
ガ回路に遅延回路を介して与え、さらに、前記第１のト
リガ回路と前記第２のトリガ回路の出力を論理和回路に
与えて、論理和信号として出力させるように構成されて
いる。
（作用）
第１のトリガ回路と第２のトリガ回路で僅かに遅らせて
信号を読み取り、第１のトリガ回路と第２のトーリガ回
路の出力を論理和回路を介して出力させるので、出力さ
れる信号のジッターは第１のトリガ回路と第２のトリガ
回路の遅らせて信号を読み取る僅かな時間であり、従来
のクロック１周期分のジッターに比較して大幅に短縮で
きる。
信号を読み取り、第１のトリガ回路と第２のトーリガ回
路の出力を論理和回路を介して出力させるので、出力さ
れる信号のジッターは第１のトリガ回路と第２のトリガ
回路の遅らせて信号を読み取る僅かな時間であり、従来
のクロック１周期分のジッターに比較して大幅に短縮で
きる。
（実施例の説明）
以下、本発明の位相同期回路の一実施例を第１図および
第２図を参照して説明する。第１図は、本発明の位相同
期回路の一実施例の系統図であり、第２図は、第１図の
位相同期回路のタイムチャートである。
第２図を参照して説明する。第１図は、本発明の位相同
期回路の一実施例の系統図であり、第２図は、第１図の
位相同期回路のタイムチャートである。
第１図において５位相同期回路１０は、Ｄフリップフロ
ップからなる第１のトリガ回路１１と第２のトリガ回路
１２が並列に設けられ、信号入力端子１３が第１のトリ
ガ回路１１と第２のトリガ回路１２のそれぞれのＤ端子
りに接続され、クロック入力端子１４が第１のトリガ回
路１１のクロック端子Ｃにに接続されるとともに、遅延
回路１５を介して第２のトリガ回路１２のクロック端子
ＧＫに接続されている。なお、この遅延回路１５の遅延
時間は、信号の切り換え時間より長いがクロックＩＪｌ
１期分よりは短い僅かなものである。さらに、第１のト
リガ回路１１と第２のトリガ回路１２のそれぞれのＱ端
子Ｑは５論理和回路１８の入力端子に接続され、この論
理和回路１Ｂの出力端子が同期信号出力端子１７に接続
されている。
ップからなる第１のトリガ回路１１と第２のトリガ回路
１２が並列に設けられ、信号入力端子１３が第１のトリ
ガ回路１１と第２のトリガ回路１２のそれぞれのＤ端子
りに接続され、クロック入力端子１４が第１のトリガ回
路１１のクロック端子Ｃにに接続されるとともに、遅延
回路１５を介して第２のトリガ回路１２のクロック端子
ＧＫに接続されている。なお、この遅延回路１５の遅延
時間は、信号の切り換え時間より長いがクロックＩＪｌ
１期分よりは短い僅かなものである。さらに、第１のト
リガ回路１１と第２のトリガ回路１２のそれぞれのＱ端
子Ｑは５論理和回路１８の入力端子に接続され、この論
理和回路１Ｂの出力端子が同期信号出力端子１７に接続
されている。
かかる構成において、クロックの立ち上り時点ｔ１と同
時に信号がｒｌＪからｒＨＪに切り換えられると、第１
のトリガ回路１１は信号を「Ｈ」またはｒｌＪのいずれ
に読み取るか一定せずその識別が不安定であり、クロッ
ク１周期分（ｔ３−ｔｌ）のジッターを生じさせる。し
かるに、第２のトリガ回路１２には遅延回路１５の遅延
時間（ｔ２−ｔｌ）だけ遅れてクロックが与えられるの
で、第２のトリガ回路１２のクロックの立ち上り時点ｔ
２と信号の切り換え時点ｔ１とは遅延時間（ｔ２−ｔｌ
）だけずれることとなり、信号が「Ｌ」からｒＨＪに切
り換えられていることを確実に読み取ることができ、第
２のトリガ回路１２はジッターを生じさせない、そして
、第１のトリガ回路１１と第２のトリガ回路１２の出力
の論理和信号が論理和回路１Ｂより同期信号出力端子！
７に出力される。したがって、同期信号出力端子１７に
出力される信号に生ずるジッターは遅延回路１５の遅延
時間（ｔ２−ｔｌ）であり、従来のクロック１周期分（
ｔ３−ｔｌ）のジッターに比較して大幅に短縮すること
ができる。
時に信号がｒｌＪからｒＨＪに切り換えられると、第１
のトリガ回路１１は信号を「Ｈ」またはｒｌＪのいずれ
に読み取るか一定せずその識別が不安定であり、クロッ
ク１周期分（ｔ３−ｔｌ）のジッターを生じさせる。し
かるに、第２のトリガ回路１２には遅延回路１５の遅延
時間（ｔ２−ｔｌ）だけ遅れてクロックが与えられるの
で、第２のトリガ回路１２のクロックの立ち上り時点ｔ
２と信号の切り換え時点ｔ１とは遅延時間（ｔ２−ｔｌ
）だけずれることとなり、信号が「Ｌ」からｒＨＪに切
り換えられていることを確実に読み取ることができ、第
２のトリガ回路１２はジッターを生じさせない、そして
、第１のトリガ回路１１と第２のトリガ回路１２の出力
の論理和信号が論理和回路１Ｂより同期信号出力端子！
７に出力される。したがって、同期信号出力端子１７に
出力される信号に生ずるジッターは遅延回路１５の遅延
時間（ｔ２−ｔｌ）であり、従来のクロック１周期分（
ｔ３−ｔｌ）のジッターに比較して大幅に短縮すること
ができる。
このジッターの短縮により、輝度信号とビデオ同期信号
の位相差を従来に比較して大幅に短縮させることができ
、ビデオプリンターを確実に動作させることができる。
の位相差を従来に比較して大幅に短縮させることができ
、ビデオプリンターを確実に動作させることができる。
なお、上記の実施例では、本発明の位相同期回路１０を
ビデオプリンターに適用させたものにつき説明したが、
この適用例に限られることなく、クロックに信号を同期
させて出力させるいかなる装置に適用しても良いことは
勿論である。
ビデオプリンターに適用させたものにつき説明したが、
この適用例に限られることなく、クロックに信号を同期
させて出力させるいかなる装置に適用しても良いことは
勿論である。
（発明の効果）
以上説明したように１本発明に係わる位相同期回路は、
第１のトリガ回路と第２のトリガ回路で僅かに遅らせて
信号を読み取り、第１のトリガ回路と第２のトリガ回路
の出力を論理和回路を介して出力させるので、論理和回
路から出力される信号に生ずるジッターは＠１のトリガ
回路と第２のトリガ回路の遅らせて信号を読み取る僅か
な時間であり、従来のクロック１周期分のジッターに比
較して大幅に短縮させることができるという優れた効果
を奏する。
第１のトリガ回路と第２のトリガ回路で僅かに遅らせて
信号を読み取り、第１のトリガ回路と第２のトリガ回路
の出力を論理和回路を介して出力させるので、論理和回
路から出力される信号に生ずるジッターは＠１のトリガ
回路と第２のトリガ回路の遅らせて信号を読み取る僅か
な時間であり、従来のクロック１周期分のジッターに比
較して大幅に短縮させることができるという優れた効果
を奏する。
第１図は１本発明の位相同期回路の一実施例の系統図で
あり、第２図は、第１図の位相同期回路のタイムチャー
トであり、第３＠は、従来の位相同期回路の一例の系統
図であり、第４図は、第３図の位相同期回路でクロック
の立ち上り時点と信号が切り換えられる時点がずれた際
のタイムチャートであり、第５図は、第３図の位相同期
回路でクロックの立ち上り時点と同時に信号が切り換え
られる際のタイムチャートである。 １．１０：位相同期回路。 １１：第１のトリガ回路、 １２：第２のトリガ回路、 １５：遅延回路、ｌＢ：論理和回路。 第１図 第３図 第２１１ ｍ４図 ｍ５図 ｔ＋ ｔｓ
あり、第２図は、第１図の位相同期回路のタイムチャー
トであり、第３＠は、従来の位相同期回路の一例の系統
図であり、第４図は、第３図の位相同期回路でクロック
の立ち上り時点と信号が切り換えられる時点がずれた際
のタイムチャートであり、第５図は、第３図の位相同期
回路でクロックの立ち上り時点と同時に信号が切り換え
られる際のタイムチャートである。 １．１０：位相同期回路。 １１：第１のトリガ回路、 １２：第２のトリガ回路、 １５：遅延回路、ｌＢ：論理和回路。 第１図 第３図 第２１１ ｍ４図 ｍ５図 ｔ＋ ｔｓ
Claims (1)
- 信号の位相をクロックの位相に同期させて出力させる位
相同期回路において、前記信号を第１のトリガ回路と第
２のトリガ回路にそれぞれ与え、前記クロックを前記第
１のトリガ回路に直接与えるとともに前記第２のトリガ
回路に遅延回路を介して与え、さらに、前記第１のトリ
ガ回路と前記第２のトリガ回路の出力を論理和回路に与
えて、論理和信号として出力させるようにしたことを特
徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60090440A JPS61247125A (ja) | 1985-04-25 | 1985-04-25 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60090440A JPS61247125A (ja) | 1985-04-25 | 1985-04-25 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61247125A true JPS61247125A (ja) | 1986-11-04 |
Family
ID=13998671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60090440A Pending JPS61247125A (ja) | 1985-04-25 | 1985-04-25 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61247125A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106330178A (zh) * | 2015-07-02 | 2017-01-11 | 龙芯中科技术有限公司 | 数字延时锁相环及控制数字延时锁相环的方法 |
-
1985
- 1985-04-25 JP JP60090440A patent/JPS61247125A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106330178A (zh) * | 2015-07-02 | 2017-01-11 | 龙芯中科技术有限公司 | 数字延时锁相环及控制数字延时锁相环的方法 |
| CN106330178B (zh) * | 2015-07-02 | 2019-02-19 | 龙芯中科技术有限公司 | 数字延时锁相环及控制数字延时锁相环的方法 |
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