JPS60262232A - 同期回路システム - Google Patents
同期回路システムInfo
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- JPS60262232A JPS60262232A JP59117991A JP11799184A JPS60262232A JP S60262232 A JPS60262232 A JP S60262232A JP 59117991 A JP59117991 A JP 59117991A JP 11799184 A JP11799184 A JP 11799184A JP S60262232 A JPS60262232 A JP S60262232A
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- JP
- Japan
- Prior art keywords
- signal
- data
- circuit
- clock
- clock pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、複数の回路ユニットが同期して動作するよ
うに構成した同期回路システムに関する。
うに構成した同期回路システムに関する。
従来の同期回路システムの構成は、大別すると次の2つ
の構成に分けられる。
の構成に分けられる。
(1) 第8図に示すように、1つの回路ブロック1(
例えばLSI)内に各回路ユニット2,2・・・および
クロック発生器3を設け、各回路ユニット2゜2・・・
をクロック発生器3から出力されるクロックパルスに基
づいて駆動する。
例えばLSI)内に各回路ユニット2,2・・・および
クロック発生器3を設け、各回路ユニット2゜2・・・
をクロック発生器3から出力されるクロックパルスに基
づいて駆動する。
(2)第9図に示すように、各回路ユニット4,4・・
・およびクロック発生器5を各々別個に設け、クロック
発生器5からリード線を介して各回路ユニット4,4・
・・ヘクロツタパルスを供給する。
・およびクロック発生器5を各々別個に設け、クロック
発生器5からリード線を介して各回路ユニット4,4・
・・ヘクロツタパルスを供給する。
ところで、上記(1)の構成にあっては、回路ユニット
2の機能を拡張または変更したい場合−こ、回路ブロッ
ク1全体を交換しなければならない欠点がある。一方、
(2)の構成においては、このような欠点はないが、各
回路ユニット4,4・・・に個別にクロック発生器が設
けられていないことから回路ユニット単独では動作させ
ることができず、また、各回路ユニット4を接続するデ
ータ線の他に専用のクロック線が必要となる欠点がある
。特に、各回路ユニット4が離れて設けられる場合、接
続線の増加はコストアップにつながり好ましくない。
2の機能を拡張または変更したい場合−こ、回路ブロッ
ク1全体を交換しなければならない欠点がある。一方、
(2)の構成においては、このような欠点はないが、各
回路ユニット4,4・・・に個別にクロック発生器が設
けられていないことから回路ユニット単独では動作させ
ることができず、また、各回路ユニット4を接続するデ
ータ線の他に専用のクロック線が必要となる欠点がある
。特に、各回路ユニット4が離れて設けられる場合、接
続線の増加はコストアップにつながり好ましくない。
この発明は上記事情に鑑みてなされたもので、その目的
は離れて配置された複数の回路ユニットを、専用のクロ
ック線を設けることなく同期動作させることができる同
期回路システムを提供することにある。
は離れて配置された複数の回路ユニットを、専用のクロ
ック線を設けることなく同期動作させることができる同
期回路システムを提供することにある。
この発明は各回路ユニットに、■クロック発生□1′:
′ 器、■送出すべきデータに、クロックパルスに対応
した情報を付加してデータラインへ出力する第1の手段
、■データラインを介して受信したデータからクロック
パルスに対応した情報を抽出し、この抽出した情報にし
たがってクロック発生器の発振動作を同期制御する第2
の手段を各々設けてなるものである。
′ 器、■送出すべきデータに、クロックパルスに対応
した情報を付加してデータラインへ出力する第1の手段
、■データラインを介して受信したデータからクロック
パルスに対応した情報を抽出し、この抽出した情報にし
たがってクロック発生器の発振動作を同期制御する第2
の手段を各々設けてなるものである。
第1図はこの発明の一実施例による同期回路システムの
全体構成を示すブロック図であり、この図ζこおいて符
号10.10・・・・・・は各々所定の回路機能を実行
する回路ユニット、11は各回路ユニット10,10.
・・・間のデータ伝送を行なうデータライン(パスライ
ン)である。この場合1回路ユニッ)10.10・・・
は各々システムが例えば電子楽器システムの場合、キー
ボードユニットであったり、あるいは楽音形成部、リズ
ム音形成部等であったりする。なお、この発明は第1図
に示すバスシステムのみならず、ループ状に各回路ユニ
ット10.10・・・を接続するループシステムにも適
用可能である。
全体構成を示すブロック図であり、この図ζこおいて符
号10.10・・・・・・は各々所定の回路機能を実行
する回路ユニット、11は各回路ユニット10,10.
・・・間のデータ伝送を行なうデータライン(パスライ
ン)である。この場合1回路ユニッ)10.10・・・
は各々システムが例えば電子楽器システムの場合、キー
ボードユニットであったり、あるいは楽音形成部、リズ
ム音形成部等であったりする。なお、この発明は第1図
に示すバスシステムのみならず、ループ状に各回路ユニ
ット10.10・・・を接続するループシステムにも適
用可能である。
第2図は第1図におけ゛る回路ユニット10の第1の構
成例を示すブロック図であり、この図において、符号1
2は他の回路ユニット10から出力されたイに号DBが
データライン12を介して供給される端子である。ここ
で、信号Daはシリアル伝送データにクロックパルスゲ
が重畳された信号であり、この実施例においては、信号
DBとしてバイフェーズ信号が用いられている。すなわ
ち、いまクロックパルスゲを第3図(イ)に示すものと
し、また伝送データDAを同図(0)に示すものとする
と、信号DSは同図(ハ)に示すように、データDAが
・1・の時1ビツトタイム(クロックパルス中の1周期
)Tの中間において901から11#に立上り、データ
DAが#0#の時1ビツトタイムTの中間において・1
#から・01に立下るイキ号となる。第2図における符
号13は、信号DSの立上りおよび立下りにおいてパル
ス信号PS(第3図に)参照)を出力する微分回路であ
り、出力されたパルス信号P8はアンドゲート14を介
して位相比較器15の第1入力端子へ供給される。位相
比較器15は、その第1入力端子へ供給される信号と、
第2入力端子へ供給される信号の位相差に対応する信号
を出力する。この位相比較器15の出力信号は、ローパ
スフィルタ16を介してVCO17(クロック発生器)
へ供給される。VCO17はローパスフィルタ16め出
力に対応する周波数のパルス信号を発生する電圧制御発
振器であり、発生したパルス信号はクロックパルスy1
としてD型フリップフロップ(以下、D−FFと略称す
る)18のクロック端子Cへ供給されると共に、インバ
ータ19を介してD−FF20のクロック端子Cへ供給
される。D−FF18は、その入力端子りと出力端子Q
とが接続されており、トリガフリップフロップとして動
作する。このD−FF18の出力端子Qの信号S1が前
述した位相比較器15の第2入力端子へ供給される。し
かして、上述した位相比較器15.ローパスフィルタ1
6.、VCO17゜D−FF18によるループがPI、
L (フェイズロックドループ)を構成している。D−
FF20の出力端子Qの信号はクロックパルスゲ2とし
て内部回路21へ供給され、・また、D−FF20の出
力端子Qの信号S2はアンドゲート14の入力端および
D−FF22のクロック端子Cへ供給される。D−FF
22は信号S2の立下りにおいてその入力端子りの信号
、すなわち信号DSを読込み。
成例を示すブロック図であり、この図において、符号1
2は他の回路ユニット10から出力されたイに号DBが
データライン12を介して供給される端子である。ここ
で、信号Daはシリアル伝送データにクロックパルスゲ
が重畳された信号であり、この実施例においては、信号
DBとしてバイフェーズ信号が用いられている。すなわ
ち、いまクロックパルスゲを第3図(イ)に示すものと
し、また伝送データDAを同図(0)に示すものとする
と、信号DSは同図(ハ)に示すように、データDAが
・1・の時1ビツトタイム(クロックパルス中の1周期
)Tの中間において901から11#に立上り、データ
DAが#0#の時1ビツトタイムTの中間において・1
#から・01に立下るイキ号となる。第2図における符
号13は、信号DSの立上りおよび立下りにおいてパル
ス信号PS(第3図に)参照)を出力する微分回路であ
り、出力されたパルス信号P8はアンドゲート14を介
して位相比較器15の第1入力端子へ供給される。位相
比較器15は、その第1入力端子へ供給される信号と、
第2入力端子へ供給される信号の位相差に対応する信号
を出力する。この位相比較器15の出力信号は、ローパ
スフィルタ16を介してVCO17(クロック発生器)
へ供給される。VCO17はローパスフィルタ16め出
力に対応する周波数のパルス信号を発生する電圧制御発
振器であり、発生したパルス信号はクロックパルスy1
としてD型フリップフロップ(以下、D−FFと略称す
る)18のクロック端子Cへ供給されると共に、インバ
ータ19を介してD−FF20のクロック端子Cへ供給
される。D−FF18は、その入力端子りと出力端子Q
とが接続されており、トリガフリップフロップとして動
作する。このD−FF18の出力端子Qの信号S1が前
述した位相比較器15の第2入力端子へ供給される。し
かして、上述した位相比較器15.ローパスフィルタ1
6.、VCO17゜D−FF18によるループがPI、
L (フェイズロックドループ)を構成している。D−
FF20の出力端子Qの信号はクロックパルスゲ2とし
て内部回路21へ供給され、・また、D−FF20の出
力端子Qの信号S2はアンドゲート14の入力端および
D−FF22のクロック端子Cへ供給される。D−FF
22は信号S2の立下りにおいてその入力端子りの信号
、すなわち信号DSを読込み。
データDAAとして内部回路21へ供給する。内部回路
21はデータDAAを読込んで処理し、また、他の回路
ユニット10へ送出すべきデータがある場合は、そのデ
ータにクロックパルスf12を重畳して第3図(ハ)に
示す信号D8と同様のバイフェーズ信号を作成し、端子
23およびデータライン11を介して他の回路ユニット
10へ出力する。
21はデータDAAを読込んで処理し、また、他の回路
ユニット10へ送出すべきデータがある場合は、そのデ
ータにクロックパルスf12を重畳して第3図(ハ)に
示す信号D8と同様のバイフェーズ信号を作成し、端子
23およびデータライン11を介して他の回路ユニット
10へ出力する。
以上の構成において、VCO17から出力されるクロッ
クパルスl111を第3図(へ)に示すものとすれば、
信号81.信号82.クロックパルスゲ2は各々第3図
(ト)、(1)、 (IJ)に示すものとなる。また。
クパルスl111を第3図(へ)に示すものとすれば、
信号81.信号82.クロックパルスゲ2は各々第3図
(ト)、(1)、 (IJ)に示すものとなる。また。
上記信号S2がアンドゲート14の他方の入力端へ供給
されることから、アンドゲート14の出力信号P8Aが
第3図(ホ)に示すものとなる。すなわ、j“: ち、
信号P8Aは送信側の回路ユニット1oのクロックパル
スyと全く同期した信号、となる。そして、この信号P
EAと信号S1の位相差に基づいてVCO17の発振燭
涙数が制御されることから、クロックパルスメ1が信号
PEAに、言い換えればクロックパルスyに同期した信
号となり、したがって信号S2およびクロックパルスg
2もクロックパルスゲに同期した信号となる。そして、
クロックパルスゲに同期した信号S2によって信号DS
がD−FF22に読込まれることから、データDAAが
第3図(へ)に示すように、同図(切に示すデータDA
と同一になる。
されることから、アンドゲート14の出力信号P8Aが
第3図(ホ)に示すものとなる。すなわ、j“: ち、
信号P8Aは送信側の回路ユニット1oのクロックパル
スyと全く同期した信号、となる。そして、この信号P
EAと信号S1の位相差に基づいてVCO17の発振燭
涙数が制御されることから、クロックパルスメ1が信号
PEAに、言い換えればクロックパルスyに同期した信
号となり、したがって信号S2およびクロックパルスg
2もクロックパルスゲに同期した信号となる。そして、
クロックパルスゲに同期した信号S2によって信号DS
がD−FF22に読込まれることから、データDAAが
第3図(へ)に示すように、同図(切に示すデータDA
と同一になる。
以上のように、第2図に示す構成によれば、データDA
と同一のデータDAAをD−FF22の出力端子Qから
得るこさができると共に、クロックパルスゲと同期した
クロックパルスy2をD−FF20の出力端子Qから得
ることができる。
と同一のデータDAAをD−FF22の出力端子Qから
得るこさができると共に、クロックパルスゲと同期した
クロックパルスy2をD−FF20の出力端子Qから得
ることができる。
次に、回路ユニット10の第2の構成例について第4図
を参照して説明する。第4図に示す回路は、第2図の回
路のようなりロックパルスに基づくビット同期のみなら
ず、フレーム同期をもとることができるようになっ゛て
いる。すなわち、一般lこデータを伝送する場合、第5
図に示すフレームp rの単位でデータを伝送する場合
が多い。第4図に示す回路は、第5図に示すフレーム同
期信号FDを検出して同期をとることができるようにな
っている。
を参照して説明する。第4図に示す回路は、第2図の回
路のようなりロックパルスに基づくビット同期のみなら
ず、フレーム同期をもとることができるようになっ゛て
いる。すなわち、一般lこデータを伝送する場合、第5
図に示すフレームp rの単位でデータを伝送する場合
が多い。第4図に示す回路は、第5図に示すフレーム同
期信号FDを検出して同期をとることができるようにな
っている。
以下詳述するき、第4図において符号26は、バイフェ
ーズ信号に変調さnた信号DS(第3図(ハ)参照)が
供給される端子、27はビット同期部である。このビッ
ト同期部27は、第2図において内部回路21を除いた
回路と同一の回路であり、クロックパルスゲ(第3図(
イ))と同期したクロックパルスゲ2を出力すると共に
、データDAA(第3図(8)参照)を出力する。フレ
ーム同期信号検出回路28はデータDAAに含まれるフ
レーム同期信号FDを検出する回路であり、検出したフ
レーム同期信号FDをセレクタ29の入力端子Bへ出力
する。フレーム同期信号発生回路30は、フレーム同期
信号FDと同じ形式のフレーム同期(I号F’ D 1
をクロックパルスメ2に従って周期的に発生し、セレク
タ29の入力端子Aへ出力する。
ーズ信号に変調さnた信号DS(第3図(ハ)参照)が
供給される端子、27はビット同期部である。このビッ
ト同期部27は、第2図において内部回路21を除いた
回路と同一の回路であり、クロックパルスゲ(第3図(
イ))と同期したクロックパルスゲ2を出力すると共に
、データDAA(第3図(8)参照)を出力する。フレ
ーム同期信号検出回路28はデータDAAに含まれるフ
レーム同期信号FDを検出する回路であり、検出したフ
レーム同期信号FDをセレクタ29の入力端子Bへ出力
する。フレーム同期信号発生回路30は、フレーム同期
信号FDと同じ形式のフレーム同期(I号F’ D 1
をクロックパルスメ2に従って周期的に発生し、セレク
タ29の入力端子Aへ出力する。
セレクタ29は、切換スイッチ31がオン状態の時その
入力端子Aへ供給されるフレーム同期信号Ii’ D
lをその出力端子からフレーム同期信号FD2として出
力し、また、切換スイッチ31がオフ状態の時は入力端
子Bへ供給されるフレーム同期信号FDを出力端子から
フレーム同期信号FD2として出力する。切換スイッチ
31は、その回路ユニット10を「マスタ」として使用
するか、[スレーブJとして使用するかを切換えるスイ
ッチであり、「マスタjとして使用する時はオン状態キ
し、「スレーブ」として使用する時はオフ状態とする。
入力端子Aへ供給されるフレーム同期信号Ii’ D
lをその出力端子からフレーム同期信号FD2として出
力し、また、切換スイッチ31がオフ状態の時は入力端
子Bへ供給されるフレーム同期信号FDを出力端子から
フレーム同期信号FD2として出力する。切換スイッチ
31は、その回路ユニット10を「マスタ」として使用
するか、[スレーブJとして使用するかを切換えるスイ
ッチであり、「マスタjとして使用する時はオン状態キ
し、「スレーブ」として使用する時はオフ状態とする。
ここで、「マスク」とは、同期の基となる回路ユニット
10を言い、また、「スレーブ」とは、他の回路ユニッ
ト10のクロックパルスメに同期して動作する回路ユニ
ットを言う。内部回路33はビット同期部27から供給
されるデータDAAi読込み、処理する回路であり、フ
レーム同期信号FD2およびクロックパルス1I62に
同期して動作する。また、他の回路ユニット10ヘデー
タを送出する場合は、該データをフレーム同期信号FD
2に続くタイミングにおいて端子Qからセレクタ34の
入力端子Bへ出力する。切換制御部35はセレクタ34
を切換える回路であり、フレーム同期信号F D 2が
供給された時セレクタ34のセレクト端子8Aへ21#
信号を出力し、それ以外の時はセレクト端子SAへ10
′信号を出力する。
10を言い、また、「スレーブ」とは、他の回路ユニッ
ト10のクロックパルスメに同期して動作する回路ユニ
ットを言う。内部回路33はビット同期部27から供給
されるデータDAAi読込み、処理する回路であり、フ
レーム同期信号FD2およびクロックパルス1I62に
同期して動作する。また、他の回路ユニット10ヘデー
タを送出する場合は、該データをフレーム同期信号FD
2に続くタイミングにおいて端子Qからセレクタ34の
入力端子Bへ出力する。切換制御部35はセレクタ34
を切換える回路であり、フレーム同期信号F D 2が
供給された時セレクタ34のセレクト端子8Aへ21#
信号を出力し、それ以外の時はセレクト端子SAへ10
′信号を出力する。
セレクタ34は、そのセレクト端子SAへ11#信号が
供給された時その入力端子Aの信号、すなわちフレーム
同期信−@F D 2を出力し、また、20′(i号が
供給さn、た時はその入力端子Bの信号、すなわち内部
回路33の端子Qから出力さ孔たデータを出力する。バ
イフェーズ信号変換回路37は。
供給された時その入力端子Aの信号、すなわちフレーム
同期信−@F D 2を出力し、また、20′(i号が
供給さn、た時はその入力端子Bの信号、すなわち内部
回路33の端子Qから出力さ孔たデータを出力する。バ
イフェーズ信号変換回路37は。
セレクタ34から出力された伯°号をバイフェーズ信号
に変換し、端子38を介して他の回路ユニット10へ出
力する。
に変換し、端子38を介して他の回路ユニット10へ出
力する。
しかして上記構成によれば、切換スイッチ31がオフ状
態において、内部回路33がクロックパルスゲ2および
第5図に示すフレーム同期信号FDに同期してデータ処
理を行うことができ、また、・1.::′ 切換スイッ
チ31がオン状態の時は、フレーム同期信号)’ D
Iに基づくフレームFrを他の回路ユニット10へ出力
することができる。
態において、内部回路33がクロックパルスゲ2および
第5図に示すフレーム同期信号FDに同期してデータ処
理を行うことができ、また、・1.::′ 切換スイッ
チ31がオン状態の時は、フレーム同期信号)’ D
Iに基づくフレームFrを他の回路ユニット10へ出力
することができる。
次に、回路ユニット10の′j43の構成例を、第6図
を参照して説明する。
を参照して説明する。
一般に、°送信側のクロックパルスゲと受信側のクロッ
クパルス1!I2との位相差が1フレームFr内におい
て180°以内に納まる場合は、フレーム同期信号によ
ってクロックパルスゲ2の同期をとれば、ビット同期は
不要となる。そこで、第6図に示す回路は周期的に入力
されるフレーム同期信号のみによって同期をとるように
なっている。
クパルス1!I2との位相差が1フレームFr内におい
て180°以内に納まる場合は、フレーム同期信号によ
ってクロックパルスゲ2の同期をとれば、ビット同期は
不要となる。そこで、第6図に示す回路は周期的に入力
されるフレーム同期信号のみによって同期をとるように
なっている。
以下詳述すると、第6図において符号40は、他の回路
ユニット10から信号D81が供給される端子である。
ユニット10から信号D81が供給される端子である。
この信号D81は、第7図(イ)に示すようにフレーム
同期信号FPとデータDとを含んでおり、また、1フレ
ームFrの長さくビット数)は常に一定である。同期エ
ネーブル信号発生回路41は、信号D81からフレーム
同期信号FPのみを抽出するための同期エネーブル信号
1138(第7図(ロ)参照)を発生する゛回路であり
、このエネーブル信号BSがアンドゲート42の一方の
入力端へ供給されることにより、アンドゲート42の出
力としてフレーム同期信号FPのみが得られる(第7図
f9参照)。この同期エネーブル信号発生回路41は、
フレーム同期信号FPの立下り時点から一定時間TI(
第7図(ロ)参照)が経過した時点でその出力端子から
#1″信号を出力し、次いで、次のフレーム同期信号F
Pの立下りから一定時間T2が経過した時点で出力端子
から0・信号を出力する。なお、上述した時間jl、T
2は各々クロックパルス1112に基づいて計測される
。位相比較器44.ローパスフィルタ45 、VCO4
5は各々第2図に示すものと略同−構成であり、VC0
46から出力されるクロックパルスゲ2が分周器47に
よって分周され1位相比較器44の第2入力端へ供給さ
れる。この場合、分周器47の分周比は1フレームpr
の全ビット数をNとすれば、1/Nである。なお、第7
図に)に分局器47の出力波形を示す。上記位相比較器
44.ローパスフイ/145 、VCO46、分局64
11PLLを構成しており、このPLL構成によってV
CO46から出力されるクロックパルスゲ2(第7図(
ホ))と、フレーム同期信号FPとの同期がとられる。
同期信号FPとデータDとを含んでおり、また、1フレ
ームFrの長さくビット数)は常に一定である。同期エ
ネーブル信号発生回路41は、信号D81からフレーム
同期信号FPのみを抽出するための同期エネーブル信号
1138(第7図(ロ)参照)を発生する゛回路であり
、このエネーブル信号BSがアンドゲート42の一方の
入力端へ供給されることにより、アンドゲート42の出
力としてフレーム同期信号FPのみが得られる(第7図
f9参照)。この同期エネーブル信号発生回路41は、
フレーム同期信号FPの立下り時点から一定時間TI(
第7図(ロ)参照)が経過した時点でその出力端子から
#1″信号を出力し、次いで、次のフレーム同期信号F
Pの立下りから一定時間T2が経過した時点で出力端子
から0・信号を出力する。なお、上述した時間jl、T
2は各々クロックパルス1112に基づいて計測される
。位相比較器44.ローパスフィルタ45 、VCO4
5は各々第2図に示すものと略同−構成であり、VC0
46から出力されるクロックパルスゲ2が分周器47に
よって分周され1位相比較器44の第2入力端へ供給さ
れる。この場合、分周器47の分周比は1フレームpr
の全ビット数をNとすれば、1/Nである。なお、第7
図に)に分局器47の出力波形を示す。上記位相比較器
44.ローパスフイ/145 、VCO46、分局64
11PLLを構成しており、このPLL構成によってV
CO46から出力されるクロックパルスゲ2(第7図(
ホ))と、フレーム同期信号FPとの同期がとられる。
一方、テンドゲート48の一方の入力端へは、同期エネ
ーブル信号E8をインバータ49によって反転した信号
が供給され、この結果、信号DS1に含まれるデータD
のみが内部回路50へ供給 −される。内部回路50は
、フレーム同期信号FPおよびクロックパルスゲ2に基
づいてデータDの処理を行う。才た、他の回路ユニット
10ヘデータを出力する時は、フレーム同期信号FPに
基づいてデータを出力するタイミング(第7図(イ)に
示すデータDのタイミング)を検知し、同タイミングに
おいて出力端子Qからデータを出力する。アンドゲート
51は、インバータ49の出力が1″の時(信号ESが
10#の時)内部回路50の出力端子Qから出力された
データをオアゲート52へ供給する。オアゲート52は
フレーム同期信号FPおよびアンドゲート51から出力
されたデータを各々端子53を介して他の回路ユニット
10へ出力する。
ーブル信号E8をインバータ49によって反転した信号
が供給され、この結果、信号DS1に含まれるデータD
のみが内部回路50へ供給 −される。内部回路50は
、フレーム同期信号FPおよびクロックパルスゲ2に基
づいてデータDの処理を行う。才た、他の回路ユニット
10ヘデータを出力する時は、フレーム同期信号FPに
基づいてデータを出力するタイミング(第7図(イ)に
示すデータDのタイミング)を検知し、同タイミングに
おいて出力端子Qからデータを出力する。アンドゲート
51は、インバータ49の出力が1″の時(信号ESが
10#の時)内部回路50の出力端子Qから出力された
データをオアゲート52へ供給する。オアゲート52は
フレーム同期信号FPおよびアンドゲート51から出力
されたデータを各々端子53を介して他の回路ユニット
10へ出力する。
しかして、上記構成によれば、クロックパルスFIi2
をフレーム同期信号FPに同期させることができ、した
がって、同クロックパルスゲ2を送信側のクロックパル
スゲに略同期させることができる。また、データを出力
する場合においては、入力されたフレーム同期信号FP
に完全に同期したタイミングでフレームFrを出力する
ことができる。また、上記構成によれば、ビット同期を
とる必要がなく、この結果、回路構成が簡単になると共
に、データフォーマットもバイフェーズ方式等に拘束さ
れず、耐雑音特性の良いフォーマットを選択し得る利点
が得られる。
をフレーム同期信号FPに同期させることができ、した
がって、同クロックパルスゲ2を送信側のクロックパル
スゲに略同期させることができる。また、データを出力
する場合においては、入力されたフレーム同期信号FP
に完全に同期したタイミングでフレームFrを出力する
ことができる。また、上記構成によれば、ビット同期を
とる必要がなく、この結果、回路構成が簡単になると共
に、データフォーマットもバイフェーズ方式等に拘束さ
れず、耐雑音特性の良いフォーマットを選択し得る利点
が得られる。
以上説明したことから明らかなように、この発明によれ
ば専用のクロック線を設けることなく、しかもa数の離
れて設けられた回路ユニットを各′11 ヤ1fJJK
工あや、。よヵ3□6エカ5あ、。
ば専用のクロック線を設けることなく、しかもa数の離
れて設けられた回路ユニットを各′11 ヤ1fJJK
工あや、。よヵ3□6エカ5あ、。
第1図はこの発明の一実施例による同期回路システムの
全体構成を示すブロック図、第2図は同システムにおけ
る回路ユニット10の第1の構成例を示すブロック図、
第3図は第2図に示す回路ユニット1゛0の動作を説明
するためのタイミング図、第4図は回路ユニット10の
第2の構成例を示すブロック図、第5図は第4図に示す
回路ユニット10を用いたデータ伝送において使用され
るフレームFrの構成を示す図、第6図は回路ユニット
10の第3の構成例を示すブロック図、第7図は第6図
に示す回路ユニット10の動作を説明するためのタイミ
ング図、第8図、第9図は各々従来の同期回路システム
の構成例を示す図である。 10・・・・・・回路ユニット、11・・・・・・デー
タライン、15・・・・・・位相比ff!、16・・・
・・・ローパスフィルタ。 17・・・・・・VCo、18・・・・・・D型フリッ
プフロップ、21・・・・・・内部回路、27・・・・
・・ビット同期部、28・・・・・・フレーム同期信号
検出回路、30・・・・・・フレーム同期信号発生回路
、33・・・・・・内部回路、34・・・・・・セレク
タ、35・・・・・・切換制御部、37・・・・・・バ
イフェーズ信号変換回路、41・・・・・・同期エネー
ブル信号発生回路、42・・・・・・アンドゲート、4
4・・・・・・位相比較器、45・・・・・・ローパス
フィルタ、46・・・・・・VCO147・・・・・・
分周器、50・・・・・・内部回路、52・・・・・・
オアゲート。 出願人 日本楽器製造株式会社 第1図 I 第3図 、+ (ヌ1DAA I I OI +′:1′ 第4図 P 第6図 1¥ 1才、J<i62 第9図
全体構成を示すブロック図、第2図は同システムにおけ
る回路ユニット10の第1の構成例を示すブロック図、
第3図は第2図に示す回路ユニット1゛0の動作を説明
するためのタイミング図、第4図は回路ユニット10の
第2の構成例を示すブロック図、第5図は第4図に示す
回路ユニット10を用いたデータ伝送において使用され
るフレームFrの構成を示す図、第6図は回路ユニット
10の第3の構成例を示すブロック図、第7図は第6図
に示す回路ユニット10の動作を説明するためのタイミ
ング図、第8図、第9図は各々従来の同期回路システム
の構成例を示す図である。 10・・・・・・回路ユニット、11・・・・・・デー
タライン、15・・・・・・位相比ff!、16・・・
・・・ローパスフィルタ。 17・・・・・・VCo、18・・・・・・D型フリッ
プフロップ、21・・・・・・内部回路、27・・・・
・・ビット同期部、28・・・・・・フレーム同期信号
検出回路、30・・・・・・フレーム同期信号発生回路
、33・・・・・・内部回路、34・・・・・・セレク
タ、35・・・・・・切換制御部、37・・・・・・バ
イフェーズ信号変換回路、41・・・・・・同期エネー
ブル信号発生回路、42・・・・・・アンドゲート、4
4・・・・・・位相比較器、45・・・・・・ローパス
フィルタ、46・・・・・・VCO147・・・・・・
分周器、50・・・・・・内部回路、52・・・・・・
オアゲート。 出願人 日本楽器製造株式会社 第1図 I 第3図 、+ (ヌ1DAA I I OI +′:1′ 第4図 P 第6図 1¥ 1才、J<i62 第9図
Claims (2)
- (1)各々がクロック発生器を内蔵し、該クロック発生
器から発生するクロックパルスにしたがって所定の回路
機能を実行する複数の回路ユニットと、前記各回路ユニ
ット間を接続するデータラインとを具備してなり、前記
各回路ユニットは、送出すべきデータにクロックパルス
に対応した情報を付加して前記データラインへ出力する
第1の手段と、前記データラインを介して受信したデー
タからクロックパルスに対応した情報を抽出し、この抽
出した情報にしたがって前記クロック発生器の発振動作
を同期制御する第2の手段とを具備することを特徴とす
る同期回路システム。 - (2)前記第1の手段は、前記送出すべきデータに前記
クロックパルスに対応した情報を、バイフェーズ信号の
形式で付加することを特徴とする特許請求の範囲第1項
記載の同期回路システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59117991A JPS60262232A (ja) | 1984-06-08 | 1984-06-08 | 同期回路システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59117991A JPS60262232A (ja) | 1984-06-08 | 1984-06-08 | 同期回路システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60262232A true JPS60262232A (ja) | 1985-12-25 |
Family
ID=14725320
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59117991A Pending JPS60262232A (ja) | 1984-06-08 | 1984-06-08 | 同期回路システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60262232A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01154241A (ja) * | 1987-09-04 | 1989-06-16 | Digital Equip Corp <Dec> | 同期二重コンピュータシステム |
JPH04140812A (ja) * | 1990-10-01 | 1992-05-14 | Hitachi Ltd | 情報処理システム |
-
1984
- 1984-06-08 JP JP59117991A patent/JPS60262232A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01154241A (ja) * | 1987-09-04 | 1989-06-16 | Digital Equip Corp <Dec> | 同期二重コンピュータシステム |
US5255367A (en) * | 1987-09-04 | 1993-10-19 | Digital Equipment Corporation | Fault tolerant, synchronized twin computer system with error checking of I/O communication |
JPH04140812A (ja) * | 1990-10-01 | 1992-05-14 | Hitachi Ltd | 情報処理システム |
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