JPH0670344U - 高速データ多重化回路 - Google Patents
高速データ多重化回路Info
- Publication number
- JPH0670344U JPH0670344U JP1313893U JP1313893U JPH0670344U JP H0670344 U JPH0670344 U JP H0670344U JP 1313893 U JP1313893 U JP 1313893U JP 1313893 U JP1313893 U JP 1313893U JP H0670344 U JPH0670344 U JP H0670344U
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- clock signal
- data
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【目的】 セット・リセット制御が不必要な分周回路を
使用でき、かつ従来と同一機能を果たし、高速動作が可
能なデータ多重化回路を提供する。 【構成】 入力クロック信号20Aを分周して分周クロ
ック信号6Aを出力する分周回路6と、分周クロック信
号6Aを入力して分周クロック信号6Aに同期したデー
タ信号1Aと参照信号1Bとを出力するデータ発生回路
1と、入力クロック信号20Aを分周して多重クロック
信号50Aを出力する分周回路50と、多重クロック信
号50Aに同期してデータ信号1Aを多重化する多重回
路4と、参照信号1Bと多重クロック信号50Aとを入
力し、両信号の位相差を表わす信号2Aを出力する位相
比較回路2と、位相差を表わす信号2Aを入力し、これ
が多重回路4で多重不可能な位相差である場合には制御
信号3Aを出力する制御回路3と、制御信号3Aに応答
し、データ発生回路1に入力される分周クロック信号6
Aをマスクするゲート回路9とを設ける。
使用でき、かつ従来と同一機能を果たし、高速動作が可
能なデータ多重化回路を提供する。 【構成】 入力クロック信号20Aを分周して分周クロ
ック信号6Aを出力する分周回路6と、分周クロック信
号6Aを入力して分周クロック信号6Aに同期したデー
タ信号1Aと参照信号1Bとを出力するデータ発生回路
1と、入力クロック信号20Aを分周して多重クロック
信号50Aを出力する分周回路50と、多重クロック信
号50Aに同期してデータ信号1Aを多重化する多重回
路4と、参照信号1Bと多重クロック信号50Aとを入
力し、両信号の位相差を表わす信号2Aを出力する位相
比較回路2と、位相差を表わす信号2Aを入力し、これ
が多重回路4で多重不可能な位相差である場合には制御
信号3Aを出力する制御回路3と、制御信号3Aに応答
し、データ発生回路1に入力される分周クロック信号6
Aをマスクするゲート回路9とを設ける。
Description
【0001】
この考案は、データを多重化して高速なデータを発生させる高速データ多重化 回路についてのものであり、任意周波数に対応した多重化回路についてのもので ある。
【0002】
次に、従来の高速データ多重化回路のブロック図を図3に示す。図3の1はデ ータ発生回路、2は比較回路、3は制御回路、4は多重回路、5は多重回路用分 周回路、6はデータ発生回路用分周回路、7は遅延素子、8はリタイミング回路 である。
【0003】 データ発生回路1は、データの出力に合わせた参照信号1Bを発生させる。参 照信号1Bは、多重クロック信号5Aと比較回路2で比較され、その出力2Aは 制御回路3により、位相差によりリセット信号3Aに変換され多重用分周回路5 をリセットする。
【0004】 多重用分周回路5は、データ発生回路1のデータ出力4Aに位相が合うまでリ セットを繰り返す。すなわち、分周回路5をリセットすることにより、多重回路 4に入力する分周回路5の多重クロック信号5Aをデータ発生回路1の遅延に対 して相対的に位相を合わせている。
【0005】 次に、図3の多重回路の比較回路2と制御回路3の構成を図4に示す。図4は 、参照信号1Bと多重クロック信号5Aとの間に位相差がある場合、一定以上の 位相差を検出して、多重用分周回路5へのリセット信号3Aを発生する回路であ る。
【0006】 比較回路2は排他的論理和回路22で構成され、データ発生回路1からの参照 信号1Bと多重クロック信号5Aと排他的論理和をとり、位相差信号2Aを制御 回路3に出力する。
【0007】 制御回路3では、比較回路2からの信号2Aを積分回路30で積分し、これを 平均電圧信号30Aとして電圧比較器31に出力する。電圧比較器31は、一方 の入力端子が定電圧源に接続され、これの電圧値と他方の入力端子に入力された 平均電圧信号30Aとを比較して位相差判定を行なう。電圧比較回路31は、平 均電圧信号30Aが多重不可能な位相差である場合には信号31Aを発生する。
【0008】 信号31Aは、多重回路用分周回路5を有効にリセットする繰り返しパルス発 生回路32に入力される。そして、このパルス発生回路32によって変換され、 リセット信号3Aが出力される。
【0009】 次に、図3のタイムチャートを図5により説明する。図5で、20Aは入力ク ロック信号の波形、6Aはデータ発生回路用分周回路6より出力される分周クロ ック信号の波形である。クロック信号6Aは分周回路6の遅延分であるTd1遅 れで発生する。
【0010】 図5の1Aはデータ発生回路1の出力データ信号の波形、1Bはデータ発生回 路1の参照信号の波形である。データ信号1Aはデータ発生回路1の遅延分であ るTd2遅れて発生する。参照信号1Bは、データ1Aに位相を合わせ、さらに 多重回路4の入力余裕を考慮してTd3遅れて発生させる。
【0011】 5Aは多重回路用分周回路5の出力である多重クロック信号の波形である。ク ロック信号5Aは分周回路5の遅延分Td4遅れて発生する。2Aは比較回路2 の出力信号であり、30Aは出力信号2Aの平均電圧信号である。
【0012】 信号31Aは、積分回路30によって参照信号1Bとクロック信号5Aの位相 差が不適当であると、電圧比較器31より発生する信号である。信号3Aは、多 重回路用分周回路5をリセットする信号波形である。
【0013】 信号3Aによってリセットされた多重回路用分周回路5の多重クロック信号5 Aは、入力クロック信号20AのエッジP2 より新たにTd5遅れて発生する。 このようにして、多重クロック信号5Aは、データ発生回路1からのデータ信号 1Aの位相にあって発生し、多重が可能になる。
【0014】 また、4Aは多重回路4の出力波形、7Aはリタイミングクロック信号の波形 である。4Aは多重回路の遅延分Td4遅れて発生する。リタイミングクロック 信号7Aは、多重回路4の出力4Aにだけ位相があっていればよく、遅延量Td 6は多重回路用分周回路5の遅延Td5と多重回路4の遅延Td4の和となる。
【0015】
図3の構成では、多重回路を高速で動作させようとすると、リセット入力端子 付きの多重回路用分周回路5の入手使用が困難で、データ発生回路用分周回路6 のようなセット、リセット入力端子のない分周回路が使用できるにすぎず、高速 動作がえられないという欠点がある。
【0016】 この考案は、セット、リセット制御が不必要な分周回路を使用でき、かつ従来 技術と同じ機能を果たし、高速動作が可能なデータ多重化回路を提供することを 目的とする。
【0017】
この発明の高速データ多重化回路は入力クロック信号20Aを分周して分周ク ロック信号6Aを出力する分周回路6と、分周クロック信号6Aを入力してこの 分周クロック信号6Aに同期したデータ信号1Aと参照信号1Bとを出力するデ ータ発生回路1と、入力クロック信号20Aを分周して多重クロック信号50A を出力する分周回路50と、多重クロック信号50Aに同期してデータ信号1A を多重化する多重回路4と、参照信号1Bと多重クロック信号50Aとを入力し 、両信号の位相差を表わす信号2Aを出力する位相比較回路2と、位相差を表わ す信号2Aを入力し、これが多重回路4で多重不可能な位相差である場合には制 御信号3Aを出力する制御回路3と、制御信号3Aに応答し、データ発生回路1 に入力される分周クロック信号6Aをマスクするゲート回路9とを備えている。
【0018】
データ多重用分周回路50の出力は、多重回路4と比較回路2に送られ、比較 回路2でデータ発生回路1からの参照信号1Bと位相比較される。比較回路2の 比較結果は制御回路3に送られ、多重回路4で多重不可能な場合には、論理和ゲ ート9にクロック信号をマスクするパルスが出力される。論理和ゲート9でクロ ック信号がマスクされるとその間はデータ発生用分周回路6の出力レベルが保た れ、その結果、データ発生回路1からのデータ出力、参照信号の位相が多重クロ ック信号に対してずれる。このようにして、データ多重回路4でデータ多重化が 可能なように位相が調整されるため、セット、リセット入力を持たない分周回路 で高速動作可能なデータ多重回路が構成できる。
【0019】
次にこの考案によるデータ多重化回路の実施例を図1に示す。50はセット・ リセット入力を持たない多重用分周回路、9は論理和ゲートであり、データ発生 回路1、比較回路2、制御回路3、多重回路4、データ発生用分周回路6、遅延 素子7およびリタイミング回路8は、図3と同一の機能をもつ回路または素子で ある。
【0020】 入力クロック信号20Aはセット・リセット入力を持たない多重用分周回路5 0に送られ、分周されて多重クロック信号50Aとなり多重回路4と比較回路2 に送られる。同時に、入力クロック信号20Aは論理和ゲート9に送られる。
【0021】 データ発生回路1では、データ発生用分周回路6の出力6Aを受けて、データ 信号1Aと、データ信号1Aに位相の合った参照信号1Bとを出力する。データ 信号1Aは多重回路4に入力され、一方、参照信号1Bは比較回路2に入力され る。
【0022】 多重クロック信号50Aと参照信号1Bは比較回路2で比較され、制御回路3 により一定以上の位相差が検出される。そして制御回路3からは、入力クロック 信号20Aをマスクするための制御パルス3Aが出力され、論理和ゲート9に送 られる。
【0023】 論理和ゲート9では、制御パルス3Aのあいだ入力クロック信号20Aがマス クされる。その結果、データ発生用分周回路6の出力6Aは入力クロック信号2 0Aがマスクされたあいだ出力レベルを保持した形で分周動作を行う。
【0024】 したがって、データ発生回路1からのデータ信号1Aと参照信号1Bとは、入 力クロック信号20Aがマスクされた分だけその位相を変化するので、多重クロ ック信号50Aと位相が一定以下となり、多重回路4で多重が可能となる。
【0025】 次に、図1のタイムチャートを図2により説明する。図2において、エッジQ 1 からエッジQ2 以前の間は多重回路4で多重不可能な状態、エッジQ2 で位相 が調整され多重可能な状態となり、エッジQ3 以降は多重可能な安定状態を表わ す。なお図2の20A、4A、7Aは、図5の波形図と同一である。
【0026】 50Aは、多重回路用分周回路50の出力波形で、入力クロック信号20Aよ り遅延時間T1遅れて分周出力され、多重回路4に送られると同時に、位相比較 器2でデータ発生回路1の参照出力1Bと位相比較される。この位相比較の結果 が比較回路2の出力波形2Aで、また制御回路3の出力パルス波形が3Aである 。
【0027】 9Aは、論理和ゲート9の出力波形で、クロック入力信号20Aと制御回路3 の制御出力3Aと論理和され、遅延時間T4を持って出力される。
【0028】 6Aは、データ発生用分周回路6の出力波形で、信号9Aを分周して遅延時間 T3を持って出力される。この信号6Aを入力としてデータ発生回路1が動作し 、遅延時間T2だけ遅れてデータ1Aと参照信号1Bとを発生する。エッジQ1 からエッジQ2 以前では、多重クロック信号50Aとデータ信号1Aとが多重可 能な位相状態になく、制御出力3Aにより入力クロック信号20Aをマスクし、 データ信号1Aと参照信号1Bとの位相を調整している。そしてエッジQ2 より 、多重クロック信号50Aとデータ信号1Aとが多重可能な位相状態となり、エ ッジQ3 より安定なデータ多重化回路として動作する。
【0029】
この考案によれば、論理和ゲート9により入力クロック信号20Aをマスクし て、データ信号1Aと多重クロック信号50Aとが多重可能な位相状態となるよ う制御できるので、リセット入力の必要な分周回路を必要とせず、従来より高速 動作の可能なデータ多重回路がえられる。
【図1】この考案による高速データ多重化回路の実施例
の機能ブロック図である。
の機能ブロック図である。
【図2】図1のタイムチャートである。
【図3】従来のデータ多重化回路の構成図である。
【図4】図3のデータ多重化回路の比較回路2、制御回
路3のブロック図ある。
路3のブロック図ある。
【図5】図3のタイムチャートである。
1 データ発生回路 2 比較回路 3 制御回路 4 多重回路 50 多重用分周回路 6 データ発生用分周回路 7 遅延素子 8 リタイミング回路 9 論理和ゲート
Claims (1)
- 【請求項1】 入力クロック信号(20A) を分周して分周
クロック信号(6A)を出力する第1の分周回路(6) と、 分周クロック信号(6A)を入力してこの分周クロック信号
(6A)に同期したデータ信号(1A)と参照信号(1B)とを出力
するデータ発生回路(1) と、 入力クロック信号(20A) を分周して多重クロック信号(5
0A) を出力する第2の分周回路(50)と、 多重クロック信号(50A) に同期してデータ信号(1A)を多
重化する多重回路(4)と、 参照信号(1B)と多重クロック信号(50A) とを入力し、両
信号の位相差を表わす信号(2A)を出力する位相比較回路
(2) と、 位相差を表わす信号(2A)を入力し、これが多重回路(4)
で多重不可能な位相差である場合には制御信号(3A)を出
力する制御回路(3) と、 制御信号(3A)に応答し、データ発生回路(1) に入力され
る分周クロック信号(6A)をマスクするゲート回路(9) と
を備える事を特徴とする高速データ多重化回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1313893U JPH0670344U (ja) | 1993-02-26 | 1993-02-26 | 高速データ多重化回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1313893U JPH0670344U (ja) | 1993-02-26 | 1993-02-26 | 高速データ多重化回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0670344U true JPH0670344U (ja) | 1994-09-30 |
Family
ID=11824808
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1313893U Pending JPH0670344U (ja) | 1993-02-26 | 1993-02-26 | 高速データ多重化回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0670344U (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013034087A (ja) * | 2011-08-02 | 2013-02-14 | Nec Engineering Ltd | シリアル通信用インターフェース回路及びパラレルシリアル変換回路 |
-
1993
- 1993-02-26 JP JP1313893U patent/JPH0670344U/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013034087A (ja) * | 2011-08-02 | 2013-02-14 | Nec Engineering Ltd | シリアル通信用インターフェース回路及びパラレルシリアル変換回路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3098027B2 (ja) | 位相ロック回路及び該位相ロック回路より成る周波数逓倍器 | |
US4423383A (en) | Programmable multiple frequency ratio synchronous clock signal generator circuit and method | |
KR970031357A (ko) | 소수배 시스템에 있어서 클록 동기 체계(clock synchronization scheme for fractional multiplication systems) | |
JPH0670344U (ja) | 高速データ多重化回路 | |
US5659719A (en) | Data multiplex circuit | |
JPH0741228Y2 (ja) | デジタル信号多重化装置 | |
JP2798918B2 (ja) | パルス幅変調回路 | |
JPH05315898A (ja) | トリガ同期回路 | |
US5514991A (en) | Synchronous data row generating circuit | |
JP2545010B2 (ja) | ゲ―ト装置 | |
KR930008422B1 (ko) | 동기형 클럭발생회로 | |
JPS6144423B2 (ja) | ||
JPH02252316A (ja) | ジッタシミュレーション機能付きpll回路 | |
KR970005112Y1 (ko) | 위상동기장치 | |
JPH08321772A (ja) | Pll回路 | |
JPH057136A (ja) | 信号発生装置 | |
JPH0983350A (ja) | クロック発生装置 | |
JPH1056362A (ja) | ディジタル信号処理集積回路 | |
JPH098786A (ja) | 同期クロック切替方式 | |
JPH05344111A (ja) | クロック制御回路 | |
JPH03165133A (ja) | 位相調整回路 | |
JPS5955690A (ja) | バ−ストゲ−トパルス発生回路 | |
JPH04262620A (ja) | クロック信号同期装置 | |
JP2001144716A (ja) | 映像信号の時分割多重分離装置 | |
JPH01245631A (ja) | 位相制御回路 |