JPH04360333A - デジタル信号多重化装置 - Google Patents
デジタル信号多重化装置Info
- Publication number
- JPH04360333A JPH04360333A JP13484891A JP13484891A JPH04360333A JP H04360333 A JPH04360333 A JP H04360333A JP 13484891 A JP13484891 A JP 13484891A JP 13484891 A JP13484891 A JP 13484891A JP H04360333 A JPH04360333 A JP H04360333A
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- JP
- Japan
- Prior art keywords
- circuit
- clock
- input
- interface
- digital signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims description 10
- 230000001360 synchronised effect Effects 0.000 claims description 4
- 230000010355 oscillation Effects 0.000 claims description 2
- 230000010363 phase shift Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、電子装置のデジタル信
号処理に使用するデジタル信号多重化装置に関する。
号処理に使用するデジタル信号多重化装置に関する。
【0002】
【従来の技術】図3は、従来のデジタル信号多重化装置
の構成を示している。
の構成を示している。
【0003】例として、伝送速度を1.6Gbpsで4
00Mbpsの4つのデジタル信号をビット多重伝送す
る場合について説明する。
00Mbpsの4つのデジタル信号をビット多重伝送す
る場合について説明する。
【0004】図3において、101は伝送クロックの入
力端子である。1は端子101からのクロックの4分周
クロックを出力する4分周回路である。
力端子である。1は端子101からのクロックの4分周
クロックを出力する4分周回路である。
【0005】21、22、23、24はインタフェース
(I/F)回路であり、4分周回路1から分周クロック
を、また端子103、104、105、106からデジ
タル信号を入力し、分周クロックに同期したデジタル信
号を出力する。
(I/F)回路であり、4分周回路1から分周クロック
を、また端子103、104、105、106からデジ
タル信号を入力し、分周クロックに同期したデジタル信
号を出力する。
【0006】51、52、53は遅延素子であり、イン
タフェース回路22、23、24からのデジタル信号を
入力し、遅延されたデジタル信号を出力する。
タフェース回路22、23、24からのデジタル信号を
入力し、遅延されたデジタル信号を出力する。
【0007】3はビット多重回路であり、端子101か
らの伝送クロックを入力し、インタフェース回路21と
遅延素子51、52、53からの4つのデジタル信号を
ビット多重しデータ出力端子102に出力する。
らの伝送クロックを入力し、インタフェース回路21と
遅延素子51、52、53からの4つのデジタル信号を
ビット多重しデータ出力端子102に出力する。
【0008】次に、上記構成の動作について説明する。
図4は処理信号の動作のタイミングを示している。
【0009】端子101に入力された1.6GHzの伝
送クロックは、4分周回路1により400MHzのクロ
ックに分周される。インタフェース回路21、22、2
3、24は400MHzのクロックとデータ信号を入力
し、400Mbpsのデジタル信号を出力する。図4に
示すように、インタフェース回路21、22、23、2
4からのデジタル信号は、ビット多重回路3に入力され
る際に遅延素子51、52、53によりインタフェース
回路21のデジタル信号と同じ位相となるように調整さ
れる。ビット多重回路3では4つのデジタル信号をビッ
ト多重した1.6Gbpsのデジタル信号を出力する。
送クロックは、4分周回路1により400MHzのクロ
ックに分周される。インタフェース回路21、22、2
3、24は400MHzのクロックとデータ信号を入力
し、400Mbpsのデジタル信号を出力する。図4に
示すように、インタフェース回路21、22、23、2
4からのデジタル信号は、ビット多重回路3に入力され
る際に遅延素子51、52、53によりインタフェース
回路21のデジタル信号と同じ位相となるように調整さ
れる。ビット多重回路3では4つのデジタル信号をビッ
ト多重した1.6Gbpsのデジタル信号を出力する。
【0010】上記従来例でも複数のデジタル信号を遅延
素子によりタイミングを調整し多重化できる。
素子によりタイミングを調整し多重化できる。
【0011】
【発明が解決しようとする課題】しかしながら、上記従
来のデジタル信号多重化装置では、複数のデジタル信号
をそれぞれ個別の遅延素子51、52、53により位相
タイミングを合わせてビット多重回路で多重化している
ため、複数個の遅延素子51、52、53の調整が必要
となり、さらに、インタフェース回路21、22、23
、24とビット多重回路3間の配線長が変わった場合、
再調整が必要となる問題があった。
来のデジタル信号多重化装置では、複数のデジタル信号
をそれぞれ個別の遅延素子51、52、53により位相
タイミングを合わせてビット多重回路で多重化している
ため、複数個の遅延素子51、52、53の調整が必要
となり、さらに、インタフェース回路21、22、23
、24とビット多重回路3間の配線長が変わった場合、
再調整が必要となる問題があった。
【0012】本発明は、上記課題を解決するものであり
、複数のデジタル信号の位相タイミング合わせの調整が
不要になり、配線長が変化しても再調整が不要となるデ
ジタル信号多重化装置を提供することを目的とする。
、複数のデジタル信号の位相タイミング合わせの調整が
不要になり、配線長が変化しても再調整が不要となるデ
ジタル信号多重化装置を提供することを目的とする。
【0013】
【課題を解決するための手段】本発明は上記目的を達成
するために、多重するデジタル信号のうち、1番目のデ
ジタル信号のクロックと位相同期したクロックを位相同
期回路で作成し、この位相同期クロックにより2番目以
降のデジタル信号を出力するものである。
するために、多重するデジタル信号のうち、1番目のデ
ジタル信号のクロックと位相同期したクロックを位相同
期回路で作成し、この位相同期クロックにより2番目以
降のデジタル信号を出力するものである。
【0014】
【作用】本発明によれば、1つのインタフェース回路か
らのクロックに対し、他のインタフェース回路からのク
ロックの位相ずれがなくなるような位相同期回路を設け
ているため、各インタフェース回路からのデジタル信号
の位相ずれがなくなり、複数のデジタル信号の位相タイ
ミング合わせの調整がいらず、配線長が変化しても再調
整の必要がなくなる。
らのクロックに対し、他のインタフェース回路からのク
ロックの位相ずれがなくなるような位相同期回路を設け
ているため、各インタフェース回路からのデジタル信号
の位相ずれがなくなり、複数のデジタル信号の位相タイ
ミング合わせの調整がいらず、配線長が変化しても再調
整の必要がなくなる。
【0015】
【実施例】以下、本発明のデジタル信号多重化装置の一
実施例について図面をもとに説明する。図1は、実施例
の構成を示している。なお、図3に示す従来例と同一の
構成要素には同一の符号を付し、詳細な説明は省略する
。
実施例について図面をもとに説明する。図1は、実施例
の構成を示している。なお、図3に示す従来例と同一の
構成要素には同一の符号を付し、詳細な説明は省略する
。
【0016】従来例と同様に、伝送速度を1.6Gbp
sで400Mbpsの4つのデジタル信号をビット多重
伝送する場合について説明する。
sで400Mbpsの4つのデジタル信号をビット多重
伝送する場合について説明する。
【0017】図1において、101は伝送クロックの入
力端子である。1は端子101からのクロックの4分周
クロックを出力する4分周回路である。
力端子である。1は端子101からのクロックの4分周
クロックを出力する4分周回路である。
【0018】21、22、23、24はインタフェース
回路であり、インタフェース回路21は4分周回路1か
らの分周クロックと端子103からデータを入力し、分
周クロックに同期したデジタル信号とクロックを出力す
る。
回路であり、インタフェース回路21は4分周回路1か
らの分周クロックと端子103からデータを入力し、分
周クロックに同期したデジタル信号とクロックを出力す
る。
【0019】インタフェース回路22は、位相同期回路
401からのクロックと端子104からデータを入力し
、位相同期回路401の出力クロックに同期したデジタ
ル信号とクロックを出力する。同様にインタフェース回
路23、24は、位相同期回路402、403からのク
ロックと端子105、106からのデータを入力し、デ
ジタル信号とクロックを出力する。
401からのクロックと端子104からデータを入力し
、位相同期回路401の出力クロックに同期したデジタ
ル信号とクロックを出力する。同様にインタフェース回
路23、24は、位相同期回路402、403からのク
ロックと端子105、106からのデータを入力し、デ
ジタル信号とクロックを出力する。
【0020】3はビット多重回路であり、端子101か
らの伝送クロックを入力し、インタフェース回路21、
22、23、24からの4つのデジタル信号をビット多
重しデータ出力端子102に出力する。
らの伝送クロックを入力し、インタフェース回路21、
22、23、24からの4つのデジタル信号をビット多
重しデータ出力端子102に出力する。
【0021】401は位相同期回路であり、第一の2分
周回路41、第二の2分周回路42、位相比較回路43
、電圧制御発信器44より構成される。第一の2分周回
路41は、インタフェース回路21からのクロックを入
力し、2分周したクロックを出力する。第二の2分周回
路42は、インタフェース回路22からのクロックを入
力し、2分周したクロックを出力する。位相比較回路4
3は、上記2つの2分周クロックの位相を比較し、その
位相差に応じた電圧を出力する。電圧制御発信器44は
、入力電圧により出力クロックの発振周波数を変化させ
る。
周回路41、第二の2分周回路42、位相比較回路43
、電圧制御発信器44より構成される。第一の2分周回
路41は、インタフェース回路21からのクロックを入
力し、2分周したクロックを出力する。第二の2分周回
路42は、インタフェース回路22からのクロックを入
力し、2分周したクロックを出力する。位相比較回路4
3は、上記2つの2分周クロックの位相を比較し、その
位相差に応じた電圧を出力する。電圧制御発信器44は
、入力電圧により出力クロックの発振周波数を変化させ
る。
【0022】次に、上記構成における動作について説明
する。端子101に入力された1.6GHzの伝送クロ
ックは、4分周回路1により400MHzクロックに分
周される。インタフェース回路21は400MHzクロ
ックとデジタル信号を入力し、400MHzの分周クロ
ックに周期した400Mbpsデジタル信号と400M
Hzクロックを出力する。インタフェース回路22は位
相同期回路401からクロックと端子104からデータ
を入力し、400Mbps出力する。
する。端子101に入力された1.6GHzの伝送クロ
ックは、4分周回路1により400MHzクロックに分
周される。インタフェース回路21は400MHzクロ
ックとデジタル信号を入力し、400MHzの分周クロ
ックに周期した400Mbpsデジタル信号と400M
Hzクロックを出力する。インタフェース回路22は位
相同期回路401からクロックと端子104からデータ
を入力し、400Mbps出力する。
【0023】ここで、位相同期回路401では入力され
る2つのクロックの位相を比べ、同じ位相となるように
電圧制御発信器44の出力周波数を制御する。これによ
り、図2に示すように、インタフェース回路22からも
400Mbpsデジタル信号と400MHzクロックが
インタフェース回路21と同位相で出力される。インタ
フェース回路23と位相同期回路402、インタフェー
ス回路24と位相同期回路403も同様の動作を行う。
る2つのクロックの位相を比べ、同じ位相となるように
電圧制御発信器44の出力周波数を制御する。これによ
り、図2に示すように、インタフェース回路22からも
400Mbpsデジタル信号と400MHzクロックが
インタフェース回路21と同位相で出力される。インタ
フェース回路23と位相同期回路402、インタフェー
ス回路24と位相同期回路403も同様の動作を行う。
【0024】ビット多重回路3では、同じ位相となった
4つのデジタル信号をビット多重し、1.6Gbpsの
デジタル信号を出力する。
4つのデジタル信号をビット多重し、1.6Gbpsの
デジタル信号を出力する。
【0025】このように上記実施例によれば、1つのイ
ンタフェース回路(21、22、23、24)からのク
ロックに対し、他のインタフェース回路(21、22、
23、24)からのクロックの位相ずれがなくなるよう
に位相同期回路を設けており、複数のデジタル信号の位
相タイミング合わせの調整を不要にして多重伝送できる
。
ンタフェース回路(21、22、23、24)からのク
ロックに対し、他のインタフェース回路(21、22、
23、24)からのクロックの位相ずれがなくなるよう
に位相同期回路を設けており、複数のデジタル信号の位
相タイミング合わせの調整を不要にして多重伝送できる
。
【0026】
【発明の効果】本発明は上記説明より明らかなように、
1つのインタフェース回路からのクロックに対し、他の
インタフェース回路からのクロックの位相ずれがなくな
るように位相同期回路を設けており、複数のデジタル信
号の位相タイミング合わせの調整を不要にし、配線長が
変化しても再調整が不要になるという効果を有する。
1つのインタフェース回路からのクロックに対し、他の
インタフェース回路からのクロックの位相ずれがなくな
るように位相同期回路を設けており、複数のデジタル信
号の位相タイミング合わせの調整を不要にし、配線長が
変化しても再調整が不要になるという効果を有する。
【図1】本発明のデジタル信号多重化装置の一実施例の
構成を示すブロック図
構成を示すブロック図
【図2】実施例の動作説明に供されるタイミングチャー
ト
ト
【図3】従来のデジタル信号多重化装置の構成を示すブ
ロック図
ロック図
【図4】従来のデジタル信号多重化装置の動作説明に供
されるタイミングチャート
されるタイミングチャート
1 4分周回路
3 ビット多重回路
21、22、23、24 インタフェース回路41、
42 2分周回路 43 位相比較回路 44 電圧制御発振器 101 クロック入力端子 102 多重データ出力端子
42 2分周回路 43 位相比較回路 44 電圧制御発振器 101 クロック入力端子 102 多重データ出力端子
Claims (1)
- 【請求項1】 入力クロックを分周する分周回路と、
入力デジタル信号と外部クロックにより、外部クロック
に同期したデジタル信号およびクロックを出力する複数
のインタフェース回路と、入力クロックにより複数デジ
タル信号を多重出力する多重回路と、複数の入力クロッ
クをM分周する第一のM分周回路と第二のM分周回路と
2つの入力クロックの位相を比較し位相差に応じた電圧
を出力する位相比較回路と入力電圧により発振周波数が
変化するクロックを出力する電圧制御発信器とを備え、
伝送クロックを上記分周回路および前記ビット多重回路
に入力し、上記分周回路の出力クロックを上記第一のイ
ンタフェース回路の外部クロックに入力し、上記第一の
インタフェース回路の出力クロックを上記第一のM分周
回路に入力し、上記第二のインタフェース回路からのク
ロックを上記第二のM分周回路に入力し、上記第一のM
分周回路からの分周クロックを上記位相比較回路の一方
に入力し、上記第二のM分周回路からの分周クロックを
上記位相比較回路の他方に入力し、上記位相比較回路か
らの出力電圧を上記電圧制御発信器に入力し、上記電圧
制御発信器の出力クロックを前記第二のインタフェース
回路の外部クロックに入力し、上記第三のインタフェー
ス回路以外の複数の上記インタフェース回路へも同様に
接続し、それぞれの上記複数のインタフェース回路から
のデジタル信号を上記ビット多重回路に入力して多重デ
ジタル信号を出力することを特徴とするデジタル信号多
重化装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13484891A JPH04360333A (ja) | 1991-06-06 | 1991-06-06 | デジタル信号多重化装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13484891A JPH04360333A (ja) | 1991-06-06 | 1991-06-06 | デジタル信号多重化装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04360333A true JPH04360333A (ja) | 1992-12-14 |
Family
ID=15137888
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13484891A Pending JPH04360333A (ja) | 1991-06-06 | 1991-06-06 | デジタル信号多重化装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04360333A (ja) |
-
1991
- 1991-06-06 JP JP13484891A patent/JPH04360333A/ja active Pending
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