JPH04225408A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH04225408A JPH04225408A JP2407126A JP40712690A JPH04225408A JP H04225408 A JPH04225408 A JP H04225408A JP 2407126 A JP2407126 A JP 2407126A JP 40712690 A JP40712690 A JP 40712690A JP H04225408 A JPH04225408 A JP H04225408A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock signal
- signal
- central processing
- processing block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 7
- 230000001360 synchronised effect Effects 0.000 description 17
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Landscapes
- Facsimiles In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】この発明は、たとえばメモリ送信
機能を備えたファクシミリ装置の信号処理に適用できる
情報処理装置に関する。
機能を備えたファクシミリ装置の信号処理に適用できる
情報処理装置に関する。
【0002】
【従来の技術】一般に、ある程度以上の規模のディジタ
ル回路を構成する場合には、そのディジタル信号を1つ
あるいは1組のクロック信号でタイミング管理できる同
期回路が用いられる。
ル回路を構成する場合には、そのディジタル信号を1つ
あるいは1組のクロック信号でタイミング管理できる同
期回路が用いられる。
【0003】一例を図2について説明する。
【0004】11は、クロック信号発生回路であり、こ
れより原クロック信号Skが発生される。12は、CP
UまたはMPU(マイクロプロセッシングユニット)な
どによって構成される中央処理ブロックであり、その入
力端子12aには上述した原クロック信号Skが供給さ
れ、これにより中央処理ブロック12が駆動される。
れより原クロック信号Skが発生される。12は、CP
UまたはMPU(マイクロプロセッシングユニット)な
どによって構成される中央処理ブロックであり、その入
力端子12aには上述した原クロック信号Skが供給さ
れ、これにより中央処理ブロック12が駆動される。
【0005】中央処理ブロック12の出力端子12bか
らは主クロック信号Smが出力される。この主クロック
信号Smは、入力端子12aに入力される原クロック信
号Skが中央処理ブロック12内で分周されて生成され
ており、よって原クロック信号Skとは周波数を異にす
るは勿論、中央処理ブロック12内における内部遅廷等
により位相も異なる。主クロック信号Smは、中央処理
ブロック12の入出力信号の基準タイミング信号として
他の回路で使用される。
らは主クロック信号Smが出力される。この主クロック
信号Smは、入力端子12aに入力される原クロック信
号Skが中央処理ブロック12内で分周されて生成され
ており、よって原クロック信号Skとは周波数を異にす
るは勿論、中央処理ブロック12内における内部遅廷等
により位相も異なる。主クロック信号Smは、中央処理
ブロック12の入出力信号の基準タイミング信号として
他の回路で使用される。
【0006】13はディジタル回路であり、このディジ
タル回路13で扱うディジタル信号の処理は、上述した
中央処理ブロック12からの制御信号により管理される
。説明するディジタル回路13は、検索用または表示用
あるいは画像データ送信用などの種々の制御プログラム
が格納されたROM、またはいわゆるI/Oポートなど
の一般にシステムを構成するのに必要な回路である。
タル回路13で扱うディジタル信号の処理は、上述した
中央処理ブロック12からの制御信号により管理される
。説明するディジタル回路13は、検索用または表示用
あるいは画像データ送信用などの種々の制御プログラム
が格納されたROM、またはいわゆるI/Oポートなど
の一般にシステムを構成するのに必要な回路である。
【0007】一般的に、クロック信号発生回路11から
得られる原クロック信号Skと、中央処理ブロック12
から出力される主クロック信号Smとの間では、互いの
周波数は規定されているが同期関係は規定されていない
ため、原クロック信号Skを動作クロック信号とする同
期回路では、中央処理ブロック12の入出力信号が主ク
ロック信号Smを基準タイミング信号としているために
メタステーブル(レーシング)などの危険があり、これ
を直接処理するように構成すると動作が保障されない。
得られる原クロック信号Skと、中央処理ブロック12
から出力される主クロック信号Smとの間では、互いの
周波数は規定されているが同期関係は規定されていない
ため、原クロック信号Skを動作クロック信号とする同
期回路では、中央処理ブロック12の入出力信号が主ク
ロック信号Smを基準タイミング信号としているために
メタステーブル(レーシング)などの危険があり、これ
を直接処理するように構成すると動作が保障されない。
【0008】そこで従来では、同期回路14を構成する
に際して図示するように、この同期回路14内にさらに
ダブル・ラッチ回路などの非同期信号同期化回路15を
設け、これによって主クロック信号Smを基準タイミン
グ信号とする中央処理ブロック12の入出力信号(原ク
ロック信号Skを動作クロック信号とした同期回路14
から見た非同期信号)を、原クロック信号Skを基準タ
イミングとする同期信号に変換(同期化)している。
に際して図示するように、この同期回路14内にさらに
ダブル・ラッチ回路などの非同期信号同期化回路15を
設け、これによって主クロック信号Smを基準タイミン
グ信号とする中央処理ブロック12の入出力信号(原ク
ロック信号Skを動作クロック信号とした同期回路14
から見た非同期信号)を、原クロック信号Skを基準タ
イミングとする同期信号に変換(同期化)している。
【0009】この変換(同期化)された信号を組合せ回
路16に供給し、その出力をフリップフロップ群回路1
7に供給し、その出力を組み合わせ回路16の信号系に
帰還させ、さらにクロック信号発生回路11からの原ク
ロック信号Skを上述した非同期信号同期化回路15お
よびフリップフロップ群回路17のクロック信号端子に
供給し、非同期信号同期化回路15−組み合わせ回路1
6−フリップフロップ群回路17−非同期信号同期化回
路15の帰還ループを構成することにより、中央処理ブ
ロック12の入出力信号を、原クロック信号Skを動作
クロック信号とする同期回路14で処理することを可能
にしている。
路16に供給し、その出力をフリップフロップ群回路1
7に供給し、その出力を組み合わせ回路16の信号系に
帰還させ、さらにクロック信号発生回路11からの原ク
ロック信号Skを上述した非同期信号同期化回路15お
よびフリップフロップ群回路17のクロック信号端子に
供給し、非同期信号同期化回路15−組み合わせ回路1
6−フリップフロップ群回路17−非同期信号同期化回
路15の帰還ループを構成することにより、中央処理ブ
ロック12の入出力信号を、原クロック信号Skを動作
クロック信号とする同期回路14で処理することを可能
にしている。
【0010】
【発明が解決しようとする課題】この構成では、ダブル
・ラッチ回路などの非同期信号同期化回路15を使用し
ているために、中央処理ブロック12からの出力信号が
非同期信号同期化回路15で処理されたのちに組み合わ
せ回路16に入力されることになり、同期化処理に要す
る時間だけ遅れが生じ、これにより同期回路14におけ
る処理時間が制限され、よって処理動作に時間を要する
問題点があった。
・ラッチ回路などの非同期信号同期化回路15を使用し
ているために、中央処理ブロック12からの出力信号が
非同期信号同期化回路15で処理されたのちに組み合わ
せ回路16に入力されることになり、同期化処理に要す
る時間だけ遅れが生じ、これにより同期回路14におけ
る処理時間が制限され、よって処理動作に時間を要する
問題点があった。
【0011】同期回路14の処理速度を高くするために
、この同期回路14を駆動する原クロック信号Skの周
波数が高くなるように、クロック信号発生回路11を構
成することも可能であるが、EMC(Electro
Magnetic Compatibilty)で問題
をたりし、また同期回路14が充分に高速でないとウェ
イト等が必要になり、中央処理ブロック12自体のスル
ープット(単位時間当りの処理能力)が制限されるなど
の問題点があった。
、この同期回路14を駆動する原クロック信号Skの周
波数が高くなるように、クロック信号発生回路11を構
成することも可能であるが、EMC(Electro
Magnetic Compatibilty)で問題
をたりし、また同期回路14が充分に高速でないとウェ
イト等が必要になり、中央処理ブロック12自体のスル
ープット(単位時間当りの処理能力)が制限されるなど
の問題点があった。
【0012】この発明は上述した問題点を、構成簡単に
して容易に解決したものである。
して容易に解決したものである。
【0013】
【課題を解決するための手段】上述した課題を解決する
ためこの発明においては、主クロック信号を出力し、こ
の主クロック信号を基準タイミング信号として外部回路
との間において信号の授受を行うMPU等の中央処理ブ
ロックと、この中央処理ブロックから出力される主クロ
ック信号の周波数を逓倍する周波数逓倍回路と、この周
波数逓倍回路から得られる逓倍クロック信号を動作クロ
ック信号とし、上記中央処理ブロックの入出力信号が入
出力される同期回路とから構成されたことを特徴とする
ものである。
ためこの発明においては、主クロック信号を出力し、こ
の主クロック信号を基準タイミング信号として外部回路
との間において信号の授受を行うMPU等の中央処理ブ
ロックと、この中央処理ブロックから出力される主クロ
ック信号の周波数を逓倍する周波数逓倍回路と、この周
波数逓倍回路から得られる逓倍クロック信号を動作クロ
ック信号とし、上記中央処理ブロックの入出力信号が入
出力される同期回路とから構成されたことを特徴とする
ものである。
【0014】
【作用】この発明では、MPUなどの中央処理ブロック
2から出力される主クロック信号Smを周波数逓倍する
周波数逓倍回路20を有し、これから得られる逓倍クロ
ック信号Sfの位相が、主クロック信号Smに対して位
相的にも制御されている。
2から出力される主クロック信号Smを周波数逓倍する
周波数逓倍回路20を有し、これから得られる逓倍クロ
ック信号Sfの位相が、主クロック信号Smに対して位
相的にも制御されている。
【0015】そして、この逓倍クロック信号Sfを動作
クロック信号とするように同期回路4が構成されるため
、主クロック信号Smを基準タイミング信号とする中央
処理ブロック2の入出力信号を同期回路4からみて同期
信号と見なせるため、従来の非同期信号同期化回路を省
略できる。
クロック信号とするように同期回路4が構成されるため
、主クロック信号Smを基準タイミング信号とする中央
処理ブロック2の入出力信号を同期回路4からみて同期
信号と見なせるため、従来の非同期信号同期化回路を省
略できる。
【0016】
【実施例】続いて、この発明に係わる情報処理装置の一
例を図1を参照して説明する。
例を図1を参照して説明する。
【0017】1は、図2に示す11と同様のクロック信
号発生回路であり、これより原クロック信号Skが発生
される。
号発生回路であり、これより原クロック信号Skが発生
される。
【0018】2は、図2に示す12と同様のCPUまた
はMPU(マイクロプロセッシングユニット)などの中
央処理ブロックであり、そのクロック信号入力端子2a
には上述した原クロック信号Skが供給され、これによ
り中央処理ブロック2が駆動される。またそのクロック
信号出力端子2bからは上述した主クロック信号Smが
出力される。
はMPU(マイクロプロセッシングユニット)などの中
央処理ブロックであり、そのクロック信号入力端子2a
には上述した原クロック信号Skが供給され、これによ
り中央処理ブロック2が駆動される。またそのクロック
信号出力端子2bからは上述した主クロック信号Smが
出力される。
【0019】3は、図2に示す13と同様のディジタル
回路であり、例えば検索用、表示用、画像データ送信用
などの種々の制御プログラムが格納されたROM、また
は数値データの演算処理をする演算処理回路などが考え
られる。
回路であり、例えば検索用、表示用、画像データ送信用
などの種々の制御プログラムが格納されたROM、また
は数値データの演算処理をする演算処理回路などが考え
られる。
【0020】中央処理ブロック2のクロック信号出力端
子2bから出力される主クロック信号Smは、次段の周
波数逓倍回路20に供給される。この周波数逓倍回路2
0はこの例ではPLL(フェーズロックドループ)で構
成された場合を示しており、以下PLLとして説明する
。
子2bから出力される主クロック信号Smは、次段の周
波数逓倍回路20に供給される。この周波数逓倍回路2
0はこの例ではPLL(フェーズロックドループ)で構
成された場合を示しており、以下PLLとして説明する
。
【0021】PLL20は周知の如く、主クロック信号
Smが供給される位相比較器21と、この位相比較器2
1の出力が入力されるフイルタ22と、このフィルタ2
2の出力(直流レベル)が入力され、その直流レベルに
よって発振周波数が制御される可変周波数発振器23と
、この可変周波数発振器23から得られる逓倍クロック
信号Sfが入力される分周器24とから構成される。
Smが供給される位相比較器21と、この位相比較器2
1の出力が入力されるフイルタ22と、このフィルタ2
2の出力(直流レベル)が入力され、その直流レベルに
よって発振周波数が制御される可変周波数発振器23と
、この可変周波数発振器23から得られる逓倍クロック
信号Sfが入力される分周器24とから構成される。
【0022】分周器24としては、可変周波数発振器2
3からの逓倍クロック信号Sfを動作クロックとする同
期式分周器が使用され、これにより分周器24より得ら
れる分周クロック信号ShおよびSgの位相関係は等し
くなる。
3からの逓倍クロック信号Sfを動作クロックとする同
期式分周器が使用され、これにより分周器24より得ら
れる分周クロック信号ShおよびSgの位相関係は等し
くなる。
【0023】分周器24から得られる分周クロック信号
Sgの周波数は、主クロック信号Smのそれと等しくな
り、この分周クロック信号Sgが位相比較器21に入力
されて主クロック信号Smと位相比較されることにより
、可変周波数発振器23から得られる逓倍クロック信号
Sfの位相が主クロック信号Smと一致するように構成
されている。場合によっては、必要な特定の位相関係を
もたせることもある。
Sgの周波数は、主クロック信号Smのそれと等しくな
り、この分周クロック信号Sgが位相比較器21に入力
されて主クロック信号Smと位相比較されることにより
、可変周波数発振器23から得られる逓倍クロック信号
Sfの位相が主クロック信号Smと一致するように構成
されている。場合によっては、必要な特定の位相関係を
もたせることもある。
【0024】4は同期回路であり、従来の図2に示す同
期回路14内の非同期信号同期化回路15を必要とせず
、組み合わせ回路6とフリップフロップ群回路7とから
構成されている。
期回路14内の非同期信号同期化回路15を必要とせず
、組み合わせ回路6とフリップフロップ群回路7とから
構成されている。
【0025】中央処理ブロック2の出力信号が組み合わ
せ回路6に入力され、その出力がフリップフロップ群回
路7に入力され、その出力が組み合わせ回路6に入力さ
れるとともに、中央処理ブロック2の信号系に出力され
、上述した分周器24から必要に応じて段間から得られ
るクロツク信号Shが、同期回路4のフリップフロップ
群回路7のクロック信号入力端子に入力されるように構
成されている。
せ回路6に入力され、その出力がフリップフロップ群回
路7に入力され、その出力が組み合わせ回路6に入力さ
れるとともに、中央処理ブロック2の信号系に出力され
、上述した分周器24から必要に応じて段間から得られ
るクロツク信号Shが、同期回路4のフリップフロップ
群回路7のクロック信号入力端子に入力されるように構
成されている。
【0026】
【発明の効果】以上のように、この発明に係わる情報処
理装置によれば、従来必要とされていた同期回路の非同
期信号同期化回路を省略できると共に、中央処理ブロッ
クの入出力信号を直接同期回路内の組み合わせ回路に対
して同期信号として供給できる。
理装置によれば、従来必要とされていた同期回路の非同
期信号同期化回路を省略できると共に、中央処理ブロッ
クの入出力信号を直接同期回路内の組み合わせ回路に対
して同期信号として供給できる。
【0027】そのため、ディジタル回路で扱う駆動信号
の中央処理ブロックの駆動クロック信号に対する遅れを
最小限にでき、同期損をなくすことができるので、ディ
ジタル回路における信号処理を迅速に行うことができる
効果がある。したがって、この発明はファクシミリ装置
などの情報処理系に適用して極めて好適である。
の中央処理ブロックの駆動クロック信号に対する遅れを
最小限にでき、同期損をなくすことができるので、ディ
ジタル回路における信号処理を迅速に行うことができる
効果がある。したがって、この発明はファクシミリ装置
などの情報処理系に適用して極めて好適である。
【図1】この発明に係わる情報処理装置の一例を示すブ
ロック図である。
ロック図である。
【図2】従来の情報処理装置の一例を示すブロック図で
ある。
ある。
1 クロック信号発生回路
2 中央処理ブロック
3 ディジタル回路
4 同期回路
6 組み合わせ回路
7 フリップフロップ群回路
20 周波数逓倍回路
Claims (1)
- 【請求項1】 主クロック信号を出力し、この主クロ
ック信号を基準タイミング信号として外部回路との間に
おいて信号の授受を行うMPU等の中央処理ブロックと
、この中央処理ブロックから出力される主クロック信号
の周波数を逓倍する周波数逓倍回路と、この周波数逓倍
回路から得られる逓倍クロック信号を動作クロック信号
とし、上記中央処理ブロックの入出力信号が入出力され
る同期回路とから構成されたことを特徴とする情報処理
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2407126A JPH04225408A (ja) | 1990-12-27 | 1990-12-27 | 情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2407126A JPH04225408A (ja) | 1990-12-27 | 1990-12-27 | 情報処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04225408A true JPH04225408A (ja) | 1992-08-14 |
Family
ID=18516745
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2407126A Pending JPH04225408A (ja) | 1990-12-27 | 1990-12-27 | 情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04225408A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6763080B1 (en) | 1999-05-14 | 2004-07-13 | Nec Electronics Corporation | Synchronous signal processing system |
-
1990
- 1990-12-27 JP JP2407126A patent/JPH04225408A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6763080B1 (en) | 1999-05-14 | 2004-07-13 | Nec Electronics Corporation | Synchronous signal processing system |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5598447A (en) | Integrated circuit device having internal fast clock source | |
KR100195855B1 (ko) | 소수배 시스템에 있어서 클록 동기 체계 | |
US7082547B2 (en) | Data signal processing method and data processor implementing independent and asynchronous system and data clocks | |
JPH04225408A (ja) | 情報処理装置 | |
JP2003134096A (ja) | データ抽出回路 | |
KR100271717B1 (ko) | 클럭 주파수 체배 장치를 포함하는 반도체 메모리 장치의 데이터 전송 장치 | |
JPS63232615A (ja) | クロツク切替回路 | |
US5867545A (en) | Phase-locked loop circuit | |
JPH1056362A (ja) | ディジタル信号処理集積回路 | |
JP3037237B2 (ja) | 同期回路及びその同期方法及びlsi | |
KR0177237B1 (ko) | 디지탈 비디오카세트레코더에 있어서 락드모드용 오디오계의 클럭생성기 | |
JPH0741228Y2 (ja) | デジタル信号多重化装置 | |
JPH07170584A (ja) | クロック切替回路 | |
JP2615984B2 (ja) | 信号処理回路 | |
JPS63101919A (ja) | クロツク制御回路 | |
KR960011426B1 (ko) | 시스템 클럭 통합 장치 | |
JP3147487B2 (ja) | 同期信号発生装置 | |
JPH1168555A (ja) | クロック分周切替回路 | |
JPH11298460A (ja) | クロック切替回路 | |
JPH0983350A (ja) | クロック発生装置 | |
JP2571146B2 (ja) | デジタルテープレコーダーの同期システム | |
JP2994021B2 (ja) | Pll周波数シンセサイザー | |
JPH05110552A (ja) | データ伝送装置 | |
JP2001292119A (ja) | タイミング抽出回路 | |
JPH04251312A (ja) | クロツク供給方式 |