JP3635001B2

JP3635001B2 - 同期クロックを発生させるための回路

Info

Publication number: JP3635001B2
Application number: JP2000094511A
Authority: JP
Inventors: ホーグルエリック; フィードラーウルリッヒ
Original assignee: Infineon Technologies North America Corp
Current assignee: Infineon Technologies North America Corp
Priority date: 1999-03-30
Filing date: 2000-03-30
Publication date: 2005-03-30
Anticipated expiration: 2020-03-30
Also published as: GB2348555A; GB0004698D0; CN1161930C; GB2348555B; CN1269651A; JP2000354029A; US6188286B1; DE10014477A1; DE10014477B4

Description

【０００１】
産業上の利用分野
本発明は全般的にいえばクロック同期に関し、詳細には多数のチップまたはサブシステムの同期をとるために１つの電圧制御発振器を使用したクロック同期に関する。
【０００２】
従来の技術
複雑ないしは複合的なディジタル通信およびデータ伝送システムのための動作周波数が上がっているので、ディジタルシステム全体を同期のとれたやり方で動かすという重要な試みが行われている。典型的には、複雑なディジタルシステムには様々なチップが含まれており、それら各々は情報を他のサブシステムと交換する必要のある１つのサブシステムに対応づけられた回路を有している。種々のサブシステム間における情報の交換は、交換された情報の損失または変造を避けるために同期合わせされていなければならない。
【０００３】
たとえば、複雑なディジタルシステムを非同期転送モード（ＡＴＭ）ネットワークにおいて動作させる場合、各サブシステムが複数のセルのうちの１つからデータ信号を抽出する役割を担う可能性がある。この場合、データ信号は音声、ビデオあるいは他の形式の同期信号を成す可能性がある。手短にいえばＡＴＭは、同期信号をパケット化してセルを形成するためのプロセスを記述する規格であって、そのようにして音声、ビデオ、データあるいは他の情報を同じネットワークを介して送信することができる。同期信号情報はセルのペイロード中におかれ、セルは他のソースのセルとインタリーブされる。ついでそれらのセルが宛先へ向けて配信される。そして宛先において、個々のセルが抽出されて、もとの同期信号が再現される。
【０００４】
上述のように典型的には１つのサブシステムは、パケット化されたセルからもとの同期信号のうちの１つを再構成する役割を担っている。したがって各サブシステムは、それらの間におけるクロックのゆがみの結果として種々の信号からのデータが変造されないよう、他のサブシステムと同期がとられていなければならない。種々のサブシステムに対する各基準クロック間のクロックのゆがみ（すなわち位相差）による問題は、内部動作周波数が数１００ＭＨｚ以上に増えるといっそう大きくなる。このため、内部動作周波数を高める要求が増すにつれて、各サブシステム間において高度の同期を行う同期機構ががいっそう重要になってくる。
【０００５】
１つの従来技術の同期機構は、各サブシステムのために位相合わせ回路を有している。図１には、従来技術による位相合わせ回路１０の機能ブロック図が示されている。この位相合わせ回路１０は位相検出器１２、ループフィルタ１４ならびに電圧制御発振器（ＶＣＯ）を有している。ループフィルタ１４へは位相検出器１２の出力信号Ｖ＿ＶＣＯが供給され、ＶＣＯの制御入力側と接続されている。位相検出器１２は２つの入力を有しており、すなわち基準信号Ｃ＿ＳＹＳと、ＶＣＯから直接または間接的に供給される出力信号とを有している。当業者であればわかるようにＶＣＯは、Ｃ＿ＳＹＳ信号の倍数であるいかなる周波数の出力信号Ｃ＿ＶＣＯでも発生させることができる。たとえばＣ＿ＳＹＳ信号を８ＭＨｚとすることができ、ＶＣＯは３２ＭＨｚの信号Ｃ＿ＶＣＯを発生させることができる。この場合、サブシステムに対するクロックとしては、これよりも高い周波数のＣ＿ＶＣＯ信号が内部的に用いられる。Ｃ＿ＶＣＯ信号が基準信号Ｃ＿ＳＹＳよりも高い周波数にある場合には、Ｃ＿ＶＣＯ信号は分周器１６へ入力され、基準信号Ｃ＿ＳＹＳと同じ周波数をもつ信号Ｃ＿ＳＹＳ＿ＩＮＴが形成される。この場合、分周器１６の出力は、ＶＣＯからダイレクトに供給される信号Ｃ＿ＶＣＯの代わりに位相検出器１２へ直接、供給される。開示どおりであれば信号Ｃ＿ＳＹＳ＿ＩＮＴは、位相検出器１２への入力に対する参照のために用いられることになる。
【０００６】
動作中、位相検出器１２は基準信号Ｃ＿ＳＹＳの位相を、ＶＣＯにより生成された信号Ｃ＿ＳＹＳ＿ＩＮＴと比較する。位相検出器１２により発せられた差分電圧信号Ｖ＿ＶＣＯは、２つの入力信号Ｃ＿ＳＹＳとＣ＿ＳＹＳ＿ＩＮＴの位相差の尺度を成している。この差分電圧信号Ｖ＿ＶＣＯはループフィルタ１４によりフィルタリングされ、これにより制御電圧が形成されて、ＶＣＯへ印加される。ＶＣＯにより生成される出力信号Ｃ＿ＶＣＯの周波数はＶＣＯへの制御電圧の印加によって、入力信号Ｃ＿ＳＹＳ＿ＩＮＴと基準信号Ｃ＿ＳＹＳとの間の位相差が減る方向へ変化する。
【０００７】
図２には、図１で示した位相合わせ回路１０におけるＣ＿ＳＹＳ＿ＩＮＴとＣ＿ＳＹＳとの位相合わせないしは収束に関するタイムチャートが、３つの異なるロックインフェーズ状態すなわち０゜の位相差、９０゜の位相差、１８０゜の位相差において示されている。一般に当業者に知られているように、各々最初の状態にあたり、平均電圧が増加するとループフィルタ１４は制御電圧を発生し、その電圧によってＶＣＯは出力信号Ｃ＿ＶＣＯの周波数Ｆ＿ＣＶＯを変化させ、位相検出器１２の２つの入力信号における位相差が低減される。信号が位相合わせされれば、それらの信号は図２に示されているロックイン状態のうちの１つになる。
【０００８】
先に述べたように典型的には複雑なディジタルシステムは、基準信号Ｃ＿ＳＹＳと位相合わせされなければならない複数のサブシステムを有する可能性がある。したがってこのような従来技術のシステムによれば、各サブシステムにおいてＣ＿ＳＹＳ＿ＩＮＴ信号の同期を合わせるため、それらのサブシステムが各々専用のＶＣＯと位相合わせ回路１０を備えている。各サブシステムのためにＶＣＯと位相検出機構を備えることで多くのボードスペースが必要とされ、また、ディジタルシステムに関連するコストが高まってしまう。しかも、狭く密接した中で動作する多数の電圧制御発振器ＶＣＯによって干渉やノイズが引き起こされるため、このディジタルシステムにおいて再構成された同期信号の品質が劣化するおそれもある。
【０００９】
したがって、多チップ構成のための同期機構に関する技術分野において、ボードスペースを最低限に抑え、高品質で信号再構成するための安定した同期信号を供給する必要性がある。
【００１０】
発明の概要
本発明によれば、ただ１つの電圧制御発振器しか使用しない多数のチップまたはサブシステムの同期合わせのための方法および装置を提供することにより、上述の制約が克服される。この場合、外部システムクロックは、複数のサブシステムのうちマスタと呼ばれる１つのサブシステムへ供給される。マスタには電圧制御発振器（ＶＣＯ）が含まれており、これは外部システムクロックの倍数である周波数をもち、それと位相合わせされたＶＣＯクロック信号を生成する。内部クロック信号はマスタ内で生成され、これは外部システムクロックと等しい周波数をもち、ＶＣＯクロック信号と位相合わせされている。マスタは、内部クロック信号の所定の側縁をマーキングする同期信号を発生する。
【００１１】
すべてのサブシステムの同期をとるためＶＣＯクロック信号は、これが同じ位相で到達するよう各サブシステムへ供給される。さらにこの場合、同期信号は各サブシステムへ加えられ、各サブシステムはその同期信号をＶＣＯクロック信号の側縁でサンプリングし、マスタにおける内部クロック信号の所定の側縁がいつ発生したのかを判定する。内部クロック信号はＶＣＯクロック信号の既知の分数の周波数を有しているので、サブシステムは自身の内部クロック信号の再合わせ前、ＶＣＯクロック信号の所定数の周期にわたり遅れている。その結果、スレーブサブシステムの内部クロック信号が、マスタの内部クロック信号と同期される。
【００１２】
第１の内部クロックと第２の内部クロックの同期がとられるので、すべてのサブシステムは同じ時点で到来データをクロックにより処理する。このようにして本発明によれば、ただ１つの電圧制御発振器しか使用せずに多数のサブシステム間において同期合わせされた動作が実現される。その結果、本発明によって、どのようなディジタルシステムであっても従来技術の同期機構に比べコストとボードスペースが低減される。
【００１３】
本発明の既述の着想やそれに伴う利点については、以下で図面を参照しながら本発明について詳しく説明することでいっそう明確になる。
【００１４】
有利な実施例の詳細な説明
図３には、ディジタルシステム２０の機能ブロック図が示されている。このディジタルシステム２０は複数のサブシステム２２に対し、個々に内部クロック（図示せず）をもつことを要求しており、それらのクロックは、多重化された信号から信号を抽出する間にデータが変造されるのを回避するため、各サブシステム２２内でデータ（図示せず）が等しくクロック処理されるよう、すべて同期合わせされる。ディジタルシステム２０は、複数のサブシステム２２と、０〜Ｎ個のサブシステム２２の同期をとるための１つの電圧制御発振器（ＶＣＯ）を有している。なお、この明細書全体にわたり、同じ素子には同じ参照符号が付されている。サブシステム２２のうちの１つはマスタデバイス２４と称され、同期パルスＳＹＮＣＯを発生させる役割を担っている。同期パルスＳＹＮＣＯの発生についてはあとで詳しく説明する。マスタデバイス２４はＶＣＯと電気的に接続されており、このＶＣＯは周波数Ｆ＿ＶＣＯをもつ出力信号Ｃ＿ＶＣＯを生成する。一般にマスタデバイス２４は、２つの入力信号すなわち基準信号Ｃ＿ＳＹＳとＶＣＯにより生成される信号Ｃ＿ＶＣＯを有している。出力信号Ｃ＿ＶＣＯと信号Ｃ＿ＳＹＳとの位相合わせの後、マスタデバイス２４は同期パルスＳＹＮＣＯを発生し、これは他のサブシステム２２の各々へ入力として供給される。それゆえ、これら他のサブシステム２２をスレーブデバイス２６と称する。図３に示されているように各スレーブデバイス２６は、３つの入力信号すなわちマスタデバイス２４によって生成された同期パルスＳＹＮＣＯ、ＶＣＯにより生成されたＣ＿ＶＣＯ信号、および基準信号Ｃ＿ＳＹＳを有している。
【００１５】
１つの実施形態によれば図３に示されているディジタルシステム２０は、サブシステム２２の各々がＡＴＭネットワークの１つのセルに対応づけられた複数のタイムスロットのうちの１つを処理する役割を担うシステムを成すことができる。しかしながら本発明は、Ｔ−１またはＴ３のキャリアにおいて単一のチャネルを多重化するための時分割多重（ＴＤＭ）またはパルス符号変調による信号技術など、様々な信号技術を使用して多重化された信号を抽出するようにした、あらゆる同期ディジタルシステムにも適用できる。これらのシステムのいずれも、データが失われたり変造されたりしないよう、様々なサブシステムの同期を合わせる同期機構を必要とする。本発明によればこのような同期合わせは、マスタデバイス２４内で生成される同期パルスＳＹＮＣＯを使用することにより達成され、これによりスレーブデバイス２６内で、信号Ｃ＿ＳＹＳ＿ＩＮＴ_{ＭＡＳＴＥＲ}（図示せず）と同期のとられた信号Ｃ＿ＳＹＳ＿ＩＮＴ_{ＳＬＡＶＥ}（図示せず）が生成される。次に、同期信号ＳＹＮＣＯの生成について詳しく説明する。
【００１６】
図４は、図３に示されたディジタルシステム２０の同期信号発生回路３０に関する機能ブロック図である。同期信号発生回路３０は、図１で述べたような位相合わせ回路１０を有することができるし、あるいは従来技術で周知の他のいかなる位相合わせ回路をもっていてもよい。さらに同期信号発生回路３０は遅延装置３２も有しており、この遅延装置は信号Ｃ＿ＳＹＳ＿ＩＮＴ_{ＭＡＳＴＥＲ}を遅延させて、同期信号ＳＹＮＣＯを形成する。典型的には遅延３２は、集積回路における相互接続コンポーネントの電気的な特性によって引き起こされるゆがみから生じる。同期信号ＳＹＮＣＯは、基準周波数の逆数の倍数（すなわち１／Ｆ＿ＳＹＳ）として周期的に発生するパルスである。１つの実施形態によれば信号ＳＹＮＣＯは、パケット化されたデータストリーム中のｋ個のタイムスロット（たとえばセル）の期間と等しい周期を有している。ｋ個のタイムスロットは、同期のとられたｋ個のデータストリームに対応させることができる。
【００１７】
図５は、図３で示した複数のサブシステムの同期をとるために必要な信号のタイムチャートである。全般的にいうと本発明によれば、ただ１つの電圧制御発振器しか使用せずに信号Ｃ＿ＳＹＳ＿ＩＮＴ_{ＭＡＳＴＥＲ}とＣ＿ＳＹＳ＿ＩＮＴ_{ＳＬＡＶＥ}を同期させるための方法および装置が提供される。電圧制御発振器の出力信号Ｃ＿ＶＣＯは、位相の合わせられたかたちでマスタデバイスとスレーブデバイスへ入力される。その際、マスタデバイスにおいて、Ｃ＿ＳＹＳ＿ＩＮＴ_{ＭＡＳＴＥＲ}の遅延された半周期を表す同期信号ＳＹＮＣＯが生成され、これは各々固有のサブシステム間の伝播遅延時間の差に起因する様々な遅延を伴って、スレーブデバイスの各々に供給される。同期パルスを検出する目的で、各スレーブデバイスは位相の合わせられた信号Ｃ＿ＶＣＯを用いて、信号Ｃ＿ＶＣＯの立ち上がり縁で同期信号をサンプリングする。マスタデバイスにおけるＣ＿ＳＹＳ＿ＩＮＴ_{ＭＡＳＴＥＲ}の立ち下がり縁と、スレーブデバイスにおける信号ＳＹＮＣＩの受け取りとの間の全遅延時間は、１つのＣ＿ＶＣＯ周期よりも短いので、スレーブデバイス内の回路により、Ｃ＿ＳＹＳ＿ＩＮＴ_{ＭＡＳＴＥＲ}とＣ＿ＶＣＯと間の周波数逓倍に基づき、信号Ｃ＿ＳＹＳ＿ＩＮＴ_{ＳＬＡＶＥ}のためのスタート時間が決定される。Ｃ＿ＶＣＯの所定数の周期の後、スレーブデバイス内の回路はＣ＿ＳＹＳ＿ＩＮＴ_{ＳＬＡＶＥ}の生成を開始し、これはＣ＿ＳＹＳ＿ＩＮＴ_{ＭＡＳＴＥＲ}と同期している。図５には、周波数逓倍が２である実施形態に関して、このタイミングの詳細が描かれている。
【００１８】
図５では、垂直方向の破線により着目する個々の時点が表されており、それらについて以下で説明する。この場合、タイミング信号には３つの組があり、すなわち参照番号４０で表された基準信号Ｃ＿ＳＹＳ、参照番号４２で表されたマスタデバイス内の一連の信号、ならびに参照番号４４で表されたスレーブデバイス内の一連の信号がある。先に述べたように、基準信号Ｃ＿ＳＹＳは外部のシステムインタフェースにより供給される周期的な信号であり、これは位相合わせされたかたちで各サブシステムへ供給される。この基準信号Ｃ＿ＳＹＳは、入力データのクロック処理のための２つのステージのサンプリング回路のうち最初のステージにおいて使用することができる。第２のステージは信号Ｃ＿ＳＹＳ＿ＩＮＴを使用し、これについては以下で詳しく説明する。
【００１９】
まず最初に、同期信号ＳＹＮＣＯを発生させるためのマスタデバイス信号４０の組について、基準信号Ｃ＿ＳＹＳと関連させて説明する。先に挙げたようにマスタデバイス２４は、入力された基準信号Ｃ＿ＳＹＳとＶＣＯからの入力Ｃ＿ＶＣＯに基づき、内部信号Ｃ＿ＳＹＳ＿ＩＮＴと同期信号ＳＹＮＣＯを発生する。上述のように、図５に示されているタイムチャートに対応する実施形態のための周波数逓倍は４である。したがってＶＣＯは、Ｃ＿ＳＹＳの周波数の４倍でＣ＿ＶＣＯを出力する。先に説明したように位相合わせ回路１０によって、信号Ｃ＿ＳＹＳ＿ＩＮＴがＣ＿ＳＹＳと位相および周波数に関して合わせられるようになる。図示のタイムチャートの場合、信号Ｃ＿ＳＹＳ＿ＩＮＴと信号Ｃ＿ＳＹＳは９０度のロックイン位相合わせとなっている。相応に、信号Ｃ＿ＳＹＳ＿ＩＮＴの生成に使用される信号Ｃ＿ＶＣＯもＣ＿ＳＹＳと位相合わせされているが、これは異なる周波数を有している。既述のように、Ｃ＿ＶＣＯの周波数Ｆ＿ＶＣＯは典型的には、システムクロック周波数Ｆ＿ＳＹＳの倍数である。タイムチャートによれば時点Ｔ_１において信号Ｃ＿ＶＣＯの立ち上がり縁６０Ａにより、Ｃ＿ＶＣＯからＣ＿ＳＹＳ＿ＩＮＴ_{ＭＡＳＴＥＲ}を導出するカウンタが初期化される。なお、当業者であれば自明であるように、Ｃ＿ＶＣＯからＣ＿ＳＹＳ＿ＩＮＴ_{ＭＡＳＴＥＲ}を導出するカウンタを初期化するために、信号Ｃ＿ＶＣＯの立ち下がり縁を用いることもできる。
【００２０】
時点Ｔ_２において、信号Ｃ＿ＳＹＳ＿ＩＮＴ_{ＭＡＳＴＥＲ}の立ち下がり縁６２に応動して第１の遅延時間後、同期信号ＳＹＮＣＯが発せられる。同期信号ＳＹＮＣＯは信号Ｃ＿ＳＹＳ＿ＩＮＴ_{ＭＡＳＴＥＲ}の立ち上がり縁６６後、第２の遅延時間Ｄ_２まで、ローレベルのままである。以降、同期信号ＳＹＮＣＯにおけるローレベルのパルスのことを同期パルス６４と称する。このパルスはＣ＿ＳＹＳ＿ＩＮＴ_{ＭＡＳＴＥＲ}の１．５倍である。遅延時間Ｄ_１およびＤ_２は、ラインドライバや当業者に周知の他の固有の電気信号特性によるものである。一定のホールド時間Ｄ_３によって、Ｃ＿ＳＹＳ＿ＩＮＴ_{ＭＡＳＴＥＲ}の立ち上がり縁６６を検出するための適切な時間が得られる。ホールド時間Ｄ_３後、同期信号ＳＹＮＣＯの状態は所定の時間が経過するまで重要ではなく、マスタデバイス２４内の回路は他の有効な同期パルス６４を発生させることができる。この所定の時間は、基準周波数の逆数（１／Ｆ＿ＳＹＳ）の数倍と等しい期間に及ぶ。１つの実施形態によればこの所定の時間は、パケット化されたストリームにおけるｋ個のタイムスロット（たとえばセル）の期間に及ぶ。ｋ個のタイムスロットをＮ個のサブシステムと相互に関連させることができ、それらのサブシステムはパケット化されたストリームからｋ個の同期信号を抽出することになる。
【００２１】
次に、Ｃ＿ＳＹＳ＿ＩＮＴ_{ＳＬＡＶＥ}をマスタデバイス２４におけるＣ＿ＳＹＳ＿ＩＮＴ_{ＭＡＳＴＥＲ}と同期させるためのスレーブデバイス信号４４の組について説明する。時点Ｔ_３において、マスタデバイス２４からの同期信号ＳＹＮＣＯがスレーブデバイス２６のうちの１つへ、信号ＳＹＮＣＯから遅延時間Ｄ_４をもつ信号ＳＹＮＣＩとして入力される。当業者であれば自明であるように各スレーブデバイスに関する遅延時間Ｄ_４は、マスタデバイスと対応するスレーブデバイスとの間の伝播遅延時間に起因して異なる可能性がある。たとえ各スレーブデバイスが異なる時点で同期信号ＳＹＮＣＯを受け取る可能性があるにしろ、本発明によれば、マスタデバイス２４において生成された信号Ｃ＿ＳＹＳ＿ＩＮＴ_{ＭＡＳＴＥＲ}と位相および周波数が合わせられて各サブデバイスのために信号Ｃ＿ＳＹＳ＿ＩＮＴ_{ＳＬＡＶＥ}を発生する同期機構が提供される。次に、スレーブデバイス２６に関連する同期機構の１つの実施形態について詳しく説明する。
【００２２】
図５および図６を参照すると、そこには本発明による同期機構に関する１つの実施形態が描かれている。全般的にいうと図５に示されているようにＣ＿ＶＣＯ_{ＭＡＳＴＥＲ}とＣ＿ＶＣＯ_{ＳＬＡＶＥ}は、周波数ならびに位相に関して０゜で合わせられている。これら２つの信号が０゜で位相合わせされるようボードをレイアウトするための技術は当業者に周知であり、これ以上詳しくは説明しない。Ｃ＿ＶＣＯ_{ＭＡＳＴＥＲ}とＣ＿ＶＣＯ_{ＳＬＡＶＥ}は０゜で位相合わせされているので、以下の説明ではＣ＿ＶＣＯとしていずれかの信号について言及する。
【００２３】
Ｃ＿ＶＣＯの各立ち上がり縁６０_Ａ _- _０において、同期信号ＳＹＮＣＩがサンプリングされる。図示されているようにＣ＿ＶＣＯの立ち上がり縁６０_Ａにおける時点Ｔ_１では同期信号ＳＹＮＣＩはハイレベルであり、Ｃ＿ＶＣＯの立ち上がり縁６０_Ｂにおける時点Ｔ_４では同期信号ＳＹＮＣＩはローレベルであり、これは同期パルス６４に対応する。同期信号ＳＹＮＣＩがローレベルであることがサンプリングによって表されるとスレーブデバイス２６内の回路は、ＳＹＮＣＩがローレベルであると検出されたＣ＿ＶＣＯの同じ立ち上がり縁６０_Ｂにおいて信号Ａを反転（否定）する（時点Ｔ_４参照）。その後、スレーブ回路は、上述の周波数逓倍に基づき信号Ａを再び肯定（アクティブ）状態にする。図示の実施例の場合、周波数逓倍は２であり、したがって時点Ｔ_６で示されているように、回路はＣ＿ＶＣＯの第２の立ち上がり縁６０_Ｄにおいて信号Ａを再び肯定状態にする。信号Ａは信号Ｃ＿ＶＣＯの１周期にわたり遅延され、これにより信号Ｂが形成される（Ｃ＿ＣＶＯの立ち上がり縁６０_Ｃおよび６０_Ｅに対応する時点Ｔ_５〜Ｔ_７を参照）。信号Ａと信号Ｂに基づきスレーブ回路は内部カウンタアライメント信号ＣＴＲを発生し、これはＣ＿ＳＹＳ＿ＩＮＴ_{ＳＬＡＶＥ}を発生させるためのスタート時点をシグナリングする反転パルスを成す。時点Ｔ_５における信号ＣＴＲの立ち上がり縁７４によって信号Ｃ＿ＳＹＳ＿ＩＮＴ_{ＳＬＡＶＥ}が有効にされ、ついでこの信号は周波数逓倍により周期的な信号としてクロックにより処理され、Ｃ＿ＶＣＯのいずれの立ち上がり縁６０を使うのかが決定される。したがって図５に示されているように、Ｃ＿ＳＹＳ＿ＩＮＴ_{ＭＡＳＴＥＲ}とＣ＿ＳＹＳ＿ＩＮＴ_{ＳＬＡＶＥ}との同期が時点Ｔ_５において合わせられる。
【００２４】
図６には、スレーブデバイス２６のための同期回路７８を示す本発明の１つの実施形態が描かれている。同期回路７８の入力と出力は、図３に示したスレーブデバイス２６の入力と出力に対応する。同期回路７８は、マスタデバイス２４から受け取った同期信号ＳＹＮＣＯに応答してＣ＿ＳＹＳ＿ＩＮＴ_{ＭＡＳＴＥＲ}と位相および周波数に関して合わせられた信号Ｃ＿ＳＹＳ＿ＩＮＴ_{ＳＬＡＶＥ}を発生させる役割を担う。
【００２５】
次にこの回路の動作について説明すると、第１のフリップフロップ８０は入力信号ＳＹＮＣＩとＣ＿ＶＣＯを受け取る。上述のように信号ＳＹＮＣＩは、マスタデバイスからの遅延された信号ＳＹＮＣＯである。信号Ｃ＿ＶＣＯの立ち上がり縁に応じてフリップフロップ８０はＳＹＮＣＩをサンプリングし、ＳＹＮＣＩのサンプリング状態を信号Ａとして出力する。図５のタイムチャートの場合、時点Ｔ_１と時点Ｔ_４はフリップフロップ８０により実行されるサンプリング時点の実例である。第２のフリップフロップ８２はＣ＿ＶＣＯの立ち上がり縁で信号Ａをサンプリングし、信号Ｂを出力する（図５の時点Ｔ_４として示す）。このため上述のように、信号Ｂは１つのＣ＿ＶＣＯ周期だけ信号Ａよりも遅延される。次に信号Ａはインバータ８４によって反転され、ＮＡＮＤゲート８６において信号ＢとＡＮＤ結合される。反転された信号Ａと信号Ｂがともにハイレベルであれば、ＮＡＮＤゲート８６はローレベルを出力し、これは図５の時点Ｔ_４からＴ_５における信号ＣＴＲに対応する。ＣＴＲがローレベルであることからカウンタ８８がセットされ、有効な信号Ｃ＿ＳＹＳ＿ＩＮＴ_{ＳＬＡＶＥ}が出力される。これは図５に示した信号ＣＴＲの立ち上がり縁７４に対応する。入力信号Ｃ＿ＶＣＯはマスタデバイスにおけるＣ＿ＶＣＯと位相および周波数に関してすでに合わせられているので、カウンタ８８は出力信号Ｃ＿ＳＹＳ＿ＩＮＴ_{ＳＬＡＶＥ}をＣ＿ＳＹＳ＿ＩＮＴ_{ＭＡＳＴＥＲ}と同じ周波数で発生し、その結果、Ｃ＿ＳＹＳ＿ＩＮＴ_{ＳＬＡＶＥ}はＣ＿ＳＹＳ＿ＩＮＴ_{ＭＡＳＴＥＲ}と同期するようになる。それゆえ図５に示されているように、Ｃ＿ＳＹＳ＿ＩＮＴ_{ＳＬＡＶＥ}とＣ＿ＳＹＳ＿ＩＮＴ_{ＭＡＳＴＥＲ}は、時点Ｔ_５において同期がとられる。
【００２６】
なお、当業者にとって自明であるように、本発明による同期方法および同期装置を、それぞれ同期されていなければならない多数のサブシステムを有するいかなるサブシステムにも適用することができる。この同期方法によればマスタデバイス内で同期信号を発生させ、次にそれを１つまたは複数のスレーブデバイスへ入力として供給する。この同期信号により、マスタデバイス内で内部的に発せられたクロックと同時に生じる同じ位相をスレーブデバイスが得られるようなメカニズムが提供される。したがって本発明の同期方法によれば、１つの電圧制御発振器によって複数のサブシステムのための同期を実現することができ、各サブシステムごとにＶＣＯを設ける必要がない。
【００２７】
これまで本発明の有利な実施形態について説明してきたが、本発明の着想や範囲から逸脱することなく様々な変形が可能であることは自明である。
【図面の簡単な説明】
【図１】従来技術による位相合わせ回路の機能ブロック図である。
【図２】図１に描かれた位相合わせ回路について３つの異なるロックイン状態について示すタイムチャートである。
【図３】複数のサブシステムと、本発明に従って複数のサブシステムの同期を合わせるための同期パルスを発生する１つの電圧制御発振器から成るディジタルシステムの機能ブロック図である。
【図４】図３に描かれたディジタルシステムの同期パルス発生回路を示す機能ブロック図である。
【図５】図４に描かれたサブシステムをどき合わせするための主要な信号を示すタイムチャートである。
【図６】本発明に従って構成された同期回路の概略図である。

Claims

複数のサブシステム内で同期クロックを発生させるための回路において、
複数のサブシステムのうち第１のサブシステム（２４）内に位相合わせ回路が設けられており、
該位相合わせ回路は外部システムクロック（Ｃ＿ＳＹＳ）を受け取り、該外部システムクロック（Ｃ＿ＳＹＳ）の倍数の周波数をもちそれと位相の合わせられたクロック信号（Ｃ＿ＶＣＯ）を受け取り、
該位相合わせ回路は、前記外部システムクロック（Ｃ＿ＳＹＳ）と位相の合わせられた内部クロック（Ｃ＿ＳＹＳ＿ＩＮＴ _{ＭＡＳＴＥＲ} ）を発生し、該内部クロックにおける所定の側縁を表す同期パルス（６４）を有する同期信号（ＳＩＮＣＯ）を発生し、
他のサブシステム（２６）内に同期回路が設けられており、該同期回路は前記クロック信号（Ｃ＿ＶＣＯ）により前記第１のサブシステム（２４）からの同期信号（ＳＩＮＣＯ）をサンプリングし、前記同期パルス（６４）の検出に応答して、前記第１のサブシステム（２４）における前記内部クロック（Ｃ＿ＳＹＳ＿ＩＮＴ _{ＭＡＳＴＥＲ} ）と同期合わせされた第２の内部クロック（Ｃ＿ＳＹＳ＿ＩＮＴ _{ＳＬＡＶＥ} ）をスタートさせることを特徴とする、
複数のサブシステム内で同期クロックを発生させるための回路。
前記位相合わせ回路は、外部システムクロックと内部システムクロックとの間の差分電圧信号を定めるための位相検出器と、フィルタリングされた位相差信号に従い発振器の発振周波数を変更することにより出力信号を発生させる電圧制御発振器（ＶＣＯ）と、前記の位相検出器と電圧制御発振器に電気的に結合されたローパスフィルタとを有しており、該ローパスフィルタは前記差分電圧信号を受け取り、フィルタリングされた位相差信号を生成する、請求項１記載の回路。
前記同期回路は、前記クロック信号（Ｃ＿ＶＣＯ）の所定数の周期にわたり待機してから前記第２の内部クロック（Ｃ＿ＳＹＳ＿ＩＮＴ _{ＳＬＡＶＥ} ）をスタートさせて、該第２の内部クロック（Ｃ＿ＳＹＳ＿ＩＮＴ _{ＳＬＡＶＥ} ）を前記第１のサブシステム（２４）の内部クロック（Ｃ＿ＳＹＳ＿ＩＮＴ _{ＭＡＳＴＥＲ} ）に同期させる、請求項１記載の回路。
他のサブシステムの各々において受信されるクロック信号は、第１のサブシステムにおけるクロック信号と位相合わせされている、請求項１記載の回路。
前記の所定数の周期は、クロック信号を外部システムクロックの倍数とする周波数逓倍に相関づけられている、請求項３記載の回路。
１つの電圧制御発振器を用いて複数のサブシステムを同期させる方法において、
位相および周波数の合わせられた電圧制御発振器の出力信号を、ディジタルシステム内の複数のサブシステムへ伝送し、
複数のサブシステムのうち第１のサブシステム内で第１の内部クロックを発生させ、
前記第１のサブシステムからディジタルシステム内の他のサブシステムの各々へ同期信号を出力し、該同期信号は、前記第１の内部クロックの既知の時点を規定するマーカを有しており、
他のサブシステムにおいて同期信号を受け取らせ、
前記第１のサブシステムから受け取った電圧制御発振器の出力信号を使用して同期信号をサンプリングし、前記第１の内部クロックの既知の時点を表すスタート指示を決定し、
同期信号におけるマーカの検出に応じて、第１の内部クロックと同期した第２の内部クロックをスタートさせることを特徴とする、
１つの電圧制御発振器を用いて複数のサブシステムを同期させる方法。
前記第２の内部クロックのスタートにあたり、前記電圧制御発振器の出力信号の所定数の周期にわたり待機してから、第２の内部クロックを第１の内部クロックと再合わせする、請求項６記載の方法。
前記の所定数の周期を、前記電圧制御発振器の出力信号を外部基準信号の倍数とする周波数逓倍に相関づける、請求項７記載の方法。