JP3635001B2 - 同期クロックを発生させるための回路 - Google Patents
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Description
産業上の利用分野
本発明は全般的にいえばクロック同期に関し、詳細には多数のチップまたはサブシステムの同期をとるために1つの電圧制御発振器を使用したクロック同期に関する。
【0002】
従来の技術
複雑ないしは複合的なディジタル通信およびデータ伝送システムのための動作周波数が上がっているので、ディジタルシステム全体を同期のとれたやり方で動かすという重要な試みが行われている。典型的には、複雑なディジタルシステムには様々なチップが含まれており、それら各々は情報を他のサブシステムと交換する必要のある1つのサブシステムに対応づけられた回路を有している。種々のサブシステム間における情報の交換は、交換された情報の損失または変造を避けるために同期合わせされていなければならない。
【0003】
たとえば、複雑なディジタルシステムを非同期転送モード(ATM)ネットワークにおいて動作させる場合、各サブシステムが複数のセルのうちの1つからデータ信号を抽出する役割を担う可能性がある。この場合、データ信号は音声、ビデオあるいは他の形式の同期信号を成す可能性がある。手短にいえばATMは、同期信号をパケット化してセルを形成するためのプロセスを記述する規格であって、そのようにして音声、ビデオ、データあるいは他の情報を同じネットワークを介して送信することができる。同期信号情報はセルのペイロード中におかれ、セルは他のソースのセルとインタリーブされる。ついでそれらのセルが宛先へ向けて配信される。そして宛先において、個々のセルが抽出されて、もとの同期信号が再現される。
【0004】
上述のように典型的には1つのサブシステムは、パケット化されたセルからもとの同期信号のうちの1つを再構成する役割を担っている。したがって各サブシステムは、それらの間におけるクロックのゆがみの結果として種々の信号からのデータが変造されないよう、他のサブシステムと同期がとられていなければならない。種々のサブシステムに対する各基準クロック間のクロックのゆがみ(すなわち位相差)による問題は、内部動作周波数が数100MHz以上に増えるといっそう大きくなる。このため、内部動作周波数を高める要求が増すにつれて、各サブシステム間において高度の同期を行う同期機構ががいっそう重要になってくる。
【0005】
1つの従来技術の同期機構は、各サブシステムのために位相合わせ回路を有している。図1には、従来技術による位相合わせ回路10の機能ブロック図が示されている。この位相合わせ回路10は位相検出器12、ループフィルタ14ならびに電圧制御発振器(VCO)を有している。ループフィルタ14へは位相検出器12の出力信号V_VCOが供給され、VCOの制御入力側と接続されている。位相検出器12は2つの入力を有しており、すなわち基準信号C_SYSと、VCOから直接または間接的に供給される出力信号とを有している。当業者であればわかるようにVCOは、C_SYS信号の倍数であるいかなる周波数の出力信号C_VCOでも発生させることができる。たとえばC_SYS信号を8MHzとすることができ、VCOは32MHzの信号C_VCOを発生させることができる。この場合、サブシステムに対するクロックとしては、これよりも高い周波数のC_VCO信号が内部的に用いられる。C_VCO信号が基準信号C_SYSよりも高い周波数にある場合には、C_VCO信号は分周器16へ入力され、基準信号C_SYSと同じ周波数をもつ信号C_SYS_INTが形成される。この場合、分周器16の出力は、VCOからダイレクトに供給される信号C_VCOの代わりに位相検出器12へ直接、供給される。開示どおりであれば信号C_SYS_INTは、位相検出器12への入力に対する参照のために用いられることになる。
【0006】
動作中、位相検出器12は基準信号C_SYSの位相を、VCOにより生成された信号C_SYS_INTと比較する。位相検出器12により発せられた差分電圧信号V_VCOは、2つの入力信号C_SYSとC_SYS_INTの位相差の尺度を成している。この差分電圧信号V_VCOはループフィルタ14によりフィルタリングされ、これにより制御電圧が形成されて、VCOへ印加される。VCOにより生成される出力信号C_VCOの周波数はVCOへの制御電圧の印加によって、入力信号C_SYS_INTと基準信号C_SYSとの間の位相差が減る方向へ変化する。
【0007】
図2には、図1で示した位相合わせ回路10におけるC_SYS_INTとC_SYSとの位相合わせないしは収束に関するタイムチャートが、3つの異なるロックインフェーズ状態すなわち0゜の位相差、90゜の位相差、180゜の位相差において示されている。一般に当業者に知られているように、各々最初の状態にあたり、平均電圧が増加するとループフィルタ14は制御電圧を発生し、その電圧によってVCOは出力信号C_VCOの周波数F_CVOを変化させ、位相検出器12の2つの入力信号における位相差が低減される。信号が位相合わせされれば、それらの信号は図2に示されているロックイン状態のうちの1つになる。
【0008】
先に述べたように典型的には複雑なディジタルシステムは、基準信号C_SYSと位相合わせされなければならない複数のサブシステムを有する可能性がある。したがってこのような従来技術のシステムによれば、各サブシステムにおいてC_SYS_INT信号の同期を合わせるため、それらのサブシステムが各々専用のVCOと位相合わせ回路10を備えている。各サブシステムのためにVCOと位相検出機構を備えることで多くのボードスペースが必要とされ、また、ディジタルシステムに関連するコストが高まってしまう。しかも、狭く密接した中で動作する多数の電圧制御発振器VCOによって干渉やノイズが引き起こされるため、このディジタルシステムにおいて再構成された同期信号の品質が劣化するおそれもある。
【0009】
したがって、多チップ構成のための同期機構に関する技術分野において、ボードスペースを最低限に抑え、高品質で信号再構成するための安定した同期信号を供給する必要性がある。
【0010】
発明の概要
本発明によれば、ただ1つの電圧制御発振器しか使用しない多数のチップまたはサブシステムの同期合わせのための方法および装置を提供することにより、上述の制約が克服される。この場合、外部システムクロックは、複数のサブシステムのうちマスタと呼ばれる1つのサブシステムへ供給される。マスタには電圧制御発振器(VCO)が含まれており、これは外部システムクロックの倍数である周波数をもち、それと位相合わせされたVCOクロック信号を生成する。内部クロック信号はマスタ内で生成され、これは外部システムクロックと等しい周波数をもち、VCOクロック信号と位相合わせされている。マスタは、内部クロック信号の所定の側縁をマーキングする同期信号を発生する。
【0011】
すべてのサブシステムの同期をとるためVCOクロック信号は、これが同じ位相で到達するよう各サブシステムへ供給される。さらにこの場合、同期信号は各サブシステムへ加えられ、各サブシステムはその同期信号をVCOクロック信号の側縁でサンプリングし、マスタにおける内部クロック信号の所定の側縁がいつ発生したのかを判定する。内部クロック信号はVCOクロック信号の既知の分数の周波数を有しているので、サブシステムは自身の内部クロック信号の再合わせ前、VCOクロック信号の所定数の周期にわたり遅れている。その結果、スレーブサブシステムの内部クロック信号が、マスタの内部クロック信号と同期される。
【0012】
第1の内部クロックと第2の内部クロックの同期がとられるので、すべてのサブシステムは同じ時点で到来データをクロックにより処理する。このようにして本発明によれば、ただ1つの電圧制御発振器しか使用せずに多数のサブシステム間において同期合わせされた動作が実現される。その結果、本発明によって、どのようなディジタルシステムであっても従来技術の同期機構に比べコストとボードスペースが低減される。
【0013】
本発明の既述の着想やそれに伴う利点については、以下で図面を参照しながら本発明について詳しく説明することでいっそう明確になる。
【0014】
有利な実施例の詳細な説明
図3には、ディジタルシステム20の機能ブロック図が示されている。このディジタルシステム20は複数のサブシステム22に対し、個々に内部クロック(図示せず)をもつことを要求しており、それらのクロックは、多重化された信号から信号を抽出する間にデータが変造されるのを回避するため、各サブシステム22内でデータ(図示せず)が等しくクロック処理されるよう、すべて同期合わせされる。ディジタルシステム20は、複数のサブシステム22と、0〜N個のサブシステム22の同期をとるための1つの電圧制御発振器(VCO)を有している。なお、この明細書全体にわたり、同じ素子には同じ参照符号が付されている。サブシステム22のうちの1つはマスタデバイス24と称され、同期パルスSYNCOを発生させる役割を担っている。同期パルスSYNCOの発生についてはあとで詳しく説明する。マスタデバイス24はVCOと電気的に接続されており、このVCOは周波数F_VCOをもつ出力信号C_VCOを生成する。一般にマスタデバイス24は、2つの入力信号すなわち基準信号C_SYSとVCOにより生成される信号C_VCOを有している。出力信号C_VCOと信号C_SYSとの位相合わせの後、マスタデバイス24は同期パルスSYNCOを発生し、これは他のサブシステム22の各々へ入力として供給される。それゆえ、これら他のサブシステム22をスレーブデバイス26と称する。図3に示されているように各スレーブデバイス26は、3つの入力信号すなわちマスタデバイス24によって生成された同期パルスSYNCO、VCOにより生成されたC_VCO信号、および基準信号C_SYSを有している。
【0015】
1つの実施形態によれば図3に示されているディジタルシステム20は、サブシステム22の各々がATMネットワークの1つのセルに対応づけられた複数のタイムスロットのうちの1つを処理する役割を担うシステムを成すことができる。しかしながら本発明は、T−1またはT3のキャリアにおいて単一のチャネルを多重化するための時分割多重(TDM)またはパルス符号変調による信号技術など、様々な信号技術を使用して多重化された信号を抽出するようにした、あらゆる同期ディジタルシステムにも適用できる。これらのシステムのいずれも、データが失われたり変造されたりしないよう、様々なサブシステムの同期を合わせる同期機構を必要とする。本発明によればこのような同期合わせは、マスタデバイス24内で生成される同期パルスSYNCOを使用することにより達成され、これによりスレーブデバイス26内で、信号C_SYS_INTMASTER(図示せず)と同期のとられた信号C_SYS_INTSLAVE(図示せず)が生成される。次に、同期信号SYNCOの生成について詳しく説明する。
【0016】
図4は、図3に示されたディジタルシステム20の同期信号発生回路30に関する機能ブロック図である。同期信号発生回路30は、図1で述べたような位相合わせ回路10を有することができるし、あるいは従来技術で周知の他のいかなる位相合わせ回路をもっていてもよい。さらに同期信号発生回路30は遅延装置32も有しており、この遅延装置は信号C_SYS_INTMASTERを遅延させて、同期信号SYNCOを形成する。典型的には遅延32は、集積回路における相互接続コンポーネントの電気的な特性によって引き起こされるゆがみから生じる。同期信号SYNCOは、基準周波数の逆数の倍数(すなわち1/F_SYS)として周期的に発生するパルスである。1つの実施形態によれば信号SYNCOは、パケット化されたデータストリーム中のk個のタイムスロット(たとえばセル)の期間と等しい周期を有している。k個のタイムスロットは、同期のとられたk個のデータストリームに対応させることができる。
【0017】
図5は、図3で示した複数のサブシステムの同期をとるために必要な信号のタイムチャートである。全般的にいうと本発明によれば、ただ1つの電圧制御発振器しか使用せずに信号C_SYS_INTMASTERとC_SYS_INTSLAVEを同期させるための方法および装置が提供される。電圧制御発振器の出力信号C_VCOは、位相の合わせられたかたちでマスタデバイスとスレーブデバイスへ入力される。その際、マスタデバイスにおいて、C_SYS_INTMASTERの遅延された半周期を表す同期信号SYNCOが生成され、これは各々固有のサブシステム間の伝播遅延時間の差に起因する様々な遅延を伴って、スレーブデバイスの各々に供給される。同期パルスを検出する目的で、各スレーブデバイスは位相の合わせられた信号C_VCOを用いて、信号C_VCOの立ち上がり縁で同期信号をサンプリングする。マスタデバイスにおけるC_SYS_INTMASTERの立ち下がり縁と、スレーブデバイスにおける信号SYNCIの受け取りとの間の全遅延時間は、1つのC_VCO周期よりも短いので、スレーブデバイス内の回路により、C_SYS_INTMASTERとC_VCOと間の周波数逓倍に基づき、信号C_SYS_INTSLAVEのためのスタート時間が決定される。C_VCOの所定数の周期の後、スレーブデバイス内の回路はC_SYS_INTSLAVEの生成を開始し、これはC_SYS_INTMASTERと同期している。図5には、周波数逓倍が2である実施形態に関して、このタイミングの詳細が描かれている。
【0018】
図5では、垂直方向の破線により着目する個々の時点が表されており、それらについて以下で説明する。この場合、タイミング信号には3つの組があり、すなわち参照番号40で表された基準信号C_SYS、参照番号42で表されたマスタデバイス内の一連の信号、ならびに参照番号44で表されたスレーブデバイス内の一連の信号がある。先に述べたように、基準信号C_SYSは外部のシステムインタフェースにより供給される周期的な信号であり、これは位相合わせされたかたちで各サブシステムへ供給される。この基準信号C_SYSは、入力データのクロック処理のための2つのステージのサンプリング回路のうち最初のステージにおいて使用することができる。第2のステージは信号C_SYS_INTを使用し、これについては以下で詳しく説明する。
【0019】
まず最初に、同期信号SYNCOを発生させるためのマスタデバイス信号40の組について、基準信号C_SYSと関連させて説明する。先に挙げたようにマスタデバイス24は、入力された基準信号C_SYSとVCOからの入力C_VCOに基づき、内部信号C_SYS_INTと同期信号SYNCOを発生する。上述のように、図5に示されているタイムチャートに対応する実施形態のための周波数逓倍は4である。したがってVCOは、C_SYSの周波数の4倍でC_VCOを出力する。先に説明したように位相合わせ回路10によって、信号C_SYS_INTがC_SYSと位相および周波数に関して合わせられるようになる。図示のタイムチャートの場合、信号C_SYS_INTと信号C_SYSは90度のロックイン位相合わせとなっている。相応に、信号C_SYS_INTの生成に使用される信号C_VCOもC_SYSと位相合わせされているが、これは異なる周波数を有している。既述のように、C_VCOの周波数F_VCOは典型的には、システムクロック周波数F_SYSの倍数である。タイムチャートによれば時点T1において信号C_VCOの立ち上がり縁60Aにより、C_VCOからC_SYS_INTMASTERを導出するカウンタが初期化される。なお、当業者であれば自明であるように、C_VCOからC_SYS_INTMASTERを導出するカウンタを初期化するために、信号C_VCOの立ち下がり縁を用いることもできる。
【0020】
時点T2において、信号C_SYS_INTMASTERの立ち下がり縁62に応動して第1の遅延時間後、同期信号SYNCOが発せられる。同期信号SYNCOは信号C_SYS_INTMASTERの立ち上がり縁66後、第2の遅延時間D2まで、ローレベルのままである。以降、同期信号SYNCOにおけるローレベルのパルスのことを同期パルス64と称する。このパルスはC_SYS_INTMASTERの1.5倍である。遅延時間D1およびD2は、ラインドライバや当業者に周知の他の固有の電気信号特性によるものである。一定のホールド時間D3によって、C_SYS_INTMASTERの立ち上がり縁66を検出するための適切な時間が得られる。ホールド時間D3後、同期信号SYNCOの状態は所定の時間が経過するまで重要ではなく、マスタデバイス24内の回路は他の有効な同期パルス64を発生させることができる。この所定の時間は、基準周波数の逆数(1/F_SYS)の数倍と等しい期間に及ぶ。1つの実施形態によればこの所定の時間は、パケット化されたストリームにおけるk個のタイムスロット(たとえばセル)の期間に及ぶ。k個のタイムスロットをN個のサブシステムと相互に関連させることができ、それらのサブシステムはパケット化されたストリームからk個の同期信号を抽出することになる。
【0021】
次に、C_SYS_INTSLAVEをマスタデバイス24におけるC_SYS_INTMASTERと同期させるためのスレーブデバイス信号44の組について説明する。時点T3において、マスタデバイス24からの同期信号SYNCOがスレーブデバイス26のうちの1つへ、信号SYNCOから遅延時間D4をもつ信号SYNCIとして入力される。当業者であれば自明であるように各スレーブデバイスに関する遅延時間D4は、マスタデバイスと対応するスレーブデバイスとの間の伝播遅延時間に起因して異なる可能性がある。たとえ各スレーブデバイスが異なる時点で同期信号SYNCOを受け取る可能性があるにしろ、本発明によれば、マスタデバイス24において生成された信号C_SYS_INTMASTERと位相および周波数が合わせられて各サブデバイスのために信号C_SYS_INTSLAVEを発生する同期機構が提供される。次に、スレーブデバイス26に関連する同期機構の1つの実施形態について詳しく説明する。
【0022】
図5および図6を参照すると、そこには本発明による同期機構に関する1つの実施形態が描かれている。全般的にいうと図5に示されているようにC_VCOMASTERとC_VCOSLAVEは、周波数ならびに位相に関して0゜で合わせられている。これら2つの信号が0゜で位相合わせされるようボードをレイアウトするための技術は当業者に周知であり、これ以上詳しくは説明しない。C_VCOMASTERとC_VCOSLAVEは0゜で位相合わせされているので、以下の説明ではC_VCOとしていずれかの信号について言及する。
【0023】
C_VCOの各立ち上がり縁60A - 0において、同期信号SYNCIがサンプリングされる。図示されているようにC_VCOの立ち上がり縁60A における時点T1 では同期信号SYNCIはハイレベルであり、C_VCOの立ち上がり縁60B における時点T4 では同期信号SYNCIはローレベルであり、これは同期パルス64に対応する。同期信号SYNCIがローレベルであることがサンプリングによって表されるとスレーブデバイス26内の回路は、SYNCIがローレベルであると検出されたC_VCOの同じ立ち上がり縁60B において信号Aを反転(否定)する(時点T4 参照)。その後、スレーブ回路は、上述の周波数逓倍に基づき信号Aを再び肯定(アクティブ)状態にする。図示の実施例の場合、周波数逓倍は2であり、したがって時点T6 で示されているように、回路はC_VCOの第2の立ち上がり縁60D において信号Aを再び肯定状態にする。信号Aは信号C_VCOの1周期にわたり遅延され、これにより信号Bが形成される(C_CVOの立ち上がり縁60C および60E に対応する時点T5 〜T7 を参照)。信号Aと信号Bに基づきスレーブ回路は内部カウンタアライメント信号CTRを発生し、これはC_SYS_INTSLAVEを発生させるためのスタート時点をシグナリングする反転パルスを成す。時点T5 における信号CTRの立ち上がり縁74によって信号C_SYS_INTSLAVEが有効にされ、ついでこの信号は周波数逓倍により周期的な信号としてクロックにより処理され、C_VCOのいずれの立ち上がり縁60を使うのかが決定される。したがって図5に示されているように、C_SYS_INTMASTERとC_SYS_INTSLAVEとの同期が時点T5 において合わせられる。
【0024】
図6には、スレーブデバイス26のための同期回路78を示す本発明の1つの実施形態が描かれている。同期回路78の入力と出力は、図3に示したスレーブデバイス26の入力と出力に対応する。同期回路78は、マスタデバイス24から受け取った同期信号SYNCOに応答してC_SYS_INTMASTERと位相および周波数に関して合わせられた信号C_SYS_INTSLAVEを発生させる役割を担う。
【0025】
次にこの回路の動作について説明すると、第1のフリップフロップ80は入力信号SYNCIとC_VCOを受け取る。上述のように信号SYNCIは、マスタデバイスからの遅延された信号SYNCOである。信号C_VCOの立ち上がり縁に応じてフリップフロップ80はSYNCIをサンプリングし、SYNCIのサンプリング状態を信号Aとして出力する。図5のタイムチャートの場合、時点T1 と時点T4 はフリップフロップ80により実行されるサンプリング時点の実例である。第2のフリップフロップ82はC_VCOの立ち上がり縁で信号Aをサンプリングし、信号Bを出力する(図5の時点T4 として示す)。このため上述のように、信号Bは1つのC_VCO周期だけ信号Aよりも遅延される。次に信号Aはインバータ84によって反転され、NANDゲート86において信号BとAND結合される。反転された信号Aと信号Bがともにハイレベルであれば、NANDゲート86はローレベルを出力し、これは図5の時点T4 からT5 における信号CTRに対応する。CTRがローレベルであることからカウンタ88がセットされ、有効な信号C_SYS_INTSLAVEが出力される。これは図5に示した信号CTRの立ち上がり縁74に対応する。入力信号C_VCOはマスタデバイスにおけるC_VCOと位相および周波数に関してすでに合わせられているので、カウンタ88は出力信号C_SYS_INTSLAVEをC_SYS_INTMASTERと同じ周波数で発生し、その結果、C_SYS_INTSLAVEはC_SYS_INTMASTERと同期するようになる。それゆえ図5に示されているように、C_SYS_INTSLAVEとC_SYS_INTMASTERは、時点T5 において同期がとられる。
【0026】
なお、当業者にとって自明であるように、本発明による同期方法および同期装置を、それぞれ同期されていなければならない多数のサブシステムを有するいかなるサブシステムにも適用することができる。この同期方法によればマスタデバイス内で同期信号を発生させ、次にそれを1つまたは複数のスレーブデバイスへ入力として供給する。この同期信号により、マスタデバイス内で内部的に発せられたクロックと同時に生じる同じ位相をスレーブデバイスが得られるようなメカニズムが提供される。したがって本発明の同期方法によれば、1つの電圧制御発振器によって複数のサブシステムのための同期を実現することができ、各サブシステムごとにVCOを設ける必要がない。
【0027】
これまで本発明の有利な実施形態について説明してきたが、本発明の着想や範囲から逸脱することなく様々な変形が可能であることは自明である。
【図面の簡単な説明】
【図1】従来技術による位相合わせ回路の機能ブロック図である。
【図2】図1に描かれた位相合わせ回路について3つの異なるロックイン状態について示すタイムチャートである。
【図3】複数のサブシステムと、本発明に従って複数のサブシステムの同期を合わせるための同期パルスを発生する1つの電圧制御発振器から成るディジタルシステムの機能ブロック図である。
【図4】図3に描かれたディジタルシステムの同期パルス発生回路を示す機能ブロック図である。
【図5】図4に描かれたサブシステムをどき合わせするための主要な信号を示すタイムチャートである。
【図6】本発明に従って構成された同期回路の概略図である。
Claims (8)
- 複数のサブシステム内で同期クロックを発生させるための回路において、
複数のサブシステムのうち第1のサブシステム(24)内に位相合わせ回路が設けられており、
該位相合わせ回路は外部システムクロック(C_SYS)を受け取り、該外部システムクロック(C_SYS)の倍数の周波数をもちそれと位相の合わせられたクロック信号(C_VCO)を受け取り、
該位相合わせ回路は、前記外部システムクロック(C_SYS)と位相の合わせられた内部クロック(C_SYS_INT MASTER )を発生し、該内部クロックにおける所定の側縁を表す同期パルス(64)を有する同期信号(SINCO)を発生し、
他のサブシステム(26)内に同期回路が設けられており、該同期回路は前記クロック信号(C_VCO)により前記第1のサブシステム(24)からの同期信号(SINCO)をサンプリングし、前記同期パルス(64)の検出に応答して、前記第1のサブシステム(24)における前記内部クロック(C_SYS_INT MASTER )と同期合わせされた第2の内部クロック(C_SYS_INT SLAVE )をスタートさせることを特徴とする、
複数のサブシステム内で同期クロックを発生させるための回路。 - 前記位相合わせ回路は、外部システムクロックと内部システムクロックとの間の差分電圧信号を定めるための位相検出器と、フィルタリングされた位相差信号に従い発振器の発振周波数を変更することにより出力信号を発生させる電圧制御発振器(VCO)と、前記の位相検出器と電圧制御発振器に電気的に結合されたローパスフィルタとを有しており、該ローパスフィルタは前記差分電圧信号を受け取り、フィルタリングされた位相差信号を生成する、請求項1記載の回路。
- 前記同期回路は、前記クロック信号(C_VCO)の所定数の周期にわたり待機してから前記第2の内部クロック(C_SYS_INT SLAVE )をスタートさせて、該第2の内部クロック(C_SYS_INT SLAVE )を前記第1のサブシステム(24)の内部クロック(C_SYS_INT MASTER )に同期させる、請求項1記載の回路。
- 他のサブシステムの各々において受信されるクロック信号は、第1のサブシステムにおけるクロック信号と位相合わせされている、請求項1記載の回路。
- 前記の所定数の周期は、クロック信号を外部システムクロックの倍数とする周波数逓倍に相関づけられている、請求項3記載の回路。
- 1つの電圧制御発振器を用いて複数のサブシステムを同期させる方法において、
位相および周波数の合わせられた電圧制御発振器の出力信号を、ディジタルシステム内の複数のサブシステムへ伝送し、
複数のサブシステムのうち第1のサブシステム内で第1の内部クロックを発生させ、
前記第1のサブシステムからディジタルシステム内の他のサブシステムの各々へ同期信号を出力し、該同期信号は、前記第1の内部クロックの既知の時点を規定するマーカを有しており、
他のサブシステムにおいて同期信号を受け取らせ、
前記第1のサブシステムから受け取った電圧制御発振器の出力信号を使用して同期信号をサンプリングし、前記第1の内部クロックの既知の時点を表すスタート指示を決定し、
同期信号におけるマーカの検出に応じて、第1の内部クロックと同期した第2の内部クロックをスタートさせることを特徴とする、
1つの電圧制御発振器を用いて複数のサブシステムを同期させる方法。 - 前記第2の内部クロックのスタートにあたり、前記電圧制御発振器の出力信号の所定数の周期にわたり待機してから、第2の内部クロックを第1の内部クロックと再合わせする、請求項6記載の方法。
- 前記の所定数の周期を、前記電圧制御発振器の出力信号を外部基準信号の倍数とする周波数逓倍に相関づける、請求項7記載の方法。
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