JPH07162307A - アナログ−ディジタル変換器 - Google Patents

アナログ−ディジタル変換器

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JPH07162307A
JPH07162307A JP6224528A JP22452894A JPH07162307A JP H07162307 A JPH07162307 A JP H07162307A JP 6224528 A JP6224528 A JP 6224528A JP 22452894 A JP22452894 A JP 22452894A JP H07162307 A JPH07162307 A JP H07162307A
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Herbert M K Chen
ハーバート・エム・ケイ・チェン
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Advanced Micro Devices Inc
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Abstract

(57)【要約】 【目的】 アナログ−ディジタル変換器において量子化
ノイズを低減する。 【構成】 改良されたシグマ−デルタアナログ−ディジ
タル変換器（ＡＤＣ）が開示される。アナログ−ディジ
タル変換器はＡＤＣのパッケージ内に製造されるディザ
回路を含む。回路はディザ電流をＡＤＣのアナログ入力
に与えるよう構成される。ディザ電流の周波数は、ＡＤ
Ｃがその信号をサンプリングしてディジタル信号に変換
するべく設計されているアナログ信号の帯域幅に基づい
て選択される。ディザ電流をＡＤＣの入力に与えること
によって、ＡＤＣに与えられるアナログ信号のうちに見
られるある範囲の直流オフセット電圧の結果として生成
される量子化ノイズが低減される。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明はアナログ−ディジタル変換器
（ＡＤＣ）に関する。特に、この発明はＡＤＣにおける
量子化ノイズの低減に関する。
【０００２】
【発明の背景】１次シグマ−デルタＡＤＣの設計におい
て遭遇される問題点の１つは、ＡＤＣのアナログ入力に
ある一定の直流（ＤＣ）オフセット電圧が存在するとい
うことである。そのようなＤＣオフセット電圧は典型的
には外部の回路または内部の増幅器によって発生され
る。特に問題のあるＤＣオフセット電圧は、ＡＤＣの最
下位ビット（ＬＳＢ）によって表わされる電圧の２分の
１の数倍に対応する電圧からのずれが僅かであるが、し
かし等しくはない、振幅を有する。そのようなＤＣオフ
セット電圧が存在する場合、ＡＤＣはＤＣオフセットの
値に近似する周期的なパターンを有するディジタル信号
を発生する。したがって、ＡＤＣのディジタル出力は、
パターンの繰返し速度がＡＤＣのベースバンド内にある
場合、雑音の多いものとなるであろう。
【０００３】ＡＤＣのサンプリング速度がベースバンド
と比べて高い場合、ある一定の交流（ＡＣ）電圧に対し
て同様なノイズの問題が起こる。この状況では、サンプ
リング速度に対してＡＣ信号の周波数が低いことで、Ａ
ＤＣのディジタル出力において、問題のあるＤＣオフセ
ット電圧によって生成されるものと類似の周期的パター
ンが結果として生じる。
【０００４】電気通信など多くの応用にとって、入力信
号が存在しないときには安定した状態でノイズを低く
し、かつＡＤＣに入力信号が存在する場合には信号対ノ
イズ比を高くするということが重要である。双方の状況
で、ＡＤＣのディジタル出力における周期的パターンを
除去する、または低減することが重要である。したがっ
て、ある一定のレベルのＤＣオフセットおよびある一定
のＡＣ信号によって引き起こされた、シグマ−デルタＡ
ＤＣなどのＡＤＣのディジタル出力における周期的パタ
ーンを低減する、改良されたＡＤＣを提供することは有
用であろう。
【０００５】
【発明の概要】この発明は、アナログ−ディジタル変換
回路と交流電流源とを含むアナログ−ディジタル変換器
を提供する。対応するディジタル信号に変換されている
信号に対する補足的な交流電流は、アナログ−ディジタ
ル変換回路の入力に与えられて、それによりＤＣオフセ
ットまたはある一定のＡＣ信号などの量子化の結果引き
起こされたノイズが低減される。
【０００６】この発明はさらに、積分器と、カウンタ
と、ディジタル−アナログ変換器（ＤＡＣ）と、交流電
流源とを含む、アナログ−ディジタル変換器を提供す
る。積分器はカウンタに結合され、カウンタにアナログ
信号の積分を表わす信号を与える。カウンタは積分を表
わすディジタル信号を生成する。カウンタはディジタル
−アナログ変換器に結合され、このディジタル−アナロ
グ変換器はディジタル信号をアナログ信号に変換し、ア
ナログ信号は積分器の入力に与えられる。電流源もま
た、積分器の入力に結合され、その入力に、アナログ−
ディジタル変換器に与えられたアナログ信号から減算さ
れた交流電流を与える。交流電流は量子化の結果引き起
こされたノイズを低減する。
【０００７】この発明はさらに、電流手段に結合された
変換手段を含む、アナログ−ディジタル変換器を提供す
る。変換手段は、変換器の入力に与えられたアナログ信
号に対応するディジタル信号を生成し、電流手段はアナ
ログ入力に交流電流を与える。
【０００８】この発明はさらに、積分器手段と、アナロ
グ−ディジタル変換器を形成すべく動作的に結合された
カウンタ手段とを含む、アナログ−ディジタル変換器を
提供する。積分器手段は、アナログ信号の積分を表わす
信号をカウンタ手段に与える。カウンタ手段は積分器手
段に与えられた入力信号に対応するディジタル信号を生
成する。カウンタ手段は変換器手段に結合され、変換器
手段はディジタル信号をアナログ信号に変換し、アナロ
グ信号は積分器手段の入力に与えられる。アナログ−デ
ィジタル変換器はまた、交流電流を積分器手段の入力に
与える電流手段をも含む。
【０００９】
【好ましい実施例の詳細な説明】図１を参照して、シグ
マ−デルタアナログ−ディジタル変換器（ＡＤＣ）１０
は、積分回路１２と、比較器回路１４と、カウンタ回路
１６と、デシメータ回路１８と、ディザ電流回路２０
と、ディジタル−アナログ変換器（ＤＡＣ）２２と、ア
ナログ入力端子２４と、ディジタル出力２６とを含む。
回路１２、１４、１６、１８、２０および２２は好まし
くは同じ基板から製造され、単一の集積回路パッケージ
１１内に配設される。一般に、ＡＤＣ１０は入力２４に
与えられたアナログ信号をディジタル信号に変換し、デ
ィジタル信号は出力２６で出力される。図１に示したＡ
ＤＣ１０の好ましい実施例は、２０Ｈｚ〜４ｋＨｚの範
囲の周波数を有する可聴信号に対応するアナログ信号の
変換に向けられている。このタイプのＡＤＣは典型的に
は電気通信の応用に用いられるものであって、その場合
人間の声を表わすアナログ信号をディジタル信号に変換
するには、２０Ｈｚ〜４ｋＨｚのベースバンドで十分で
ある。
【００１０】積分回路１２は演算増幅器２８を含み、こ
の演算増幅器２８の反転入力は抵抗器３０によってアナ
ログ入力に結合されており、かつフィードバック抵抗器
３２とフィードバックキャパシタ３４との直列の接続に
よって出力にも結合されている。増幅器２８の非反転入
力は接地などの適切な基準電圧に結合される。増幅器２
８の出力は電圧比較器１４の非反転入力に結合される。
比較器１４の反転入力は接地などの適切な基準電圧に接
続される。比較器１４に電力が与えられ、それにより、
非反転入力の電圧が反転入力の電圧よりも大きい場合に
は、比較器１４の出力においてハイの電圧（正）が出力
され、非反転入力の電圧が反転入力の電圧よりも小さい
場合には比較器１４の出力は負（ロー）となる。一般に
比較器１４の出力は、ハイ、ゼロ、またはローのいずれ
かであるディジタル信号をカウンタ１６に与える。
【００１１】カウンタ１６の出力に生成されたビットの
数はその応用によって変動するが、好ましい実施例は５
ビットカウンタ１６に備えている。カウンタ１６の入力
は比較器１４の出力に結合され、比較器１４の出力を２
〜４ＭＨｚの範囲の速度でサンプリングする。その結果
比較器１４の出力はオーバサンプリングされる。ＤＡＣ
２２はカウンタ１６に従う分解能を有し、これはその特
定のカウンタ１６に基づく分解能を有するものである。
好ましい実施例では、ＤＡＣ２２は５ビットの分解能を
有する。ＤＡＣ２２のディジタル入力はカウンタ１６の
ディジタル出力に接続される。ＤＡＣ２２のアナログ出
力は増幅器２８の反転入力に接続される。
【００１２】ディザ電流回路２０は、マルチレベルディ
ザ電流発生器３６とクロック３８とを含む。この実施例
では、クロック３８は２５６ｋＨｚの周波数を有する。
回路２０の出力は増幅器２８の反転入力に接続され、デ
ィザ電流を増幅器２８の反転入力に与える。図２を参照
して、図２は４レベルディザ電流のための波形を示す。
この電流は２５６ｋＨｚのクロック速度に基づく３２ｋ
Ｈｚの基本周波数を有し、実質的に図２で示されるよう
な階段状の波形を有する。この階段状の波形では電流は
大きさＩの段差で変化する。変形としては、波形は異な
るディザレベルを有するように変えられてもよい。たと
えば、ディザ電流は単一のレベルを有することもでき、
その結果３２ｋＨｚの周波数を有する交流矩形波が生じ
る。一般に、ディザ電流は、４レベル、２レベル、また
はどのような他の数のレベルであっても、アナログ入力
２４でモニタされる信号によって与えられた電流に対す
る補足的な交流電流であって、かつ応用によっては変動
する波形を有していてもよい。実質的には所望されない
ノイズを導入してしまうことを防ぐため、ＩはＤＡＣ２
２のフルスケール電流の値の約６４分の１に設定され
る。
【００１３】デシメータ１８もまたカウンタ１６のディ
ジタル出力に結合され、アナログ入力２４でモニタされ
る信号の最大周波数の速度のおよそ２倍である速度でカ
ウンタ１６のディジタル出力をサンプリングする。エイ
リアシングなどの望ましくない結果を回避するため、デ
シメータ１８は２つの段を含む。第１段はディジタルロ
ーパスフィルタであり、第２段はローパスフィルタの出
力をサンプリングする回路である。例としては、ＡＤＣ
１０が２０Ｈｚ〜４ｋＨｚのベースバンド内の信号を変
換すべく設計されている場合、デシメータ１８の第２段
のサンプリング速度は８ｋＨｚの範囲のものとなり、第
１段の通過域は４ｋＨｚ（すなわち第１の段のサンプリ
ング周波数の２分の１）となるだろう。結果として、デ
シメータ１８はＡＤＣ１０によってサンプリングされる
ことが所望される信号における最も高い周波数を上回る
ノイズを除去するローパスフィルタとして動作する。た
とえば、ディザ電流の基本周波数は３２ｋＨｚである。
【００１４】ここでＡＤＣ１０の動作について言及する
と、ＡＤＣ１０はアナログ入力２４に与えられる連続的
なアナログ波形で動作するよう用いられ、２進数のシー
ケンスを含むディジタル出力を生成してもよい。これら
の数の各々は有限数のビット（たとえば５ビット）によ
る対応するアナログサンプルに近似する。増幅器２８の
反転入力について言うと、この入力は基本的には総和点
であって、ここにおいて誤差信号が発生される。誤差信
号は入力２４に与えられたアナログ信号と、回路２０に
よって生成されたディザ電流およびＤＡＣ２２によって
出力されたアナログ信号の和との間の差である。誤差信
号はカウンタ１６のディジタル出力が入力２４における
アナログ信号にどの程度まで近似するかを示す。積分回
路１２は誤差信号を積分して、誤差信号の高周波成分を
フィルタリングで除去し、ＡＤＣ１０が適正に変換を行
なうよう設計されている信号の帯域幅（ベースバンド）
内の、誤差信号の部分を保持する。たとえば、オーディ
オ電気通信の応用については、フィードバック抵抗器３
２とフィードバックキャパシタ３４との値を計算して、
誤差信号の４ｋＨｚを超える成分がフィルタリングで除
去され、かつ信号の４ｋＨｚを下回る成分が実質的に保
持されるようにすることが望ましい。
【００１５】積分回路１２の出力は比較器１４によって
基準レベル（たとえば接地）と比較される。カウンタ１
６は比較器１４のステータスに基づいてカウントを行な
い、この場合カウンタ１６は出力がローであればカウン
トを下げていくし、比較器１４の出力がハイであればカ
ウントを上げていく。ＤＡＣ２２は上述のように、カウ
ンタ１６によって生成されたディジタル信号をアナログ
信号に変換し、このアナログ信号は増幅器２８の反転入
力に与えられる。
【００１６】上で論じたように、カウンタ１６のサンプ
リング速度は２〜４ＭＨｚの範囲内にあり、その結果Ａ
ＤＣ１０のベースバンド（２０Ｈｚ〜４ｋＨｚ）内に含
まれる入力信号がオーバサンプリングされる。換言すれ
ば、カウンタ１６の周波数はＡＤＣ１０が適正にディジ
タル信号への変換を行なうよう設計されている信号の最
大周波数の１００〜２００倍の範囲内にある。カウンタ
１６によるオーバサンプリングの結果、ＡＤＣ１０のベ
ースバンド内の量子化ノイズは低減される。しかしなが
ら、ＡＤＣ１０のベースバンド外のノイズは、積分回路
１２の位置と、ＤＡＣ２２を含むフィードバックループ
が存在することとのために増大する。このアウトバンド
ノイズは、後にデシメータ１８のローパスフィルタによ
って取除かれる。
【００１７】ここで、例としてディザ電流回路２０によ
って生成されるディザ電流の効果を論じる。回路２０が
アイドル状態である、または存在しないものであって、
かつアナログ入力２４が接地されていると仮定すると、
カウンタ１６の出力は＋１、０、−１、０、＋１、０、
−１、…のシーケンスとなる。デシメーションフィルタ
１８はこの状況においてカウンタ１６の出力をフィルタ
リングするべく動作し、そのディジタル出力が０を表わ
す２進数となるようにする。同様に、入力２４のアナロ
グ信号がＤＣ信号であり、最下位ビットに対応する電圧
の２分の１に等しければ、カウンタ出力は＋１、０、＋
１、０、…のシーケンスとなる。デシメーションフィル
タ１８はカウンタ１６からのこの出力をフィルタリング
し、０．５を表わす２進信号を出力する。しかしなが
ら、この状況はＤＣオフセットが最下位ビットの対応す
る電圧の２分の１より量ΔＶだけ、僅かに高ければ変化
するであろう。この状況では、カウンタの出力は時たま
そのΔＶを補償するために＋２の出力値（カウンタの最
下位から２番目のビット）があることを除けば一般に＋
１、０、＋１、０のシーケンスのままにとどまる。カウ
ンタの最下位から２番目のビットで生成される＋２の値
の繰返し速度は、ΔＶと、抵抗器３２およびキャパシタ
３４の値と、ＤＡＣ２２の電流出力とに依存する。カウ
ンタ１６の最下位からの２番目のビットの状態変化の繰
返し速度が、デシメータ１８の帯域幅のうちに入る場合
は、デシメータ１８の出力はアナログ入力２４での信号
に対応するディジタル信号となり、このアナログ信号は
ノイズが多いものであると考えられる。したがって、対
応する最下位ビットの電圧の２分の１よりも僅かに高い
ＤＣオフセットを含むアナログ信号については、信号の
ための信号対ノイズ比は上で論じたようにディジタル出
力２６で生じるノイズのために、低減される。
【００１８】要約すると、ディジタル出力２６において
誘発されるノイズは、ＤＣオフセットレベルに応じて大
きく変動する。ノイズはピークにおいて起こり、かつ信
号の直流成分が、最下位ビットに対応する電圧の２分の
１の数倍に近いが、ちょうど一致してはいない場合に、
最も顕著である。
【００１９】ディザ電流回路２０によって生成されるデ
ィザ電流は、異なった時間において電流値Ｉまたは２Ｉ
を加算する、または減算することによって信号のＤＣオ
フセットレベルを乱すべく動作する。ここでＩの値はＤ
ＡＣ２２のフルスケール電流の値の約６４分の１に設定
される。図２に示されるような階段状の波形、または他
の適切な形状の波形を有するディザ電流は、増幅器２８
の反転入力に与えられると、ＤＣオフセットの電流が交
互に２レベルのディザに対しては±Ｉ、４レベルのディ
ザに対しては±２Ｉの値に変化するので、ＤＣオフセッ
トの乱れを生じる。ディザ電流のもたらす結果は、ＤＣ
オフセットが乱され、それによりＤＣオフセットレベル
が持続せず、かつ特定のＤＣオフセットレベルによって
積分器２８に与えられたエネルギが低減されるというこ
とである。
【００２０】図３および４を参照して、これらの図はオ
フセット信号のある範囲に対応するシミュレートされた
信号対ノイズ比（Ｓ／Ｎ）をグラフで表わしたものであ
る。これらの図は相対的な比較のために提示されたもの
であって、図３および４の尺度は実質的に同じであるた
め、図３および４における絶対的な尺度はＳ／Ｎ軸に対
しては提供されていない。図３および４は例示のためだ
けのものであって、ＬＳＢに対応する電圧が０．０５ボ
ルトである状況に向けられている。したがってこの例に
ついては、電圧の２分の１とは０．０２５ボルトであっ
て、上で論じたように、０．０２５ボルトと−０．０２
５ボルトとの前後の低減されたＳ／Ｎ比が予想されるで
あろう。さらなる例としては、図３および４の縦方向の
目盛は、１区分につき２ｄＢであってもよい。
【００２１】図３は２レベルのディザ電流が用いられた
場合のＳ／Ｎ比を表わす。ディザ電流がなければ、Ｓ／
Ｎ比における低減は０．０２５ボルトと−０．０２５ボ
ルトとの前後で示されたものよりも一層大きくなるだろ
う。図４は４レベルのディザ電流が用いられた場合のＳ
／Ｎ比を表わす。図３と図４とを比較すると、４レベル
のディザ電流は０．０２５ボルトと−０．０２５ボルト
との前後でのＳ／Ｎ比における低下をさらに少なくする
ということを見てとることができる。４レベルのディザ
については、ノイズピークは３分の２まで低減されても
よく、したがって同じファクタの分だけ繰返しノイズエ
ネルギも低減されてもよい。例として、２０Ｈｚから４
ｋＨｚのベースバンドに対して動作するＡＤＣ１０につ
いては、ディザ電流の周波数はおよそ３２ｋＨｚに設定
され、これはデシメータ１８の第１段のサンプリング周
波数の約４倍であり、かつデシメータ１８の第２段のサ
ンプリング周波数の８倍である。これにより、デシメー
タ１８はディザ電流の高周波数調波をフィルタリングに
よって除去することができるようになる。
【００２２】以上の説明はこの発明の好ましい例示的実
施例についてのものであって、この発明は示されている
特定的な形式に限定されるものではないということは理
解されるであろう。たとえば、デシメータ１８はデシメ
ーションフィルタをＡＤＣ１０がそれをサンプリングす
るべく構成された信号のタイプおよび帯域幅に適正に適
合できるように、幾つかのデシメーションフィルタから
なっていてもよい。様々な他の代用例、変形、変更およ
び省略が好ましい実施例の要素の設計および配列におい
て発明の精神から逸脱することなく前掲の特許請求の範
囲において表わされるようになされてよい。
【図面の簡単な説明】
【図１】この発明に従う、アナログ−ディジタル変換器
の好ましい実施例の概略図である。
【図２】図１に示したアナログ−ディジタル変換器の入
力に与えられるディザ電流の波形をグラフで表わした図
である。
【図３】２レベルのディザ電流が図１に示したアナログ
−ディジタル変換器の入力に与えられた場合の、信号対
ノイズ比と直流オフセットとを対比的に表わしたグラフ
図である。
【図４】４レベルのディザ電流が図１に示したアナログ
−ディジタル変換器の入力に与えられた場合の、信号対
雑音比と直流オフセットとを対比的に表わしたグラフ図
である。
【符号の説明】 １０ アナログ−ディジタル変換器 １１ 集積回路パッケージ １２ 積分器 １４ 比較器回路 ２０ ディザ電流回路 ２２ ディジタル−アナログ変換器

Claims (35)

    【特許請求の範囲】
  1. 【請求項１】 パッケージと、 パッケージ内に位置づけられ、アナログ入力およびディ
    ジタル出力を含むアナログ−ディジタル変換回路とを備
    え、変換回路はアナログ入力に与えられたアナログ信号
    に対応するディジタル信号をディジタル出力で生成する
    べく構成され、さらにパッケージ内に位置づけられ、ア
    ナログ入力に結合される電流出力を含み、かつアナログ
    入力に交流電流を与えるべく構成された交流電流源を備
    える、アナログ−ディジタル変換器。
  2. 【請求項２】 交流電流はマルチレベルディザ電流であ
    る、請求項１に記載のアナログ−ディジタル変換器。
  3. 【請求項３】 アナログ−ディジタル変換回路は、予め
    定められた限界を下回る周波数を有するアナログ信号に
    対応するディジタル信号を生成するよう構成され、交流
    電流はその予め定められた限界よりも高い周波数を有す
    る、請求項１に記載のアナログ−ディジタル変換器。
  4. 【請求項４】 ディジタル出力に結合されるデシメータ
    をさらに含む、請求項３に記載のアナログ−ディジタル
    変換器。
  5. 【請求項５】 デシメータは、予め定められた限界を上
    回る周波数のディジタル信号をサンプリングするべく構
    成される、請求項４に記載のアナログ−ディジタル変換
    器。
  6. 【請求項６】 交流電流はマルチレベルディザ電流であ
    る、請求項３に記載のアナログ−ディジタル変換器。
  7. 【請求項７】 変換回路は、 アナログ入力に結合され第１の出力を含む積分器を備
    え、積分器はアナログ入力に与えられたアナログ信号の
    積分に対応する出力信号を第１の出力に生成するべく構
    成され、さらにディジタルカウンタ出力と第１の出力に
    結合されるカウンタ入力とを含むカウンタを備え、カウ
    ンタは、カウンタ入力に与えられた信号に応じてのもの
    でありかつアナログ信号に対応するディジタル信号をデ
    ィジタルカウンタ出力で出力するよう構成され、さらに
    ディジタルカウンタ出力に結合される第１のディジタル
    入力とアナログ入力に結合される第２の出力とを含むデ
    ィジタル−アナログ変換器を備える、請求項３に記載の
    アナログ−ディジタル変換器。
  8. 【請求項８】 カウンタの周波数は、少なくとも予め定
    められた限界の１００倍である、請求項３に記載のアナ
    ログ−ディジタル変換器。
  9. 【請求項９】 積分器をカウンタに結合するよう配設さ
    れた比較器をさらに含む、請求項７に記載のアナログ−
    ディジタル変換器。
  10. 【請求項１０】 第１のアナログ入力と第１の出力とを
    含む積分器を備え、積分器は第１のアナログ入力に与え
    られたアナログ信号の積分に対応する出力信号を第１の
    出力で生成するべく構成され、さらに第１のディジタル
    出力と第１の出力に結合されるカウンタ入力とを含むカ
    ウンタを備え、カウンタはアナログ信号に対応するディ
    ジタル信号を第１のディジタル出力に出力するべく構成
    され、さらに第１のディジタル出力に結合される第１の
    ディジタル入力と第１のアナログ入力に結合される第２
    の出力とを含むディジタル−アナログ変換器と、 第１のアナログ入力に結合される電流出力を含む交流電
    流源とを備え、交流電流源は第１のアナログ入力に交流
    電流を与えるべく構成される、アナログ−ディジタル変
    換器。
  11. 【請求項１１】 積分器をカウンタに結合するよう配設
    された比較器をさらに含み、比較器はアナログ信号の積
    分を表わす比較信号を出力するべく構成される、請求項
    １０に記載のアナログ−ディジタル変換器。
  12. 【請求項１２】 交流電流はマルチレベルディザ電流で
    ある、請求項１１に記載のアナログ−ディジタル変換
    器。
  13. 【請求項１３】 予め定められた限界を下回る周波数を
    有するアナログ信号に対応するディジタル信号を生成す
    るべく構成され、交流電流は予め定められた限界を上回
    る周波数を有する、請求項１２に記載のアナログ−ディ
    ジタル変換器。
  14. 【請求項１４】 ディジタル出力に結合され、予め定め
    られた限界を上回る周波数のディジタル信号をサンプリ
    ングするべく構成される、デシメータをさらに含む、請
    求項１３に記載のアナログ−ディジタル変換器。
  15. 【請求項１５】 アナログ入力およびディジタル出力を
    含み、アナログ入力に与えられたアナログ信号に対応す
    るディジタル信号をディジタル出力で生成するための変
    換手段と、 アナログ入力に結合される電流出力を含み、アナログ入
    力に補足的な交流電流を与えるための電流手段とを備え
    る、アナログ−ディジタル変換器。
  16. 【請求項１６】 交流電流は、マルチレベルディザ電流
    である、請求項１５に記載のアナログ−ディジタル変換
    器。
  17. 【請求項１７】 変換手段は、予め定められた限界を下
    回る周波数を有するアナログ信号に対応するディジタル
    信号を生成し、ディザ電流は予め定められた限界を上回
    る周波数を有する、請求項１６に記載のアナログ−ディ
    ジタル変換器。
  18. 【請求項１８】 予め定められた限界を上回る周波数の
    ディジタル信号をサンプリングするためのデシメータ手
    段をさらに含む、請求項１７に記載のアナログ−ディジ
    タル変換器。
  19. 【請求項１９】 変換手段は、 アナログ入力に結合され、第１の出力を含み、アナログ
    入力に与えられたアナログ信号の積分に対応する出力信
    号を第１の出力で生成するための積分器手段と、 第１の出力に結合されるカウンタ入力およびディジタル
    カウンタ出力を含み、カウンタ入力に与えられた信号に
    応じてのものでありかつアナログ信号に対応するディジ
    タル信号をディジタルカウンタ出力で発生するための、
    カウンタ手段と、 ディジタルカウンタ出力に結合される第１のディジタル
    入力およびアナログ入力に結合される第２の出力を含
    み、第１のディジタル入力におけるディジタル信号を第
    ２の出力に与えられるアナログ信号に変換するための変
    換器手段とを備える、請求項１５に記載のアナログ−デ
    ィジタル変換器。
  20. 【請求項２０】 カウンタ手段の周波数は、予め定めら
    れた限界の少なくとも１００倍である、請求項１９に記
    載のアナログ−ディジタル変換器。
  21. 【請求項２１】 積分器手段をカウンタ手段に結合する
    ための比較器手段をさらに含む、請求項１９に記載のア
    ナログ−ディジタル変換器。
  22. 【請求項２２】 第１のアナログ入力および第１の出力
    を含み、第１のアナログ入力に与えられたアナログ信号
    の積分に対応する出力信号を第１の出力で発生するため
    の積分器手段と、 第１のディジタル出力および第１の出力に結合されるカ
    ウンタ入力を含み、アナログ信号に対応するディジタル
    信号を第１のディジタル出力で発生するためのカウンタ
    手段と、 第１のディジタル出力に結合される第１のディジタル入
    力および第１のアナログ入力に結合される第２の出力を
    含み、第１のディジタル入力におけるディジタル信号に
    対応するアナログ信号を第２の出力で発生するための変
    換器手段と、 第１のアナログ入力に結合される電流出力を含み、第１
    のアナログ入力に対する補足的な交流電流を与えるため
    の電流手段とを備える、アナログ−ディジタル変換器。
  23. 【請求項２３】 積分器手段をカウンタ手段に結合し、
    アナログ信号の積分を表わす比較信号を発生するための
    比較器手段をさらに含む、請求項２２に記載のアナログ
    −ディジタル変換器。
  24. 【請求項２４】 交流電流はマルチレベルディザ電流で
    ある、請求項２３に記載のアナログ−ディジタル変換
    器。
  25. 【請求項２５】 予め定められた限界を下回る周波数を
    有するアナログ信号に対応するディジタル信号を生成す
    るべく構成され、交流電流は予め定められた限界を上回
    る周波数を有する、請求項２４に記載のアナログ−ディ
    ジタル変換器。
  26. 【請求項２６】 ディジタル出力に結合され、予め定め
    られた限界を上回る周波数のディジタル信号をサンプリ
    ングするためのデシメータ手段をさらに含む、請求項２
    ５に記載のアナログ−ディジタル変換器。
  27. 【請求項２７】 アナログ信号をそのアナログ信号に対
    応するディジタル信号に変換するための変換器であっ
    て、 アナログ入力およびディジタル出力を含むアナログ−デ
    ィジタル変換回路を備え、変換回路はアナログ入力に与
    えられたアナログ信号に対応するディジタル信号をディ
    ジタル出力で生成するべく構成され、さらにパッケージ
    内に位置づけられ、アナログ入力に結合される電流出力
    を含み、アナログ信号に対して補足的である交流電流を
    アナログ入力に与えるべく構成される、交流電流源を備
    える、変換器。
  28. 【請求項２８】 交流電流はマルチレベルディザ電流で
    ある、請求項２７に記載の変換器。
  29. 【請求項２９】 アナログ−ディジタル変換回路は、予
    め定められた限界を下回る周波数を有するアナログ信号
    に対応するディジタル信号を生成するべく構成され、交
    流電流は予め定められた限界を上回る周波数を有する、
    請求項２７に記載の変換器。
  30. 【請求項３０】 ディジタル出力に結合されるデシメー
    タをさらに含む、請求項２９に記載の変換器。
  31. 【請求項３１】 デシメータは、予め定められた限界を
    上回る周波数のディジタル信号をサンプリングするべく
    構成される、請求項３０に記載の変換器。
  32. 【請求項３２】 交流電流はマルチレベルディザ電流で
    ある、請求項２９に記載の変換器。
  33. 【請求項３３】 変換回路は、 アナログ入力に結合され、第１の出力を含む積分器を備
    え、積分器はアナログ入力に与えられたアナログ信号の
    積分に対応する出力信号を第１の出力で生成するべく構
    成され、さらにディジタルカウンタ出力および第１の出
    力に結合されるカウンタ入力を含むカウンタを備え、カ
    ウンタは、カウンタ入力に与えられた信号に応じてのも
    のでありかつアナログ信号に対応するディジタル信号を
    ディジタルカウンタ出力で出力するべく構成され、さら
    にディジタルカウンタ出力に結合される第１のディジタ
    ル入力およびアナログ入力に結合される第２の出力を含
    むディジタル−アナログ変換器を備える、請求項２９に
    記載の変換器。
  34. 【請求項３４】 カウンタの周波数は、予め定められた
    限界の少なくとも１００倍である、請求項２９に記載の
    変換器。
  35. 【請求項３５】 積分器をカウンタに結合するよう配設
    された比較器をさらに含む、請求項３３に記載の変換
    器。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007243620A (ja) * 2006-03-08 2007-09-20 Toyota Motor Corp Δς型ａｄ変換器
JP2008148403A (ja) * 2006-12-07 2008-06-26 Fuji Electric Fa Components & Systems Co Ltd モータ制御装置およびａ／ｄ変換器
JP2008219324A (ja) * 2007-03-02 2008-09-18 Yamaha Corp Δς型ａｄ変換器およびｄ級アンプ並びにｄｃ−ｄｃ変換器
JP2009182571A (ja) * 2008-01-30 2009-08-13 Renesas Technology Corp 半導体集積回路装置
JP2016058998A (ja) * 2014-09-12 2016-04-21 横河電機株式会社 帰還型パルス幅変調ａ／ｄ変換装置

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5801652A (en) * 1994-07-08 1998-09-01 Cirrus Logic, Inc. Pattern dependent noise reduction in a digital processing circuit utilizing image circuitry
US5719572A (en) * 1994-07-08 1998-02-17 Cirrus Logic, Inc. Digital signal processor with reduced pattern dependent noise
US5594324A (en) * 1995-03-31 1997-01-14 Space Systems/Loral, Inc. Stabilized power converter having quantized duty cycle
FR2741213B1 (fr) * 1995-11-13 1998-01-30 Valeo Electronique Procede et dispositif de conversion analogique/numerique, notamment pour unite de controle de temperature dans un vehicule automobile
US6426663B1 (en) * 1996-03-04 2002-07-30 Delphi Technologies, Inc. Analog/digital feedback circuitry for minimizing DC offset variations in an analog signal
US5835038A (en) * 1997-05-08 1998-11-10 Burr-Brown Corporation DC dither circuitry and method for delta-sigma modulator
US6016113A (en) * 1997-06-26 2000-01-18 Binder; Yehuda System for enhancing the accuracy of analog-digital-analog conversions
US5905453A (en) * 1997-08-04 1999-05-18 Motorola, Inc. Dithered sigma delta modulator having programmable full scale range adjustment
US6172629B1 (en) * 1998-02-19 2001-01-09 Lucent Technologies Inc. Multistage analog-to-digital converter employing dither
JP2000116027A (ja) * 1998-03-10 2000-04-21 Fiderikkusu:Kk 電源装置
DK199901004A (da) * 1999-07-09 2001-01-10 Telital R & D Denmark As Sigma-delta modulator
IT1313392B1 (it) * 1999-07-19 2002-07-23 St Microelectronics Srl Convertitore ea analogico/digitalte con dither adattativo.
US6404364B1 (en) 2000-08-24 2002-06-11 Agere Systems Guardian Corp. Multistage converter employing digital dither
JP3718830B2 (ja) 2001-02-26 2005-11-24 株式会社日立製作所 電力変換装置
US6661360B2 (en) * 2002-02-12 2003-12-09 Broadcom Corporation Analog to digital converter that services voice communications
US7224305B2 (en) 2004-06-08 2007-05-29 Telefonaktiebolaget L M Ericsson (Publ) Analog-to-digital modulation
US6980145B1 (en) * 2004-07-30 2005-12-27 Broadcom Corporation System and method for noise cancellation in a signal processing circuit
EP1633051A1 (en) * 2004-09-06 2006-03-08 Berner Fachhochschule Hochschule für Technic und Architektur Biel Sigma-Delta modulator and Sigma-Delta A/D converter
US7042375B1 (en) * 2005-03-29 2006-05-09 Broadcom Corporation System and method using dither to tune a filter
US7321325B2 (en) * 2005-07-07 2008-01-22 Realtek Semiconductor Corp. Background calibration of continuous-time delta-sigma modulator
US7446687B2 (en) * 2006-10-27 2008-11-04 Realtek Semiconductor Corp. Method and apparatus to reduce internal circuit errors in a multi-bit delta-sigma modulator
US7999620B2 (en) * 2008-12-12 2011-08-16 Analog Devices, Inc. Amplifier with dither
JP2010199799A (ja) * 2009-02-24 2010-09-09 Renesas Electronics Corp アナログデジタル変換回路
US20100259322A1 (en) * 2009-04-06 2010-10-14 Bridge Semiconductor Corporation Readout circuit and system including same
US8672542B2 (en) * 2010-05-26 2014-03-18 Honeywell International Inc. High resolution measurement of thermistor thermometry signals with wide dynamic range
GB201102562D0 (en) * 2011-02-14 2011-03-30 Nordic Semiconductor Asa Analogue-to-digital converter
US9042354B2 (en) 2012-03-09 2015-05-26 Cambridge Silicon Radio Limited Controlling stations' access to a communications medium
US8730076B2 (en) * 2012-07-30 2014-05-20 Cambridge Silicon Radio Limited Spur reduction circuit
CN106534015B (zh) * 2016-11-03 2018-02-09 无锡华润矽科微电子有限公司 针对pma标准的无线充电设备调频信号的解调方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6013614B2 (ja) * 1979-08-27 1985-04-08 タケダ理研工業株式会社 アナログ−デイジタル変換器
GB2144285B (en) * 1983-07-29 1986-09-24 Raymond Allan Belcher Analague-to-digital and digital-to-analogue conversion
GB8426822D0 (en) * 1984-10-23 1984-11-28 Day S Static electricity meter
US4855745A (en) * 1987-10-14 1989-08-08 Smither Miles A High resolution analog-to-digital converter
JP2647136B2 (ja) * 1988-05-13 1997-08-27 株式会社東芝 アナログ−デジタル変換回路
JP3012887B2 (ja) * 1989-03-13 2000-02-28 日本テキサス・インスツルメンツ株式会社 信号変換装置
US5144308A (en) * 1991-05-21 1992-09-01 At&T Bell Laboratories Idle channel tone and periodic noise suppression for sigma-delta modulators using high-level dither
US5305005A (en) * 1991-06-27 1994-04-19 Tdk Corporation Analog to digital converter system

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007243620A (ja) * 2006-03-08 2007-09-20 Toyota Motor Corp Δς型ａｄ変換器
JP4687512B2 (ja) * 2006-03-08 2011-05-25 トヨタ自動車株式会社 Δς型ａｄ変換器
JP2008148403A (ja) * 2006-12-07 2008-06-26 Fuji Electric Fa Components & Systems Co Ltd モータ制御装置およびａ／ｄ変換器
JP2008219324A (ja) * 2007-03-02 2008-09-18 Yamaha Corp Δς型ａｄ変換器およびｄ級アンプ並びにｄｃ−ｄｃ変換器
JP2009182571A (ja) * 2008-01-30 2009-08-13 Renesas Technology Corp 半導体集積回路装置
JP2016058998A (ja) * 2014-09-12 2016-04-21 横河電機株式会社 帰還型パルス幅変調ａ／ｄ変換装置

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US5416481A (en) 1995-05-16
DE69417978T2 (de) 1999-12-02

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