JP2010199799A - アナログデジタル変換回路 - Google Patents
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Abstract
【課題】精度よくアナログデジタル変換することが可能なアナログデジタル変換回路を提供することである。
【解決手段】本発明にかかるアナログデジタル変換回路は、ディザを生成するディザ生成回路11と、入力信号の極性を切り替える入力極性切替部1と、積分器2と、積分器2の出力電圧を調整する積分器出力調整回路5と、ウィンドコンパレータ3と、ウィンドコンパレータ3の比較結果に基づき、入力極性切替部1と積分器出力調整回路5とウィンドコンパレータ3を制御すると共に、デジタル信号を生成する制御回路4を有する。ディザ生成回路11は、デジタル信号を読み出す周期がディザの周期の整数倍となるような周期のディザを生成する。更に、ディザの1周期のうちの前半の半周期にカウント値が生成される回数と、後半の半周期にカウント値が生成される回数が異なる回数となるようなディザを生成する。
【選択図】図1
【解決手段】本発明にかかるアナログデジタル変換回路は、ディザを生成するディザ生成回路11と、入力信号の極性を切り替える入力極性切替部1と、積分器2と、積分器2の出力電圧を調整する積分器出力調整回路5と、ウィンドコンパレータ3と、ウィンドコンパレータ3の比較結果に基づき、入力極性切替部1と積分器出力調整回路5とウィンドコンパレータ3を制御すると共に、デジタル信号を生成する制御回路4を有する。ディザ生成回路11は、デジタル信号を読み出す周期がディザの周期の整数倍となるような周期のディザを生成する。更に、ディザの1周期のうちの前半の半周期にカウント値が生成される回数と、後半の半周期にカウント値が生成される回数が異なる回数となるようなディザを生成する。
【選択図】図1
Description
本発明はアナログ信号をデジタル信号に変換するアナログデジタル変換回路に関する。
近年、アナログ信号をデジタル信号に変換するアナログデジタル変換回路(ADC)が様々な分野で用いられている。図16は、特許文献1に開示されているV−F(Voltage to Frequency)変換型のADCを示す図である。
図16において、電圧−パルス変換回路100は、入力切替回路104、電圧誘導部としての積分器出力誘導部105、積分器108、第1、第2コンパレータ112、113(ウィンドコンパレータ)、RSラッチ回路114、第1、第2積分器出力エラー検出回路116、119、OR回路120、122、第1、第2コンパレータ連続出力判定回路117、118、及び、フラグ出力部としてのフリップフロップFF123を有している。
ここで、入力切替回路104は、CS+端子及びCS−端子と積分器108の正又は負の入力端子との接続を切替えている。また、積分器108は、差動増幅器111と、差動増幅器111の−端子(反転入力端子)に一端が接続された抵抗109と、差動増幅器111の出力とその−端子との間に接続された容量110とから構成される。
積分器出力誘導部105は、それぞれ、ノード106a、106bに一端が接続され他端が基準電位とされたスイッチ106、107を有する。そして、積分器108の出力を第1又は第2の検出電圧付近まで誘導する。
第1及び第2のコンパレータ112、113は、積分器108の出力から第1の検出電圧(1V)及び第1の検出電圧より高い第2の検出電圧(2V)を検出する。
第1及び第2のコンパレータ112、113は、積分器108の出力から第1の検出電圧(1V)及び第1の検出電圧より高い第2の検出電圧(2V)を検出する。
FF123は第1及び第2のコンパレータ112、113の比較結果に基づき、フラグFLAGを出力する。また、インバータ124は、入力電圧に応じた周波数の出力信号CKOUTを出力する。
このような動作により図16に示す回路はCS+端子101及びCS−端子102間に生じた入力電圧をパルスに変換する。入力切替回路104は、フラグFLAG及び出力信号CKOUTに基づき上記の接続を切り替えている。
このような動作により図16に示す回路はCS+端子101及びCS−端子102間に生じた入力電圧をパルスに変換する。入力切替回路104は、フラグFLAG及び出力信号CKOUTに基づき上記の接続を切り替えている。
また、特許文献2に開示されているADCを図17に示す。図17に示すADCでは、入力アナログ電圧を加算器201を介してADC202に供給し、出力デジタル値に変換している。また、図17のADCは帰還回路203からオフセット補正電圧を加算器201に帰還している。アナログ電圧に所定のレベルを超える残留ノイズが含まれていない場合、入力アナログ電圧にノイズを重畳するためにディザ発生回路204から加算器201にディザを供給している。帰還回路203は、出力デジタル値に基づき、その出力デジタル値の中の特定の出力コードを除いた上下のコードの生起確率が等しくなるように補正電圧を加算器201に供給している。これにより、入力アナログ電圧の特定レベルと、その特定レベルに対応する出力デジタル値の特定コードとの間のオフセットエラーが補正される。
しかしながら、上記特許文献1に開示されているアナログデジタル変換回路の積分器108にオフセットがある場合、当該オフセットが入力信号に重畳されて積分器で積分される。このため、アナログデジタル変換回路に不感帯領域が発生し、アナログデジタル変換回路の精度が低下するという問題がある。特に、入力信号の絶対値が小さいほどオフセットの影響は大きくなる。
また、特許文献2に開示されているアナログデジタル変換回路は、ディザによってAD変換結果のオフセット誤差を自動的に補正している。しかし、特許文献2のアナログデジタル変換回路では入力信号の絶対値が小さい場合のAD変換精度を向上することは困難である。
本発明にかかるアナログデジタル変換回路は、ディザを生成するディザ生成回路と、入力信号に前記ディザが付加されたディザ付加信号を入力し、当該ディザ付加信号の極性を切り替える入力極性切替部と、前記入力極性切替部から出力された、前記ディザ付加信号を積分する積分器と、前記積分器の出力電圧を調整する積分器出力調整回路と、第1の基準電圧と当該第1の基準電圧よりも高い第2の基準電圧とを有する高電圧側のコンパレータと、第3の基準電圧と当該第3の基準電圧よりも低い第4の基準電圧とを有する低電圧側のコンパレータとを備えると共に、前記積分器の出力電圧と前記第1乃至第4の基準電圧を比較するウィンドコンパレータと、前記ウィンドコンパレータの比較結果に基づき、前記入力極性切替部と前記積分器出力調整回路と前記ウィンドコンパレータを制御すると共に、デジタル信号を生成する制御回路と、を備える。前記制御回路は、前記積分器の出力電圧が前記第1の基準電圧または前記第3の基準電圧に到達した時にクロック信号を反転させ、前記積分器の出力電圧が前記第2の基準電圧または前記第4の基準電圧に到達した時に符号を反転させ、前記クロック信号と前記符号とに基づきカウント値を生成する。前記ディザ生成回路は、前記デジタル信号を読み出す周期が前記ディザの周期の整数倍となるような周期のディザを生成すると共に、前記ディザの1周期のうちの前半の半周期にカウント値が生成される回数と、前記ディザの1周期のうちの後半の半周期にカウント値が生成される回数とが異なる回数となるようなディザを生成する。
上記構成にかかるアナログデジタル変換回路では、入力信号にディザを付加することでディザの1周期毎にカウント値を得ることができるため不感帯領域をなくすことができ、アナログデジタル変換回路の精度を向上することができる。
本発明にかかるアナログデジタル変換回路により、精度よくアナログデジタル変換することが可能なアナログデジタル変換回路を提供することができる。
以下、図面を参照して本発明の実施の形態について説明する。
本実施の形態にかかるアナログデジタル変換回路は、ディザを生成するディザ生成回路11と、入力信号にディザが付加されたディザ付加信号を入力し、当該ディザ付加信号の極性を切り替える入力極性切替部1と、を有する。更に、入力極性切替部1から出力された、ディザ付加信号を積分する積分器2と、積分器2の出力電圧を調整する積分器出力調整回路5と、を有する。
本実施の形態にかかるアナログデジタル変換回路は、ディザを生成するディザ生成回路11と、入力信号にディザが付加されたディザ付加信号を入力し、当該ディザ付加信号の極性を切り替える入力極性切替部1と、を有する。更に、入力極性切替部1から出力された、ディザ付加信号を積分する積分器2と、積分器2の出力電圧を調整する積分器出力調整回路5と、を有する。
更に、第1の基準電圧と当該第1の基準電圧よりも高い第2の基準電圧とを有する高電圧側のコンパレータ6と、第3の基準電圧と当該第3の基準電圧よりも低い第4の基準電圧とを有する低電圧側のコンパレータ7とを備えると共に、積分器2の出力電圧と第1乃至第4の基準電圧を比較するウィンドコンパレータ3を有する。
更に、ウィンドコンパレータ3の比較結果に基づき、入力極性切替部1と積分器出力調整回路5とウィンドコンパレータ3を制御すると共に、デジタル信号を生成する制御回路4を有する。
制御回路4は、積分器2の出力電圧が第1の基準電圧または第3の基準電圧に到達した時にクロック信号を反転させ、積分器2の出力電圧が第2の基準電圧または第4の基準電圧に到達した時に符号を反転させ、クロック信号と符号とに基づきカウント値を生成する。
ディザ生成回路11は、デジタル信号を読み出す周期がディザの周期の整数倍となるような周期のディザを生成する。更に、ディザ生成回路11は、ディザの1周期のうちの前半の半周期にカウント値が生成される回数と、ディザの1周期のうちの後半の半周期にカウント値が生成される回数とが異なる回数となるようなディザを生成する。以下、本実施の形態にかかるアナログデジタル変換回路について詳細に説明する。
ディザ生成回路11は、ディザを生成し入力信号Vinに当該ディザを付加してディザ付加信号を生成する回路である。ディザ生成回路11で生成されるディザの詳細については、後述する。
入力極性切替部1は、ディザ付加信号を入力し、積分器2へ当該ディザ付加信号を出力している。この時、入力極性切替部1は制御回路4から出力される極性制御信号20に基づいて、入力信号Vinの極性を切り替える。つまり、入力極性切替部1は、(1)入力信号が印加されるプラス側の端子と差動増幅器の−端子(反転入力端子)を接続し、入力信号が印加されるマイナス側の端子と差動増幅器の+端子(非反転入力端子)を接続した状態と、(2)入力信号が印加されるプラス側の端子と差動増幅器の+端子(非反転入力端子)を接続し、入力信号が印加されるマイナス側の端子と差動増幅器の−端子(反転入力端子)を接続した状態、の2つの状態を制御回路4からの極性制御信号20に基づいて切り替えている。これにより、積分器2の出力電圧の変化を負(または正)の傾きから正(または負)の傾きに変更することができる。
積分器2は、差動増幅器8と、差動増幅器8の−端子(反転入力端子)に一端が接続された抵抗10と、差動増幅器8の出力とその−端子との間に接続された容量9とを有する。抵抗10の他端及び差動増幅器8の+端子(非反転入力端子)は、入力極性切替部1により、プラス側の端子、マイナス側の端子と接続される。また、本実施の形態にかかる積分器2はオフセットVaを有する。オフセット12は差動増幅器8の入力端子に生じる。
ウィンドコンパレータ3は、高電圧側のコンパレータ6と低電圧側のコンパレータ7を有する。高電圧側のコンパレータ6は、その+端子が高電圧側の基準電圧とされており、その−端子と積分器2の出力とが接続されている。高電圧側のコンパレータ6の基準電圧は、第1の基準電圧(High−1)と当該第1の基準電圧よりも高い第2の基準電圧(High−2)とを有する。
コンパレータ6は、積分器2の出力電圧とHigh−1、High−2の基準電圧との比較結果を制御回路4に出力する。また、High−1とHigh−2は、制御回路4からのレベル制御信号21に基づいて設定される。
また、低電圧側のコンパレータ7は、その−端子が低電圧側の検出電圧とされており、その+端子と積分器2の出力とが接続されている。低電圧側のコンパレータ6の基準電圧は、第3の基準電圧(Low−1)と当該第3の基準電圧よりも低い第4の基準電圧(Low−2)とを有する。
コンパレータ7は、積分器8の出力電圧とLow−1、Low−2の基準電圧との比較結果を制御回路4に出力する。また、Low−1、Low−2は、制御回路4からのレベル制御信号21に基づいて設定される。
制御回路4は、ウィンドコンパレータ3の比較結果、つまりコンパレータ6、7の出力に基づき、入力極性切替部1と積分器出力調整回路5とウィンドコンパレータ3を制御するための信号を生成する。つまり、制御回路4は入力極性切替部1を制御するための信号である極性制御信号20を生成する。また、制御回路4はコンパレータ6、7の第1乃至第4の基準電圧を設定するための信号であるレベル制御信号21を生成する。また、制御回路4は積分器出力調整回路5に積分器2の出力電圧の調整を命令するための信号である積分器出力調整信号22を生成する。
制御回路4は、レベル制御信号21として、積分器2の出力電圧がHigh−1に到達した場合、高電圧側のコンパレータ6の基準電圧をHigh−2に再設定するような信号を生成する。また、制御回路4は、レベル制御信号21として、積分器2の出力電圧がLow−1に到達した場合、低電圧側のコンパレータ7の基準電圧をLow−2に再設定するような信号を生成する。
また、制御回路4は、ウィンドコンパレータ3の比較結果、つまりコンパレータ6、7の出力に基づき、デジタル信号を生成し、デジタル出力Doutを出力する。
積分器出力調整回路5は、入力極性切替部1と積分器2の間に設けられており、制御回路4からの積分器出力調整信号22に基づいて、積分器2の出力電圧を調整する。
すなわち、積分器2の出力電圧がHigh−2に到達した場合、積分器出力調整回路5は、積分器2の出力がLow−1となるように、積分器2の出力電圧を調整する。また、積分器2の出力電圧がLow−2に到達した場合、積分器出力調整回路5は、積分器2の出力がHigh−1となるように積分器2の出力電圧を調整する。
すなわち、積分器2の出力電圧がHigh−2に到達した場合、積分器出力調整回路5は、積分器2の出力がLow−1となるように、積分器2の出力電圧を調整する。また、積分器2の出力電圧がLow−2に到達した場合、積分器出力調整回路5は、積分器2の出力がHigh−1となるように積分器2の出力電圧を調整する。
次に、本実施の形態にかかるアナログデジタル変換回路の動作について説明する。
(1)オフセットVaなし、ディザなしの場合(図6)
図6は、積分器2にオフセットVaが存在しない場合(理想状態)の動作波形を示す図である。この時、ディザVdは付加していない。図6において、入力信号Vinは、T0からT4まで一定の値Vinとする。
(1)オフセットVaなし、ディザなしの場合(図6)
図6は、積分器2にオフセットVaが存在しない場合(理想状態)の動作波形を示す図である。この時、ディザVdは付加していない。図6において、入力信号Vinは、T0からT4まで一定の値Vinとする。
高電圧側のコンパレータの基準電圧は、図6に示すようにHigh−1とHigh−2の2値をとる。また、低電圧側のコンパレータの基準電圧は、図6に示すようにLow−1とLow−2の2値をとる。高電圧側のコンパレータの基準電圧と、低電圧側のコンパレータの基準電圧は次のようなタイミングで切り替わる。
例えば、図6のT0のタイミングのように、積分器2の出力電圧が低電圧側のコンパレータのLow−1に到達すると、低電圧側のコンパレータの基準電圧はLow−1からLow−2に切り替わる。また、このタイミングで、高電圧側のHigh−2はHigh−1に切り替わる。
また、図6のT1のタイミングのように、積分器2の出力電圧が高電圧側のコンパレータのHigh−1に到達すると、高電圧側のコンパレータの基準電圧はHigh−1からHigh−2に切り替わる。また、低電圧側のLow−2はLow−1に切り替わる。
このように、コンパレータ6、7の基準電圧は、積分器2の出力電圧が高電圧側のコンパレータのHigh−1、低電圧側のコンパレータのLow−1に到達するタイミングで切り替わる。
このように、コンパレータ6、7の基準電圧は、積分器2の出力電圧が高電圧側のコンパレータのHigh−1、低電圧側のコンパレータのLow−1に到達するタイミングで切り替わる。
クロックは、積分器2の出力電圧が高電圧側のコンパレータ6の基準電圧High−1に到達した時と、低電圧側のコンパレータ7の基準電圧Low−1に到達した時に反転する。このクロックは、制御回路4で生成される。
符号は、積分器2の出力電圧が高電圧側のコンパレータ6の基準電圧High−2に到達した時と、低電圧側のコンパレータの基準電圧Low−2に到達した時に反転する。なお、図6の場合、理想状態であるので積分器2の出力電圧がHigh−2、Low−2に到達していないので、符号は変化しない。
また、制御回路4に内蔵されているカウンタは、クロック信号が立ち上がるタイミングで符号がプラスの状態の時は+1を、符号がマイナスの状態の時は−1をカウントする。デジタル出力Doutは、このカウンタの出力に基づく信号を出力する。
次に、図6に示す動作波形のT0からT4までの動作について説明する。まず、T0のタイミングで積分器の出力電圧がLow−1となる。この時、低電圧側のコンパレータの基準電圧はLow−1からLow−2となり、高電圧側のコンパレータの基準電圧はHigh−2からHigh−1となる。この時、クロック信号は立ち下がる。また、制御回路4は、T0のタイミングで入力信号Vinの極性が切り替わるような極性制御信号20を、入力極性切替部1へ出力する。この場合、入力極性切替部1は入力信号の極性を切り替える。
T1のタイミングで積分器の出力電圧がHigh−1となる。この時、高電圧側のコンパレータの基準電圧はHigh−1からHigh−2となり、低電圧側のコンパレータの基準電圧はLow−2からLow−1となる。この時、符号がプラスの状態でクロック信号が立ち上がるので、カウンタは+1を出力する。また、入力極性切替部1は入力信号の極性を切り替える。
以降、積分器の出力電圧はHigh−1とLow−1の間を往復する。この時、カウンタ読出し間隔trあたりのカウンタ増分、つまり、T1からT4までカウンタがカウントした値は、+2となる(T1とT3でそれぞれ+1をカウントしているため)。
(2)オフセットVaあり、ディザなしの場合(図7)
次に、積分器2がオフセットVaを有する場合であって、ディザVdを付加しない場合について図7を用いて説明する。なお、入力極性切替部1、積分器2、ウィンドコンパレータ3、制御回路4の基本的な動作については図6で説明した場合と同様である。
次に、積分器2がオフセットVaを有する場合であって、ディザVdを付加しない場合について図7を用いて説明する。なお、入力極性切替部1、積分器2、ウィンドコンパレータ3、制御回路4の基本的な動作については図6で説明した場合と同様である。
図7の場合、入力信号Vinは一定であるが、積分器の差動増幅器にはオフセットVaが存在するので、積分器の差動増幅器に入力する電圧は、Vin+Vaと−Vin+Vaの2つの場合がある。この時、入力信号の絶対値|Vin|はオフセットの絶対値|Va|よりも小さい。また、初期状態は入力極性切替部の極性が負である。差動増幅器8の片側の電圧が0Vであるとすると、抵抗10には電流{−(Vin)+Va}/Rが流れる。この時、積分器の出力は電圧が上がる状態であるとする。
T0のタイミングで積分器の出力電圧がHigh−1となる。この時、高電圧側のコンパレータの基準電圧はHigh−1からHigh−2となり、低電圧側のコンパレータの基準電圧はLow−2からLow−1となる。また、符号がプラスの状態でクロック信号が立ち上がるので、カウンタは+1を出力する。また、入力極性切替部1は入力信号の極性を切り替える。つまり、T0からT1までの間は積分器には+Vin+Vaの入力信号が入力される。しかし、|Vin|<|Va|であるので抵抗10に流れる電流の方向は変わらず、引き続き積分器の出力電圧は上がり続ける。
そして、T1のタイミングで積分器の出力電圧がHigh−2に到達すると、制御回路4は積分器の出力電圧がLow−1となるように、積分器出力調整回路5に対して積分器出力調整信号22を出力し、入力信号のレベルを調整する。具体的には、積分器出力調整回路5は積分器2の容量9に電荷を蓄積する。そして、容量9に電荷が蓄積されることで、差動増幅器8の出力電圧が下がっていく。こうして、積分器2の出力電圧をLow−1付近まで誘導する。また、T1のタイミングでは積分器の出力電圧がHigh−2に到達しているので、制御回路は符号をプラスからマイナスへ反転させる。
そして、T2のタイミングで積分器の出力電圧がLow−1に到達すると、制御回路4は、高電圧側のコンパレータの基準電圧をHigh−2からHigh−1へ切り替え、低電圧側のコンパレータの基準電圧をLow−1からLow−2へ切り替える。この時、クロック信号は立ち下がる。尚、積分器出力調整回路5の調整により積分器の出力電圧がLow−1に到達した場合は、入力極性切替部1は入力信号の極性を切り替えない。よって、T2からT3までの間は積分器には+Vin+Vaの入力信号が入力される。
そして、T3のタイミングで積分器の出力電圧がHigh−1となる。この時、高電圧側のコンパレータの基準電圧はHigh−1からHigh−2となり、低電圧側のコンパレータの基準電圧はLow−2からLow−1となる。また、符号がマイナスの状態でクロック信号が立ち上がるので、カウンタは−1を出力する。また、入力極性切替部1は入力信号の極性を切り替える。これにより、T3からT4までの間は積分器には−Vin+Vaの入力信号が入力される。
そして、T4のタイミングで積分器の出力電圧がHigh−2に到達すると、制御回路4は積分器の出力電圧がLow−1となるように、積分器出力調整回路5に対して積分器出力調整信号22を出力し、入力信号のレベルを調整する。つまり、積分器2の出力電圧をLow−1付近まで誘導する。また、T4のタイミングでは積分器の出力電圧がHigh−2に到達しているので、制御回路は符号をマイナスからプラスへ反転させる。
そして、T5のタイミングで積分器の出力電圧がLow−1に到達すると、制御回路4は、高電圧側のコンパレータの基準電圧をHigh−2からHigh−1へ切り替え、低電圧側のコンパレータの基準電圧をLow−1からLow−2へ切り替える。この時、クロック信号は立ち下がる。尚、積分器出力調整回路5の調整により積分器の出力電圧がLow−1に到達した場合は、入力極性切替部1は入力信号の極性を切り替えない。よって、T5からT6までの間は積分器には−Vin+Vaの入力信号が入力される。
以降、T6からT10まで、上記で説明したT0からT6までの動作と同様の動作をする。そして、カウンタ読出し間隔trあたりのカウンタ増分、つまり、T0からT10までのカウンタ増分は0となり変化しない。すなわち、アナログデジタル変換回路が図7に示すような動作を続けている間はカウンタの値は増加せず、アナログデジタル変換結果はゼロのままである。このため、オフセットの電圧Vaの絶対値が入力信号の絶対値よりも大きい場合(|Vin|<|Va|)、アナログデジタル変換回路は不感帯領域を持つ。
図8は、アナログデジタル変換回路の不感帯領域を説明するための図である。図8において、点線は理想状態(オフセットがない場合)のアナログデジタル変換回路の入力電圧と出力周波数の関係を示している。この場合は、入力電圧が小さい領域においても出力信号を得ることができる。また、実線は積分器がオフセットVaを有する場合の入力電圧と出力周波数の関係を示している。この場合は、入力電圧が小さい領域では、出力信号を得ることができない。すなわち、不感帯領域30が存在する。
本実施の形態では、上記不感帯領域をなくすために、入力信号にディザを加えている。以下で、ディザを加えた場合のアナログデジタル変換回路の動作について説明する。
(3)オフセットVaあり、ディザありの場合(図2)
次に、積分器がオフセットVaを有する場合であって、ディザVdを付加した場合について図2を用いて説明する。なお、入力極性切替部1、積分器2、ウィンドコンパレータ3、制御回路4の基本的な動作は上述した動作と同様である。
次に、積分器がオフセットVaを有する場合であって、ディザVdを付加した場合について図2を用いて説明する。なお、入力極性切替部1、積分器2、ウィンドコンパレータ3、制御回路4の基本的な動作は上述した動作と同様である。
図2の動作波形の場合も、入力信号Vinは一定である。また、ディザ生成回路11は、ディザVdを生成し、当該ディザVdを入力信号Vinに付加している。積分器の差動増幅器にはオフセットVaが存在するので、ディザがプラスの時(T0からT8)は、ディザの値が+Vdとなり、積分器の差動増幅器に入力する電圧は、Vin+Vd+Vaと−Vin−Vd+Vaの2つの場合がある。また、ディザがマイナスの時(T8からT13)は、ディザの値が−Vdとなり、積分器の差動増幅器に入力する電圧は、Vin−Vd+Vaと−Vin+Vd+Vaの2つの場合がある。この時、入力信号の絶対値|Vin|はオフセットの絶対値|Va|よりも小さい。また、Vdはディザの振幅の絶対値とする。
ここで、ディザVdは、デジタル信号を読み出す周期(T0〜T13)、つまりカウンタ読出し間隔trが、ディザの周期の整数倍となるような周期のディザとする。更に、ディザVdは、ディザの振幅値が積分器2が有するオフセット値Va、入力信号の振幅値Vinのそれぞれの値よりも大きくなるようなディザとする。また、ディザは、ディザの1周期のうちの前半の半周期(つまり、T0からT8までの間)にカウント値が生成される回数と、後半の半周期(つまり、T8からT13までの間)にカウント値が生成される回数とが異なる回数となるようなディザを生成する。
次に、ディザを付加した場合のアナログデジタル変換回路の動作について図2を用いて説明する。
まず、T0のタイミングでディザVdが入力信号Vinに付加される。このタイミングで、積分器の出力電圧は増加し始める。そして、T1のタイミングで積分器の出力電圧がHigh−2に到達すると、制御回路4は積分器の出力電圧がLow−1となるように、積分器出力調整回路5に対して積分器出力調整信号22を出力し、入力信号のレベルを調整する。具体的には、積分器出力調整回路5は積分器2の容量9に電荷を蓄積する。そして、容量9に電荷が蓄積されることで、差動増幅器8の出力電圧が下がっていく。こうして、積分器2の出力電圧をLow−1付近まで誘導する。また、T1のタイミングでは積分器の出力電圧がHigh−2に到達しているので、制御回路は符号をマイナスからプラスへ反転させる。
まず、T0のタイミングでディザVdが入力信号Vinに付加される。このタイミングで、積分器の出力電圧は増加し始める。そして、T1のタイミングで積分器の出力電圧がHigh−2に到達すると、制御回路4は積分器の出力電圧がLow−1となるように、積分器出力調整回路5に対して積分器出力調整信号22を出力し、入力信号のレベルを調整する。具体的には、積分器出力調整回路5は積分器2の容量9に電荷を蓄積する。そして、容量9に電荷が蓄積されることで、差動増幅器8の出力電圧が下がっていく。こうして、積分器2の出力電圧をLow−1付近まで誘導する。また、T1のタイミングでは積分器の出力電圧がHigh−2に到達しているので、制御回路は符号をマイナスからプラスへ反転させる。
そして、T2のタイミングで積分器の出力電圧がLow−1に到達すると、制御回路4は、高電圧側のコンパレータの基準電圧をHigh−2からHigh−1へ切り替え、低電圧側のコンパレータの基準電圧をLow−1からLow−2へ切り替える。この時、クロック信号は立ち下がる。尚、積分器出力調整回路5の調整により積分器の出力電圧がLow−1に到達した場合は、入力極性切替部1は入力信号の極性を切り替えない。よって、T2からT3までの間は積分器にはVin+Vd+Vaのディザ付加信号が入力される。
そして、T3のタイミングで積分器の出力電圧がHigh−1となる。この時、高電圧側のコンパレータの基準電圧はHigh−1からHigh−2となり、低電圧側のコンパレータの基準電圧はLow−2からLow−1となる。また、符号がプラスの状態でクロック信号が立ち上がるので、カウンタは+1を出力する。また、入力極性切替部1は入力信号の極性を切り替える。これにより、T3からT4までの間は積分器には−Vin−Vd+Vaのディザ付加信号が入力される。
そして、T4のタイミングで積分器の出力電圧がLow−1に到達すると、制御回路4は、高電圧側のコンパレータの基準電圧をHigh−2からHigh−1へ切り替え、低電圧側のコンパレータの基準電圧をLow−1からLow−2へ切り替える。この時、クロック信号は立ち下がる。また、制御回路4は、T4のタイミングで入力信号の極性が切り替わるような極性制御信号20を、入力極性切替部1へ出力する。極性制御信号20を入力すると、入力極性切替部1は入力信号の極性を切り替える。これにより、T4からT5までの間は積分器にはVin+Vd+Vaのディザ付加信号が入力される。以降、T8まで同様の動作を繰り返す。
T8のタイミングでディザVdがマイナスとなると、積分器の出力電圧は増加し始める。つまり、T8からT9までの間は、積分器には−Vin−(−Vd)+Vaのディザ付加信号が入力される。そして、T9のタイミングで積分器の出力電圧がHigh−2に到達すると、制御回路4は積分器の出力電圧がLow−1となるように、積分器出力調整回路5に対して積分器出力調整信号22を出力し、入力信号のレベルを調整する。つまり、積分器2の出力電圧をLow−1付近まで誘導する。また、T9のタイミングでは積分器の出力電圧がHigh−2に到達しているので、制御回路は符号をプラスからマイナスへ反転させる。
そして、T10のタイミングで積分器の出力電圧がLow−1に到達すると、制御回路4は、高電圧側のコンパレータの基準電圧をHigh−2からHigh−1へ切り替え、低電圧側のコンパレータの基準電圧をLow−1からLow−2へ切り替える。この時、クロック信号は立ち下がる。尚、積分器出力調整回路5の調整により積分器の出力電圧がLow−1に到達した場合は、入力極性切替部1は入力信号の極性を切り替えない。よって、T10からT11までの間は積分器には−Vin−(−Vd)+Vaのディザ付加信号が入力される。
そして、T11のタイミングで積分器の出力電圧がHigh−1となる。この時、高電圧側のコンパレータの基準電圧はHigh−1からHigh−2となり、低電圧側のコンパレータの基準電圧はLow−2からLow−1となる。また、符号がマイナスの状態でクロック信号が立ち上がるので、カウンタは−1を出力する。また、入力極性切替部1は入力信号の極性を切り替える。これにより、T11からT12までの間は積分器には+Vin+(−Vd)+Vaのディザ付加信号が入力される。以降、T13まで同様の動作を繰り返す。
以上で説明した図2の動作では符号がプラスの状態の時のカウンタ増分は+4、符号がマイナスの時のカウンタ増分は−2となり、カウンタ読出し間隔tr(T0からT13)あたりのカウンタ増分は+2となる。よって、デジタル出力Doutの値を得ることができ、ディザを付加することで不感帯領域をなくすことができる。
つまり、ディザの1周期のうちの前半の半周期にカウント値が生成される回数と、ディザの1周期のうちの後半の半周期にカウント値が生成される回数とが異なる回数となるようなディザを生成することで、ディザの1周期毎にカウント値を得ることができる。これにより、不感帯領域をなくすことができ、アナログデジタル変換回路の精度を向上することができる。上記例では、前半の半周期にカウント値が4回生成され、後半の半周期にカウント値が2回生成されている。
また、ディザの1周期のうちの前半の半周期に得られるカウント値と、ディザの1周期のうちの後半の半周期に得られるカウント値を加算した値が1以上となるようなディザを生成することで、ディザの1周期毎にカウント値を得ることができる。これにより、不感帯領域をなくすことができ、アナログデジタル変換回路の精度を向上することができる。上記例では、前半の半周期に得られるカウント値が+4、後半の半周期に得られるカウント値が−2であり、これらを加算したカウント値が+2(1以上の値)となる。
次に、上記(1)から(3)の場合の動作波形の原理について説明する。
td1、td2、td3、td4を、ディザの振幅が正および負の場合において、それぞれコンパレータレベルに到達するまでの時間とする。すると、伝達関数の基本方程式は下記の式1−1から式1−4のように表すことができる。
ここで、Vinは入力信号電圧、Vaは差動増幅器の入力端子のオフセット電圧、2Vrは高電圧・低電圧コンパレータレベル間の電圧(High−1とLow−1の電圧差)、Rは入力抵抗、Cは積分容量値である。また、trはカウンタ出力読出し間隔である。
上記式より、デジタル出力(カウンタ出力)Doutは次の式で表すことができる。尚、Doutは正の値を出力し、信号極性は別途検出している。
td1、td2、td3、td4を、ディザの振幅が正および負の場合において、それぞれコンパレータレベルに到達するまでの時間とする。すると、伝達関数の基本方程式は下記の式1−1から式1−4のように表すことができる。
ここで、Vinは入力信号電圧、Vaは差動増幅器の入力端子のオフセット電圧、2Vrは高電圧・低電圧コンパレータレベル間の電圧(High−1とLow−1の電圧差)、Rは入力抵抗、Cは積分容量値である。また、trはカウンタ出力読出し間隔である。
上記式より、デジタル出力(カウンタ出力)Doutは次の式で表すことができる。尚、Doutは正の値を出力し、信号極性は別途検出している。
上記式に基づき、(1)オフセットVaなし、ディザなしの場合、(2)オフセットVaあり、ディザなしの場合、(3)オフセットVaあり、ディザありの場合、について説明する。
(1)オフセットVaなし、ディザなしの場合
まず、オフセットVaなし、ディザなしの場合について説明する。オフセットVa=0の時(理想状態)、上記式1−1から式1−4を用いて式2−1から式2−4を求めることで、次に示すようなデジタル出力(カウンタ出力)Doutを得ることができる。
まず、オフセットVaなし、ディザなしの場合について説明する。オフセットVa=0の時(理想状態)、上記式1−1から式1−4を用いて式2−1から式2−4を求めることで、次に示すようなデジタル出力(カウンタ出力)Doutを得ることができる。
ここで、t1、t2、t3、t4は積分結果が2Vrに到達するまでの時間である。また、例えば、Vin=入力フルレンジ÷VF変換最高周波数×期待周波数=50mV÷2500Hz×13Hz、Vr=0.5V、R=100kΩ、C=100pF、tr=1secとすると、カウンタ出力Doutの期待値は次のようになる。
この場合のシミュレーション結果を図9に示す。この結果から、カウンタ出力Doutは上記式で得ることができた期待値13と一致している。
(2)オフセットVaあり、ディザなしの場合
次に、オフセットVaあり、ディザなしの場合について説明する。ディザがなく、オフセットVa≒0の時のカウンタ出力Doutは次の式3−1から式3−4を用いて求めることができる。
次に、オフセットVaあり、ディザなしの場合について説明する。ディザがなく、オフセットVa≒0の時のカウンタ出力Doutは次の式3−1から式3−4を用いて求めることができる。
上記式より、Vaの値とDoutの関係は次のようになる。
(A)|Vin|>|Va|の時、Doutに−Va2/Vin2が誤差として影響する。この場合のシミュレーション結果を図10に示す。図10において、カウンタ出力Doutは期待値13に対して11となり、誤差が生じる。
(B)Vin=Vaの時、Dout=0で無信号状態となる。つまり、t1またはt4が無限大となる。この場合のシミュレーション結果を図11に示す。図11では、カウンタ出力Doutは変化しない。
(C)Vin=−Vaの時、Dout=0で無信号状態となる。つまり、t2またはt3が無限大となる。この場合のシミュレーション結果を図11に示す。図11では、カウンタ出力Doutは変化しない。
(D)|Vin|<|Va|の時、現実解がなく発散する。つまり、連立方程式の左辺と右辺で符合が成立しない。ただし、実回路は積分器出力調整回路により初期化されて無信号状態と等価になる。この場合のシミュレーション結果を図12、図13に示す。図13は図12の時間軸を拡大した図である。図12、図13において、カウンタ出力Doutは0または1のみとなる。
(A)|Vin|>|Va|の時、Doutに−Va2/Vin2が誤差として影響する。この場合のシミュレーション結果を図10に示す。図10において、カウンタ出力Doutは期待値13に対して11となり、誤差が生じる。
(B)Vin=Vaの時、Dout=0で無信号状態となる。つまり、t1またはt4が無限大となる。この場合のシミュレーション結果を図11に示す。図11では、カウンタ出力Doutは変化しない。
(C)Vin=−Vaの時、Dout=0で無信号状態となる。つまり、t2またはt3が無限大となる。この場合のシミュレーション結果を図11に示す。図11では、カウンタ出力Doutは変化しない。
(D)|Vin|<|Va|の時、現実解がなく発散する。つまり、連立方程式の左辺と右辺で符合が成立しない。ただし、実回路は積分器出力調整回路により初期化されて無信号状態と等価になる。この場合のシミュレーション結果を図12、図13に示す。図13は図12の時間軸を拡大した図である。図12、図13において、カウンタ出力Doutは0または1のみとなる。
以上の結果より、|Vin|≦|Va|では入力信号を検出できずに、AD変換特性に不感帯領域が発生する。
(3)オフセットVaあり、ディザありの場合
次に、オフセットVa(Va≒0)あり、ディザありの場合について説明する。この場合、入力信号Vinを検出するために加えるディザは、直流信号成分(Vin)と分離するために、交流とする。また、ディザの周波数は、カウンタ出力読出し間隔tr内にディザが整数波含まれ、且つ、入力信号VinによるV−F変換周波数よりも低くする。更に、ディザの振幅Vdは、積分器の出力が高電圧側・低電圧側のコンパレータの範囲を超え、Doutに含まれる誤差が小数点以下となるように設定する。このため、Vdは入力信号の振幅Vin以上の電圧に設定する。
次に、オフセットVa(Va≒0)あり、ディザありの場合について説明する。この場合、入力信号Vinを検出するために加えるディザは、直流信号成分(Vin)と分離するために、交流とする。また、ディザの周波数は、カウンタ出力読出し間隔tr内にディザが整数波含まれ、且つ、入力信号VinによるV−F変換周波数よりも低くする。更に、ディザの振幅Vdは、積分器の出力が高電圧側・低電圧側のコンパレータの範囲を超え、Doutに含まれる誤差が小数点以下となるように設定する。このため、Vdは入力信号の振幅Vin以上の電圧に設定する。
つまり、ディザ周波数は、カウンタ出力読み出し間隔tr内に、整数個のディザ波が含まれるように設定する。これにより、積分後のディザエネルギーをゼロとすることができ、ディザ成分を取り除くことが出来る。さらに、入力信号VinによるV−F変換周波数(理想時の期待値)よりも低いディザ周波数にする。ディザの半周期毎に積分器2が積分器出力調整回路5によって初期化されるため、このディザ半周期毎にカウンタ値(整数)を求めて次のディザ半周期とで入力信号の実効成分を取り出す。ここで、ディザ周波数が入力信号の周波数よりも高い場合は、ディザ1周期内でのカウンタ値が1未満で、正しく検出できない。例えば、カウンタ出力読み出し間隔trあたりの理想カウンタ増分が+2、ディザが10波の場合、ディザ1周期毎の信号とディザの関係は、ディザ10波に対してそれぞれ等しいから、ディザ1波あたりのカウンタ増分は+0.2になる必要がある。カウンタは整数値なので正しい解が得られない。
ここでNはtdi内に積分結果がコンパレータレベルに到達する回数(つまり、積分器の出力電圧が第1の基準電圧から第3の基準電圧に到達する回数または第3の基準電圧から第1の基準電圧に到達する回数)で、全くロスが無い場合は1に設定できる。この式より、VdはVd≧RC/tdi*N*2Vr*(Vin+Va)を満たす必要がある。
また、伝達関数から求められるディザ振幅の必要条件は次の式4−1から式4−4ようになる。ここで、ディザの振幅が正および負の場合において、それぞれコンパレータレベルに到達するまでの時間をtd1、td2、td3、td4とする。
また、伝達関数から求められるディザ振幅の必要条件は次の式4−1から式4−4ようになる。ここで、ディザの振幅が正および負の場合において、それぞれコンパレータレベルに到達するまでの時間をtd1、td2、td3、td4とする。
この式より、ディザ振幅が正の場合、負の場合のそれぞれのディザ半周期tdiにおいて、コンパレータレベルに達する回数D1、D2は次のようになる。
よって、カウンタ出力読み出し間隔tr内にディザを1波含んだ場合のカウンタ値Doutは次のようになる。
よって、カウンタ出力読み出し間隔tr内にディザを1波含んだ場合のカウンタ値Doutは次のようになる。
上記式において、D2の前には負号がつくように回路設計されている。
ここで、Vd>>√(Vin2+Va2)とすれば(Vdは入力信号Vin以上の電圧)、誤差項は−(Va2)/(Vin2−Vd2)<<1の正の値となる。Doutに含まれる誤差が小数点以下ならば、Doutが取り得る整数値に対して誤差項が無視できる。これにより、|Vin|≦|Va|において、ディザなしの理想状態におけるカウント値Doutと同一の値とすることができる。
ここで、Vd>>√(Vin2+Va2)とすれば(Vdは入力信号Vin以上の電圧)、誤差項は−(Va2)/(Vin2−Vd2)<<1の正の値となる。Doutに含まれる誤差が小数点以下ならば、Doutが取り得る整数値に対して誤差項が無視できる。これにより、|Vin|≦|Va|において、ディザなしの理想状態におけるカウント値Doutと同一の値とすることができる。
例えば、Va=0.5mV、Vin=50mV÷2500Hz×13Hz=260μV、Vd=5mVとすると、1−(Va2)/(Vin2−Vd2)=1.01となる。期待値13×誤差係数1.01=13.13をDoutの取り得る整数13とすると期待値に一致する。
図14と図15にオフセットVa(Va≒0)あり、ディザありの場合のシミュレーション結果を示す。図14はディザとして、4Hz、5mVのsin波のディザを付加している。また、図15ではディザとして、4Hz、5mVの方形波のディザを付加している。図14、図15ではカウンタ出力Doutが期待値13と一致している。
つまり、ディザの1周期のうちの前半の半周期にカウント値が生成される回数(D1)と、ディザの1周期のうちの後半の半周期にカウント値が生成される回数(D2)とが異なる回数となるようなディザを生成することで、ディザの1周期毎にカウント値を得ることができる。これにより、不感帯領域をなくすことができ、アナログデジタル変換回路の精度を向上することができる。
また、ディザの1周期のうちの前半の半周期に得られるカウント値と、ディザの1周期のうちの後半の半周期に得られるカウント値を加算した値が1以上となるようなディザを生成することで、ディザの1周期毎にカウント値を得ることができる。これにより、不感帯領域をなくすことができ、アナログデジタル変換回路の精度を向上することができる。
次に、ディザの具体的な設定フローについて図3と図4のフローチャートを用いて説明する。
まず、制御回路4は不感帯が存在するか判断する(S1)。不感帯が存在しない場合はディザをオフにし、ディザ設定フローを終了する。ここで、不感帯が存在する条件とは上記説明より、|Vin|≦|Va|の場合である。不感帯が存在する場合は、不感帯付近の特性を高精度化する必要があるか判断する(S2)。不感帯付近の特性を高精度化する場合は、Vin≒VaまたはVin<Vaを判断する(S3)。Vin≒VaまたはVin<Vaでない場合は、Vd>>Vinが可能であるか判断する(S4)。Vd>>Vinが可能であると判断した場合は、ディザ設定を行う(S5)。また、S3において、Vin≒VaまたはVin<Vaと判断した場合もディザ設定を行う(S5)。
まず、制御回路4は不感帯が存在するか判断する(S1)。不感帯が存在しない場合はディザをオフにし、ディザ設定フローを終了する。ここで、不感帯が存在する条件とは上記説明より、|Vin|≦|Va|の場合である。不感帯が存在する場合は、不感帯付近の特性を高精度化する必要があるか判断する(S2)。不感帯付近の特性を高精度化する場合は、Vin≒VaまたはVin<Vaを判断する(S3)。Vin≒VaまたはVin<Vaでない場合は、Vd>>Vinが可能であるか判断する(S4)。Vd>>Vinが可能であると判断した場合は、ディザ設定を行う(S5)。また、S3において、Vin≒VaまたはVin<Vaと判断した場合もディザ設定を行う(S5)。
次に、ディザ設定の詳細なフローについて図4を用いて説明する。S10では、アナログデジタル変換回路が最小入力電圧を1カウント分V−F変換する時間t1の計算をする。この時、入力抵抗をR、積分容量をC、最小入力振幅をVin(min)、内部基準をVcom、参照電圧をVrとする。t1の値は、t1=4Vr*C*R/(Vin(min)−Vcom)より求めることができる。
次に、読出し間隔trとディザ半周期tdiを設定する(S11)。次に、tr≧t1、tdi≧t1、tr=W*2*tdi(Wは1以上の整数)を満たすか判断する(S12〜S14)。これらの条件を満たさない場合は、読出し間隔trとディザ半周期tdiの設定(S11)に戻る。これらの条件を満たす場合は、ディザ振幅Vdの設定をする(S15)。この時、入力振幅Vinとアンプ(差動増幅器8)のオフセットVaを用いる。
ディザ振幅Vdの設定では、まず、Vd≧RC/tdi*N*2Vr*(Vin+Va)を満たすか判断をする(S16)。ここで、Nは1以上の実数である。次に、Vd>>√(Vin2+Va2)を満たすか判断をする(S17)。更に、|Va2/(Vin2−Vd2)|<<1を満たすか判断をする(S18)。S16からS18の条件を全て満たす場合は、ディザ設定を終了する。S16からS18の条件を満たさない場合は、ディザ振幅Vdの設定工程(S15)へ戻り、Vdを再設定する。
図4のフローに基づきディザ設定が終了した後、図3のS6で伝達関数の基本方程式(式1−1〜式1−4)を満たすかを判断する。伝達関数の基本方程式を満たさない場合は、対象回路であるかを判断する(S7)。対象回路でない場合はディザ設定フローを終了する。対象回路である場合は再度ディザ設定を実施する(S5)。伝達関数の基本方程式を満たす場合は、カウンタ出力Doutの誤差項が無視できる程度小さいかを判断する(S8)。無視できない場合は、再度ディザ設定を実施する(S5)。無視できると判断した場合は、ディザをオンにし、入力信号VinにディザVdを付加する。以上で、ディザ設定フローは終了する。
ディザの波形は、カウンタ読み出し時間で積分した時にゼロになる波形であればどのような波形でもよい。カウンタ読み出し時間で積分した時にゼロになる波形とは、例えば図2においてディザの1周期(T0からT13)の波形を積分したときにゼロとなる波形である。例えば、正弦波、方形波、三角波、のこぎり波などを用いることができる。例えば、方形波ディザは、クロックを分周するだけで作ることができる。このため、ディザ発生による回路面積の増加を抑えることができる。
方形波ディザを用いた場合のアナログデジタル変換回路の例を図5に示す。図5のアナログデジタル変換回路では、入力極性切替部1の4つのスイッチのうち内側の2つのスイッチを用いて入力信号Vinの極性を切り替えている。また、入力極性切替部1の4つのスイッチのうち外側の2つのスイッチを用いてディザVdの極性を切り替えている。これ以外は図1に示すアナログデジタル変換回路と同様である。
図5の回路において、積分器を差動入力とし、入力信号とディザをそれぞれ入力極性切替部1を介して入力する。これにより、正負の極性信号を積分器に入力できる。ディザの非対称性によって生ずるオフセット誤差は、入力信号を0Vに終端した時のデジタル出力値を保存し、通常の信号変換結果からオフセット分を減算することで補正することができる。また、入力信号の極性判定は、クロックdutyの検出などによって行うことができる。
以上で説明した本実施の形態にかかるアナログデジタル変換回路では、入力信号にディザを付加することでディザの1周期内毎にカウント値を得ることができるため不感帯領域をなくすことができ、アナログデジタル変換回路の精度を向上することができる。
よって、本実施の形態にかかるアナログデジタル変換回路により、積分器にオフセットがある場合でも精度よくアナログデジタル変換することが可能なアナログデジタル変換回路を提供することが可能となる。
以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正、組み合わせを含むことは勿論である。
1 入力極性切替部
2 積分器
3 ウィンドコンパレータ
4 制御回路
5 積分器出力調整回路
6 高電圧側のコンパレータ
7 低電圧側のコンパレータ
8 差動増幅器
9 容量
10 抵抗
11 ディザ生成回路
12 オフセット
20 極性制御信号
21 レベル制御信号
22 積分器出力調整信号
30 不感帯領域
2 積分器
3 ウィンドコンパレータ
4 制御回路
5 積分器出力調整回路
6 高電圧側のコンパレータ
7 低電圧側のコンパレータ
8 差動増幅器
9 容量
10 抵抗
11 ディザ生成回路
12 オフセット
20 極性制御信号
21 レベル制御信号
22 積分器出力調整信号
30 不感帯領域
Claims (8)
- ディザを生成するディザ生成回路と、
入力信号に前記ディザが付加されたディザ付加信号を入力し、当該ディザ付加信号の極性を切り替える入力極性切替部と、
前記入力極性切替部から出力された前記ディザ付加信号を積分する積分器と、
前記積分器の出力電圧を調整する積分器出力調整回路と、
第1の基準電圧と当該第1の基準電圧よりも高い第2の基準電圧とを有する高電圧側のコンパレータと、第3の基準電圧と当該第3の基準電圧よりも低い第4の基準電圧とを有する低電圧側のコンパレータとを備えると共に、前記積分器の出力電圧と前記第1乃至第4の基準電圧を比較するウィンドコンパレータと、
前記ウィンドコンパレータの比較結果に基づき、前記入力極性切替部と前記積分器出力調整回路と前記ウィンドコンパレータを制御すると共に、デジタル信号を生成する制御回路と、を備え、
前記制御回路は、前記積分器の出力電圧が前記第1の基準電圧または前記第3の基準電圧に到達した時にクロック信号を反転させ、前記積分器の出力電圧が前記第2の基準電圧または前記第4の基準電圧に到達した時に符号を反転させ、前記クロック信号と前記符号とに基づきカウント値を生成し、
前記ディザ生成回路は、前記デジタル信号を読み出す周期が前記ディザの周期の整数倍となるような周期のディザを生成すると共に、前記ディザの1周期のうちの前半の半周期にカウント値が生成される回数と、前記ディザの1周期のうちの後半の半周期にカウント値が生成される回数とが異なる回数となるようなディザを生成する、
アナログデジタル変換回路。 - 前記ディザ生成回路は、前記ディザの1周期のうちの前半の半周期に得られるカウント値と、前記ディザの1周期のうちの後半の半周期に得られるカウント値を加算した値が1以上となるようなディザを生成する、請求項1に記載のアナログデジタル変換回路。
- 前記ディザ生成回路は、前記ディザの前半の半周期におけるカウント値の符号が後半の半周期におけるカウント値の符号と逆となるようなディザを生成する、請求項1または2に記載のアナログデジタル変換回路。
- 前記ディザ生成回路は、前記ディザの振幅値が、前記積分器のオフセット値、前記入力信号の振幅値のそれぞれの値よりも大きいディザを生成する、請求項1乃至3のいずれか一項に記載のアナログデジタル変換回路。
- 前記ディザ生成回路は、Vdをディザの振幅、Rを積分器の入力抵抗、Cを積分器の容量値、tdiをディザの半周期、Nをtdi内に積分器の出力電圧が前記第1の基準電圧から前記第3の基準電圧に到達する回数または前記第3の基準電圧から前記第1の基準電圧に到達する回数、2Vrを前記第1の基準電圧と前記第3の基準電圧の電圧差、Vinを入力信号の電圧、Vaをオフセット電圧とした場合、Vd≧RC/tdi*N*2Vr*(Vin+Va)を満たすようなディザを生成する、請求項1乃至4のいずれか一項に記載のアナログデジタル変換回路。
- 前記ディザ生成回路は、Vdをディザの振幅、Vinを入力信号の電圧、Vaをオフセット電圧とした場合、Vd>>√(Vin2+Va2)を満たすようなディザを生成する、請求項1乃至5のいずれか一項に記載のアナログデジタル変換回路。
- 前記ディザ生成回路は、Vdをディザの振幅、Vinを入力信号の電圧、Vaをオフセット電圧とした場合、|Va2/(Vin2−Vd2)|<<1を満たすようなディザを生成する、請求項1乃至6のいずれか一項に記載のアナログデジタル変換回路。
- 前記制御回路は、前記符号がプラスの時に前記クロック信号が立ち上がるタイミングで+1をカウントし、前記符号がマイナスの時に前記クロック信号が立ち上がるタイミングで−1をカウントする、請求項1乃至7のいずれか一項に記載のアナログデジタル変換回路。
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