JP2016058998A - 帰還型パルス幅変調ａ／ｄ変換装置 - Google Patents

Abstract

【課題】間引き処理により直流近傍に折り返される量子化雑音を減少させることにより、高分解能の帰還型パルス幅変調Ａ／Ｄ変換装置器を提供すること。
【解決手段】アナログ信号をパルス幅信号に変換する帰還型パルス幅変調器を含む帰還型パルス幅変調Ａ／Ｄ変換装置において、
前記帰還型パルス幅変調器の後段に接続され間引きに伴い直流側に折り返される雑音を除去する折り返し防止フィルタと、前記折り返し防止フィルタの出力データを所定の間引き周波数で間引く間引き回路と、前記間引き回路に接続され間引き回路の出力データから不要帯域の雑音を除くデジタルフィルタを設けたことを特徴とするもの。
【選択図】 図１

Description

本発明は、帰還型パルス幅変調Ａ／Ｄ変換装置に関し、詳しくは、その分解能の改善に関するものである。

帰還型パルス幅変調Ａ／Ｄ変換装置は、高精度のＡ／Ｄ変換器として、各種の測定器で広く用いられている。

図４は従来の帰還型パルス幅変調装置の一例を示すブロック図であり、（Ａ）は詳細構成図、（Ｂ）は（Ａ）の概略構成図である。図４において、帰還型パルス幅変調装置は、大きくは、帰還型パルス幅変調器（以下ＰＷＭともいう）１０と、カウンタ２０と、デジタルフィルタ３０と、所定周波数のクロックパルスｆＣＬＫを出力するクロック発生器４０と、所定の矩形波を出力する搬送波発生器５０とで構成されている。

ＰＷＭ１０は、積分器として機能する演算増幅器１１と、比較器１２と、フリップフロップ１３と、ゲート１４などで構成されている。

演算増幅器１１の反転入力端子にはインバータＩＮＶと抵抗Ｒ１とコンデンサＣ１の直列回路を介して搬送波発生器５０が接続され、抵抗Ｒ２を介して入力信号Ｖｉｎが入力される入力端子Ｔｉｎが接続され、抵抗Ｒ３を介して切換スイッチＳＷが接続されている。なお、これら抵抗Ｒ２とＲ３の抵抗値は等しくＲに設定されている。

切換スイッチＳＷの一方の固定接点には基準電圧+Ｖｓが入力され、他方の固定接点には基準電圧-Ｖｓが入力されている。

演算増幅器１１の反転入力端子と出力端子間には積分用のコンデンサＣ２が接続され、非反転入力端子は共通電位点に接続されている。

比較器１２の非反転入力端子には演算増幅器１１の出力端子が接続され、反転入力端子は共通電位点に接続され、出力端子はＤ型として構成されたフリップフロップ１３のＤ端子に接続されている。

フリップフロップ１３のクロック端子にはクロック発生器４０から出力されるクロック信号ｆＣＬＫが入力され、出力端子Ｑは切換スイッチＳＷの切換制御端子に接続されるとともに、ゲート１４およびデジタルフィルタ３０を構成するエッジオーバーフロー検出器３４の入力端子に接続されている。

ゲート１４は３つの入力端子と１つの出力端子を有するものであり、それぞれの入力端子にはクロック信号ｆＣＬＫとフリップフロップ１３の出力信号とゲート信号ＧＡＴＥが入力され、出力端子はカウンタ２０のクロック入力端子に接続されている。

デジタルフィルタ３０は、乗算器３１と、加算器３２と、レジスタ３３と、エッジオーバーフロー検出器３４と、係数発生器３５と、タイミング制御回路３６などで構成されている。

乗算器３１の一方の入力端子にはカウンタ２０の出力端子が接続され、他方の入力端子には係数発生器３５の出力端子が接続されている。乗算器３１の出力端子は加算器３２の一方の入力端子に接続されている。

加算器３２の他方の入力端子にはレジスタ３３の出力端子が接続され、加算器３２の出力端子はレジスタ３３の入力端子に接続されるとともに外部に接続されている。

エッジオーバーフロー検出器３４の出力端子は、カウンタ２０と、係数発生器３５と、タイミング制御回路３６に接続されている。

係数発生器３５の出力端子は、乗算器３１の他方の入力端子に接続されている。

タイミング制御回路３６の出力端子は、レジスタ３３の制御端子および係数発生器３５の制御端子に接続されている。

このような構成において、入力信号ＶｉｎはＰＷＭ１０によりパルス幅信号に変換された後、パルス幅信号は搬送波発生器５０から出力されるＰＷＭの搬送波周期毎にカウンタ２０でデジタル値に変換される。デジタルフィルタ３０は、デジタル値に変換されたパルス幅信号から雑音成分を除くとともに、分解能を向上させる。

具体的には、ＰＷＭ変調器の出力パルス幅は、変調器の帰還ループを構成するＤ型のフリップフロップ１３により、カウンタクロックｆＣＬＫの周期の整数倍に量子化される。このとき、入力換算された量子化雑音は、フリップフロップ１３の前段に設けられた積分器１１により「積分器１１のゲイン」で除算されるため、１次のノイズシェーピング特性(6dB/oct)となっている。

一方、カウンタ２０でＰＷＭ搬送波の周期毎にパルス幅を求めることは、ＰＷＭ信号の区間平均値に比例した値を求めることであり、これは単純移動平均型のＦＩＲローパス・フィルタ(平均化時間はＰＷＭ搬送波の周期)によって搬送波成分を除いた後に、ＰＷＭ搬送波の周波数で再サンプリング(間引き)を行った場合と等価な操作である。

特開平９−２０５３６８号公報

特許文献１には、帰還型パルス幅変調Ａ／Ｄ変換装置に関する発明が開示されている。

しかし、このような従来の帰還型パルス幅変調Ａ／Ｄ変換装置は、パルス幅変調器が１次のノイズシェーピング特性であることから、後段のデジタルフィルタを急峻な特性にしてもその通過帯域内の量子化雑音が比較的大きく、分解能を向上させることは困難であった。

また、パルス幅変調器に高次のノイズシェーピング特性を与えた場合であっても、カウンタを用いて搬送波周期毎にパルス幅を求めた値をデジタルフィルタの入力としているために、搬送波近傍やその高調波近傍の雑音がデジタルフィルタの通過帯域内に折り返されて高次のノイズシェーピング特性が失われてしまい、分解能の向上が図れなかった。

ここで、カウンタを用いて搬送波周期毎にパルス幅を求めることは、単純移動平均型のフィルタ操作と搬送波周期毎の間引き操作を同時に行っていることと同等であるが、この単純移動平均型のフィルタの周波数特性はsin(f)/fの形をしており、概ね6dB/octのローパス特性に加えて、間引き周波数とその高調波に１位(1st order の伝送ゼロ(減衰極)が存在する特性である。

このように間引き周波数とその高調波の周波数に伝送ゼロがあることで、その周波数に一致した雑音成分は除去され、間引き操作を行っても直流に折り返されることはない。

一方、間引き周波数からわずかに離れた周波数にある雑音は、間引き周波数との周波数差Δｆに比例した振幅で残留することになる。そして、間引き操作を行うことで直流近傍に周波数変換(折り返し)されて現れ、後段のデジタルフィルタの通過帯域に混入する。

この現象は、ＰＷＭ変調器のノイズシェーピング特性が従来例のような１次(6dB/oct)の特性の場合には、元々の雑音と同程度の振幅であるためＡ／Ｄ変換器の分解能に大きな影響を与えることはない。

ところが、ＰＷＭ変調器の伝達関数を２次以上にして量子化雑音に２次(12dB/oct)以上のノイズシェーピング特性を与えた場合には、間引きにより直流近傍に折り返された雑音が変調器の有する直流近傍の雑音よりも圧倒的に大きくなり、総合的なS/N比が変調器のノイズシェーピング特性に因らずに折り返しによる雑音によって決まってしまう。

その結果、変調器に２次以上のノイズシェーピング特性を与えた効果が失われてしまうことになる。

本発明は、このような課題を解決するもので、その目的は、間引き処理により直流近傍に折り返される量子化雑音を減少させることにより、高分解能の帰還型パルス幅変調Ａ／Ｄ変換装置器を提供することにある。

このような課題を達成するために、本発明のうち請求項１記載の発明は、
アナログ信号をパルス幅信号に変換する帰還型パルス幅変調器を含む帰還型パルス幅変調Ａ／Ｄ変換装置において、
前記帰還型パルス幅変調器の後段に接続され間引きに伴い直流側に折り返される雑音を除去する折り返し防止フィルタと、
前記折り返し防止フィルタの出力データを所定の間引き周波数で間引く間引き回路と、 前記間引き回路に接続され間引き回路の出力データから不要帯域の雑音を除くデジタルフィルタを設けたことを特徴とする。

請求項２記載の発明は、
請求項１記載の帰還型パルス幅変調Ａ／Ｄ変換装置において、
前記帰還型パルス幅変調器は少なくとも２次のノイズシェーピング特性を有することを特徴とする。

請求項３記載の発明は、
請求項１記載の帰還型パルス幅変調Ａ／Ｄ変換装置において、
前記折り返し防止フィルタのフィルタ処理と前記間引き回路の間引き処理を組み合わせて行うことを特徴とする。

本発明によれば、間引き処理で直流近傍に折り返される量子化雑音を減少させることにより、高分解能の帰還型パルス幅変調Ａ／Ｄ変換装置器が実現できる。

本発明の一実施例を示すブロック図である。 移動平均形ＦＩＲフィルタの構成説明図である。 デジタルフィルタの特性例図である。 従来の帰還型パルス幅変調器の一例を示すブロック図である。

以下、本発明の実施の形態について、図面を用いて詳細に説明する。図１は本発明の一実施例を示すブロック図であり、図４と共通する部分には同一の符号を付けている。図１において、ＰＷＭ１０の出力端子には折り返し防止フィルタ６０が接続され、折り返し防止フィルタ６０の出力端子には間引き回路７０が接続され、間引き回路７０の出力端子にはデジタルフィルタ８０が接続されている。

ＰＷＭ搬送波発生器５０はＰＷＭ信号の周波数を定める所定の周波数を有するＰＷＭ搬送波信号ＥＣを生成出力するものであり、その出力信号ＥＣはＰＷＭ１０に入力されている。

帰還パルス同期信号発生器９０は従来のカウントクロックに相当する帰還パルス同期信号ｆＣＬＫを生成出力するものであり、その出力信号ｆＣＬＫはＰＷＭ１０および折り返し防止フィルタ６０に入力されている。

間引きクロック発生器１００は、折り返し防止フィルタ６０からデジタルフィルタ８０に出力されるデータを間引くための間引きクロック信号ｆＤＥＣを生成出力するものであり、そのクロック信号ｆＤＥＣは間引き回路７０およびデジタルフィルタ８０に入力されている。

図１のように構成される装置は、次の４ステップＳ１〜Ｓ４で動作する。
Ｓ１）アナログ入力信号をＰＷＭ１０に入力してＰＷＭ信号に変換する。
Ｓ２）ＰＷＭ信号を折り返し防止フィルタ６０に入力する。
Ｓ３）折り返し防止フィルタ６０の出力を間引き回路７０に入力して間引く。
Ｓ４）間引き回路７０の出力をデジタルフィルタ１００に入力して不要な帯域の雑音を除去し、ＰＷＭ１０のノイズシェーピング特性の効果により高域側に偏った量子化雑音も除去する。

これら各ステップＳ１〜Ｓ４の動作を詳しく説明する。
Ｓ１）アナログ入力信号をＰＷＭ１０に入力してＰＷＭ信号に変換する。
ＰＷＭ１０には、図４と同様に、ＰＷＭ搬送波発生器５０からＰＷＭ信号の周波数を定める所定の周波数を有するＰＷＭ搬送波信号ＥＣが入力されている。

また、ＰＷＭ１０には帰還パルス同期信号発生器９０から従来のカウントクロックに相当する帰還パルス同期信号ｆＣＬＫが与えられていて、パルス幅が帰還パルス同期信号ｆＣＬＫの整数倍に量子化される。

この量子化により量子化雑音が生じるが、ＰＷＭ１０内の積分器をたとえば２段以上縦続することにより２次以上のノイズ シェーピング特性を与えることができ、従来に比べて低周波域の量子化雑音を減衰させることができる。

Ｓ２）ＰＷＭ信号を折り返し防止フィルタ６０に入力する。
折り返し防止フィルタ６０への入力は１ビットのＰＷＭ信号であるが、出力は多ビットの信号になる。

この折り返し防止フィルタ６０は、直流を通過させながら、後段の間引き回路７０の周波数およびその高調波またはそれらの周波数近傍の雑音を除去することで、間引き処理に伴う折り返しによる雑音を防止する。

移動平均形のＦＩＲフィルタの周波数特性はsin(f)/fの形をしており、直流成分を通過させるとともに、平均化時間の整数分の１の周期を有する周波数成分を阻止するいわゆる櫛形フィルタ特性とローパス特性を合わせ持つため、望ましい特性に近いが１段では十分な減衰特性を得られない。

この「折り返し防止フィルタ」ブロックに必要な特性は、たとえば移動平均形のＦＩＲフィルタを２段以上縦続することで得られる。ＦＩＲフィルタの縦続段数は、ＰＷＭ１０のノイズシェーピングの次数と一致するかやや多い程度が望ましい。

図２は、幅がｎの移動平均形ＦＩＲフィルタの構成説明図であり、移動平均１段分の例である。ここで、ｎは間引き率と一致させるか、その整数倍とする。

これにより、後段の間引き回路７０で間引き操作を行ったときに直流側に折り返される雑音が除去されて、ＰＷＭ１０のノイズシェーピング特性が有効となる。

Ｓ３）折り返し防止フィルタ６０の出力を間引き回路７０に入力して間引く。
間引き回路７０には間引きクロック発生器１００から間引きクロックｆＤＥＣが入力され、それに従ってデータが間引かれる。間引き回路７０でデータの間引きを行うことにより、間引き回路７０の後段のデジタルフィルタ８０の計算量を抑えることができる。

図４に示す従来の構成では、ＰＷＭ搬送波発生器５０から入力されるＰＷＭ搬送波信号ＥＣの変化タイミング毎にカウンタ２０の値をデジタルフィルタ３０に入力していたが、これはＰＷＭ搬送波信号ＥＣが間引きクロックを兼ねていたとも考えられる。

図１に示す本発明においても図４と同様に、ＰＷＭ搬送波信号ＥＣと間引きクロックｆＤＥＣを一致させることができるが、これらが一致しない場合であっても後段のデジタルフィルタ８０にＰＷＭ搬送波信号ＥＣやその折り返し成分を十分に減衰させる特性を与えることができるので、ＰＷＭ搬送波信号ＥＣと間引きクロックｆＤＥＣは同一の周波数である必要はない。

Ｓ４）間引き回路７０の出力をデジタルフィルタ１００に入力して不要な帯域の雑音を除去し、ＰＷＭ１０のノイズシェーピング特性の効果により高域側に偏った量子化雑音も除去する。

量子化雑音を効果的に除去するためには、デジタルフィルタ１００の遮断特性は、ＰＷＭ１０のノイズシェーピングの次数と一致させるか、やや多い程度の次数を持つローパス特性にすることが望ましい。

本発明を測定器に適用する場合には、図４と同様の構成として従来と同様な動作、すなわち、出力データの周期毎に積和の値を求めるように動作させることで所望の特性を有するフィルタを実現できる。

一般に、ＰＷＭを使用した帰還型パルス幅Ａ／Ｄ変換装置は、ΔΣ変調器を使用したΔΣ型Ａ／Ｄ変換装置に比べてスイッチング頻度が低いことから、高精度化しやすい。

この帰還型パルス幅Ａ／Ｄ変換装置の構成要素である帰還型ＰＷＭに２次(以上)のノイズシェーピング特性を与えたものを使用し、帰還型ＰＷＭから得られるＰＷＭ信号から折り返し防止フィルタにより間引き周波数とその高調波およびそれらの近傍の雑音成分を十分に減衰させてその信号に対して間引き操作を行うことで、間引きに伴う折り返し雑音の混入を防止しながらデータ量を削減でき、帰還型ＰＷＭに与えた２次(以上)のノイズシェーピング特性を維持した信号をデジタルフィルタに入力できる。

これにより、ノイズシェーピングにより高域に偏った量子化雑音を後段のデジタルフィルタで効果的に除去することができ、高いＳ/Ｎ比、すなわち高い分解能を有するＡ／Ｄ変換装置を得ることができる。

また、間引きによりデータ量を削減できることから、デジタルフィルタを構成したときに望ましいフィルタ特性を得るために必要な計算量を抑えることができる。

なお、折り返し防止フィルタ６０としては、その周波数特性からインパルス応答を求め、それとＰＷＭ信号の畳み込み演算を行うＦＩＲフィルタを用いることもできる。この場合、後段の間引きをフィルタ演算と同時に行い、間引き後に残されるデータについてのみ畳み込みのための積和演算を行えばよい。ここで、ＰＷＭ信号が１,０の２値であることを利用すれば、乗算器を使用せずに実現できる。

また、後段の間引き処理とフィルタ演算を組み合わせて行うことで、ΔΣ型Ａ／Ｄ変換装置において同様の目的で広く使用されているフィルタ演算を簡略化したＣＩＣフィルタ(cascaded integrator comb)として知られるフィルタを使用することもできるが、本発明で用いる折り返し防止フィルタ６０はこれらの構成に限るものではない。

Ａ／Ｄ変換装置をデジタル電圧計などの直流測定器に適用したときには、特に商用電源周波数の雑音を除く必要がある。この商用電源周波数は５０Ｈｚ地域と６０Ｈｚ地域があり、従来は以下に示すア）〜ウ）の少なくともいずれかの方法で対応していた。
ア）５０Ｈｚ，６０Ｈｚともに高い減衰率を得られる100msの区間平均を使用する
イ）除去する周波数をユーザが選択できるようにする
ウ）電源周波数を測定してフィルタ特性を切り替える

ここで、デジタルフィルタ１００の係数を20ms，16.67ms，12.91msの移動平均を縦続した場合のインパルス応答に基づいた値とすることで、図３の特性例図に示すように、測定時間が約50msと比較的高速でありながら、50Hz，60Hz，77.5Hzとその高調波において高い減衰率を得られることから電源周波数による切替が不要となり、直流測定器に好ましい特性が得られる。

以上説明したように、本発明によれば、間引き処理により直流近傍に折り返される量子化雑音を減少させることにより、高分解能の帰還型パルス幅変調Ａ／Ｄ変換装置を実現でき、直流測定器や直流信号発生器などに好適である。

１０ 帰還型パルス幅変調器
６０ 折り返し防止フィルタ
７０ 間引き回路
８０ デジタルフィルタ
９０ 帰還パルス同期信号発生器
１００ 間引きクロック発生器

Claims (3)

1. アナログ信号をパルス幅信号に変換する帰還型パルス幅変調器を含む帰還型パルス幅変調Ａ／Ｄ変換装置において、
   前記帰還型パルス幅変調器の後段に接続され間引きに伴い直流側に折り返される雑音を除去する折り返し防止フィルタと、
   前記折り返し防止フィルタの出力データを所定の間引き周波数で間引く間引き回路と、
   前記間引き回路に接続され間引き回路の出力データから不要帯域の雑音を除くデジタルフィルタを設けたことを特徴とする帰還型パルス幅変調Ａ／Ｄ変換装置。
2. 前記帰還型パルス幅変調器は少なくとも２次のノイズシェーピング特性を有することを特徴とする請求項１記載の帰還型パルス幅変調Ａ／Ｄ変換装置。
3. 前記折り返し防止フィルタのフィルタ処理と前記間引き回路の間引き処理を組み合わせて行うことを特徴とする請求項１記載の帰還型パルス幅変調Ａ／Ｄ変換装置。