JP2009182571A - 半導体集積回路装置 - Google Patents
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Abstract
【解決手段】デジタルフィルタが1次フィルタの場合、切り替え回路19からは、任意の分周回路の分周信号を選択して出力し、ディザ信号生成部16,17が、それら分周信号から第1、第2ディザ信号を生成する。デジタルフィルタが2次フィルタの場合、切り替え回路19から、ディザ信号生成部16に対して一定期間毎に周期の異なる分周信号が出力され、該ディザ信号生成部16は、周波数が変更された第1ディザ信号を生成する。
【選択図】図3
Description
図1は、本発明の実施の形態1によるA/D変換器の使用例を示すブロック図、図2は、本発明の実施の形態1によるA/D変換器のブロック図、図3は、図2のA/D変換器に設けられたディザ信号発生回路の構成の一例を示す説明図、図4は、図2のA/D変換器に1次デジタルフィルタが用いられている際のディザ信号発生回路における信号タイミングチャート、図5は、1次デジタルフィルタにおける重み付けを示す説明図、図6は、図3のディザ信号発生回路による第2ディザ信号の生成の際の信号タイミングチャート、図7は、図2のA/D変換器に2次デジタルフィルタが用いられている際のディザ信号発生回路における信号タイミングチャート、図8は、2次デジタルフィルタにおける重み付けを示す説明図、図9は、図2のA/D変換器における回路構成を示す説明図である。
図10は、本発明の実施の形態2によるディザ信号発生回路の構成の一例を示す説明図である。
図11は、本発明の実施の形態3によるディザ信号発生回路の構成の一例を示す説明図である。
図12は、本発明の実施の形態4によるディザ信号発生回路の構成の一例を示す説明図である。
2,3 加算器
4 積分器
5 量子化器
6 D/A変換器
7 デジタルフィルタ
8 ディザ信号発生回路
9 矩形波発生器
10〜14 分周回路
15 制御回路
16,17 ディザ信号生成部
18 論理回路
19 切り替え回路
20〜23 スイッチ
24,25 静電容量素子
26,27 スイッチ
28 静電容量素子
29 制御部
30 メモリ部
31 D/A変換器
31a D/A変換器
32 D/A変換器
32b D/A変換器
33 論理回路
34 論理回路
B 二次電池
MPU マイクロプロセッサ
SW1〜SW7 スイッチ
SW12,SW13 スイッチ
Cin 静電容量素子
Ccmp 静電容量素子
Cint 静電容量素子
Cdac 静電容量素子
Cd21 静電容量素子
OP オペアンプ
Claims (10)
- アナログ信号をデジタル信号に変換するA/D変換器を備えた半導体集積回路装置であって、
前記A/D変換器は、
第1、および第2ディザ信号を発生して出力するディザ信号発生回路と、
アナログ信号と、前記ディザ信号発生回路が発生した第2ディザ信号とを加算し、フィードバック信号を減算する第1の加算器と、
前記第1の加算器から出力された信号を積分する積分器と、
前記積分器の積分結果に、前記ディザ信号発生回路が発生した第1ディザ信号を加算して出力する第2の加算器と、
前記第2の加算器から出力された信号をデジタル信号に変換して量子化する量子化器と、
前記量子化器から出力されたデジタル信号をアナログ信号に変換してフィードバック信号として前記第1の加算器に出力するD/A変換器と、
前記量子化器から出力されたデジタル信号をフィルタリングするデジタルフィルタとを備え、
前記ディザ信号発生回路は、
前記デジタルフィルタが1次フィルタの場合、2以上の電圧レベルを有した周期信号からなる第1ディザ信号を発生し、前記デジタルフィルタが2次フィルタの場合、2以上の電圧レベルを有した周期信号の周期を一定期間毎に任意に可変した周期信号からなる第1ディザ信号を発生することを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記ディザ信号発生回路は、
矩形波を生成する矩形波発生器と、
前記矩形波発生器が生成した矩形波を分周し、複数の異なる周期の分周信号を生成する分周信号生成部と、
前記分周信号生成部から出力された複数の分周信号うち、任意の分周信号を選択して出力する制御回路と、
前記制御回路が選択した任意の分周信号から、第1ディザ信号を生成する第1のディザ信号生成部と、
前記制御回路が選択した任意の分周信号から、第2ディザ信号を生成する第2のディザ信号生成部とを備えたことを特徴とする半導体集積回路装置。 - 請求項2記載の半導体集積回路装置において、
前記制御回路は、
前記分周信号生成部から出力された複数の分周信号うち、任意の2つの分周信号を選択して前記第1のディザ信号生成部に出力し、
前記第1のディザ信号生成部は、
前記制御回路が選択した2つの分周信号を静電容量比で加算して第1ディザ信号を生成することを特徴とする半導体集積回路装置。 - 請求項3記載の半導体集積回路装置において、
前記制御回路は、
前記デジタルフィルタが1次フィルタの場合、任意の2つの固定周期からなる分周信号を選択して出力し、
前記デジタルフィルタが2次フィルタの場合、一定期間毎に周期が変更された任意の2つの分周信号を選択して出力することを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記ディザ信号発生回路は、
任意の周期の3つの信号パターンを生成する第1の信号発生部と、
前記第1の信号発生部が生成した任意の2つの分周信号から、第1ディザ信号を生成する第1のディザ信号生成部と、
前記第1の信号発生部が生成した残り1つの分周信号から、第2ディザ信号を生成する第2のディザ信号生成部とを備えたことを特徴とする半導体集積回路装置。 - 請求項5記載の半導体集積回路装置において、
前記第1のディザ信号生成部は、
前記第1の信号発生部から出力された2つの分周信号を静電容量比で加算して第1ディザ信号を生成することを特徴とする半導体集積回路装置。 - 請求項6記載の半導体集積回路装置において、
前記第1のディザ信号生成部は、
前記デジタルフィルタが1次フィルタの場合、2つの固定周期からなる信号パターンを出力し、
前記デジタルフィルタが2次フィルタの場合、一定期間毎に周期が変更された2つの信号パターンを出力することを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記ディザ信号発生回路は、
第1、および第2ディザ信号の信号パターンがそれぞれ格納されたメモリ部と、
前記メモリ部の情報を読み出す制御部と、
前記メモリ部から出力された信号パターンをD/A変換する第1のD/A変換器と、
前記メモリ部から出力された信号パターンをD/A変換する第2のD/A変換器と、
前記第1のD/A変換器から出力された信号を単一の静電容量でサンプリングして第1ディザ信号を生成する第1のディザ信号生成部と、
前記第2のD/A変換器から出力された信号を単一の静電容量でサンプリングして第2ディザ信号を生成する第2のディザ信号生成部とを備えたことを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記ディザ信号発生回路は、
任意の周期の3つの信号パターンを生成する第2の信号発生部と、
前記第2の信号発生部が生成した任意の2つの信号パターンをD/A変換する第3のD/A変換器と、
前記第2の信号発生部が生成した残り1つの信号パターンをD/A変換する第4のD/A変換器と、
前記第3のD/A変換器から出力された信号を単一の静電容量でサンプリングして第1ディザ信号を生成する第1のディザ信号生成部と、
前記第4のD/A変換器から出力された信号を単一の静電容量でサンプリングして第2ディザ信号を生成する第2のディザ信号生成部とを備えたことを特徴とする半導体集積回路装置。 - 請求項1〜9のいずれか1項に記載の半導体集積回路装置において、
前記A/D変換器は、
デルタシグマ変調回路であることを特徴とする半導体集積回路装置。
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