KR20110090884A - 멀티 비트 시그마―델타 아날로그―디지털 변환기들에서의 디더링 방법 및 장치 - Google Patents

멀티 비트 시그마―델타 아날로그―디지털 변환기들에서의 디더링 방법 및 장치 Download PDF

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Abstract

멀티 비트(M 비트, M>1) 또는 멀티 레벨(nlev 레벨들, nlev>2이고, M 비트들(여기서 M=Floor(log2(nlev))임)로 인코딩됨) 시그마-델타 아날로그-디지털 변환기(ADC)는 분해능(개별 출력 레벨들의 개수)과 연관 양자화 임계들을 갖는 가변 분해능 멀티 비트 양자화기를 구비하고, 시그마-델타 ADC의 디지털 출력 내의 원치않는 아이들 톤들을 제거하기 위한 자동 동적 디더링을 제공하기 위하여, 각 전압 샘플에 대하여 랜덤 또는 의사 랜덤 시퀀스 N(n)와 함께 변한다. 2와 nlev 사이의 랜덤 정수 넘버들 N(n)은 랜덤 또는 의사 랜덤 시퀀스 발생기(예를 들어, 디지털 비교기들과 가산기와 결합한 갈르와 리니어 피드백 시프트 레지스터)에 의해 제공될 수 있다.

Description

멀티 비트 시그마―델타 아날로그―디지털 변환기들에서의 디더링 방법 및 장치{METHOD AND APPARATUS FOR DITHERING IN MULTI-BIT SIGMA-DELTA ANALOG-TO-DIGITAL CONVERTERS}
본 발명은 아날로그-디지털 변환기들(ADCs)에 관한 것으로, 특히 시그마-델타 ADC의 디지털 출력에서의 원치 않는 아이들 톤들을 제거하기 위한 자동 동적 디더링을 갖는 멀티 비트(M 비트, M＞1) 가변 분해능 양자화기를 구비한 시그마-델타 ADC에 관한 것이다.
아날로그-디지털 변환기들(ADCs)은 오늘날 소비자용, 의료용, 산업용 등의 전자 제품들에서 광범위하게 사용되고 있다. 전형적으로, ADC들은 아날로그 입력 신호를 수신하고, 그 아날로그 입력 신호에 비례하는 디지털 값을 출력하기 위한 회로를 포함한다. 이 디지털 값은 전형적으로 병렬 워드 또는 직렬 디지털 비트 스트링의 형태이다. 전압-주파수 변환, 전하 재분배, 델타 변조 이외에 다른 변환 방식과 같은 많은 타입의 아날로그-디지털 변환 방식들이 있다. 전형적으로 이러한 변환 방식들 각각은 그것의 장점들과 단점들을 갖는다.
이용이 증가하고 있는 아날로그-디지털 컨버터(ADC)의 한가지 타입은 시그마-델타 ADC(시그마-델타와 델타-시그마가 여기에 교체가능하게 사용됨)이다. 시그마-델타 변조기는 전형적으로 아날로그 입력을 그 아날로그 입력에 비례하고 시간에 따라 평균 진폭을 갖는 "1들"과 "0들"의 디지털 연속 스트링으로 변환시킨다. 시그마-델타 변조는 일반적으로 종래의 델타 변조 기술들에 비하여 높은 정확도와 넓은 동적 범위를 가능하게 한다. 시그마-델타 변조는 종종 오버샘플드 변환기 아키텍쳐로 언급되며, 전형적으로 델타 변조의 어떤 원치않는 2차 효과들에 영향을 받지 않는다.
각 시그마-델타 변조기 루프는 입력되는 아날로그 신호들을 디지털 출력 코드로 변환하는 하나 이상의 양자화기를 포함한다. 시그마-델타 ADC를 위해, 이들 양자화기들은 저 분해능 ADC들, 보통 1비트 ADC(또는 비교기들)이다. 이 경우 시그마-델타 변조기는 1비트 변조기로 칭해진다. 만약 양자화기의 출력이 1비트보다 더 높은 분해능을 가지면, 그때 시그마-델타 변조기는 멀티 비트 변조기로 칭해지고, 시그마-델타 ADC는 멀티 비트 시그마-델타 ADC로 칭해진다.
멀티 비트 시그마-델타 ADC에 있어서, 출력 분해능은 2보다 많은 디지털 출력 레벨들을 가능하게 한다. 만약, 받아들일 수 있는 출력 레벨들의 개수(nlev)가 2의 거듭제곱이면(예를 들면, nlev=2^M), 그 출력은 M비트 워드로 인코딩될 수 있으며, 변조기는 멀티 비트 M비트 변조기이다. 하지만, 출력 레벨들의 개수(nlev)가 어쩔 수 없이 (특히, 레벨들의 낮은 개수를 위하여) 2의 거듭제곱이 아닌 경우에도, 그 변조기는 또한 멀티 비트 또는 멀티 레벨로 칭해질 수 있다. 예를 들면, 3레벨 변조기들은 매우 일반적이다. 만약 nlev가 2의 거듭제곱이면, 멀티 비트 변조기를 위해 비트들의 등가수가 계산될 수 있고, 비트들의 등가수(M)는 공식 M=log2(nlev)에 의해 제공된다. 만약 nlev가 2의 거듭제곱이 아니면, 출력을 인코딩하기 위해 필요한 비트들의 최대수는 M=Floor(log2(nlev))이다.
멀티 레벨(또는 멀티 비트) 시그마-델타 ADC에 있어서, 양자화기는 매우 종종 플래시 ADC로, 플래시 ADC는 병렬로, (nlev-2k)/(nlev-1)*Vref(여기서 k는 1과 (nlev-1) 사이의 정수임)로 배치된 비교 등거리 임계값들을 갖는 nlev-1 비교기들로 이루어져, nlev 비트상에 온도계 코딩(thermometer coding)으로 코딩된 출력을 제공한다. 이 경우에 있어서, 개별 출력 레벨들의 개수는 Floor(log2(nlev)) 비트들의 최소한도로 코딩될 수 있는 nlev이다. 예를 들면, 3 레벨 변조기 양자화기는 +Vref/2와 -Vref/2의 임계를 갖는 2개의 비교기들로 이루어진 플래시 ADC일 수 있고, 3 레벨 출력 워드들은 Floor(log2(3))=2 비트들로 인코딩될 수 있다. 임계들의 배열은 역시 전체 입력 범위에서 양자화 에러 평균을 최소화하는 균일한 양자화를 보증한다. 전형적인 플래시 ADC 구현에 있어서, 각 비교기들은 관련된 전압 임계를 결정하기 위한 자신의 스위치드-캐패시터 입력 단계와, 플래시 비교기들의 출력에서 시그마-델타 변조기 루프 디지털-아날로그 변환기(DAC)로 디지털 워드들을 발생하기 위한 온도계-이진 인코더와, 및 디지털 신호 출력 제거 필터를 구비한다.
연속 모드로 동작하는 모든 시그마-델타 변조기들은 어떤 주기적인 또는 DC 입력이 제공되면, 출력들에서 아이들 톤들을 산출한다. 이러한 아이들 톤들은 양자화 처리에 기인하며, 시그마-델타 변조기 아키텍쳐의 설계에서 내재적이다.
이러한 아이들 톤들은 불필요하며, 출력들에서 오디오 디바이스내의 원치않는 하이 톤들처럼 원치않는 작용을 한다. 이들 톤들은 SFDR(spurious free dynamic range)을 제한하고, 이에 따라 특히 (보통 양자화 단계의 합리적인 부분인) 규정된 DC(direct current) 입력들이 제공된다면, 그 디바이스의 SINAD(signal-to-noise-and-distortion)을 제한한다.
그러므로, 이들 아이들 톤을 제거하는 방법이 요구된다. 시그마-델타 변조기 루프 내부에 의사 랜덤 신호를 더하여, 아이들 톤들을 "브레이킹(breaking)" 및 "스크램블링(scrambling)"함에 의해, 그 이후에 결과적인 신호는 아이들 톤들을 제거하기 위하여 루프 자체 내부에서 필터링될 수 있고, 따라서 소망의 신호를 회복하고 아이들 톤들을 제거하기 위해 디지털 출력에 필터링을 추가할 필요가 없다.
디더링 신호를 가산하기 위한 가장 좋은 영역들 중의 하나는 변조기 양자화기의 입력이다. 이 영역에서의 어떤 에러는 매우 큰 변조기 루프의 이득에 의해 재분배되고, 또한 필터링되어 정확하게 양자화 잡음과 비슷하게 잡음이 형성되므로, 추가적인 필터링 회로망이 필요없다. 만약 이 신호가 랜덤 또는 의사 랜덤(입력과는 비상관성)이면, 이 신호는 주어진 입력 신호에 대하여 비트스트림을 다르게 할 것이며, 신호의 랜덤 성질로 인하여 신호의 주기성을 벗어날 것이다.
본 발명의 개시에 따르면, nlev(nlev>2) 분해능 양자화기(이 경우 nlev 레벨들은 M 비트들로 인코딩될 수 있으며, 여기서 M=Floor(log2(nlev))이고 M>1임)를 갖는 멀티 비트(또는 멀티 레벨) 시그마-델타 ADC는, 그 양자화기를 가변 분해능 양자화기로 대체하는 경우(여기서 양자화기의 분해능(출력 레벨들의 개수)이 (분해능 시퀀스로 명명된) 랜덤 또는 의사 랜덤 시퀀스와 더불어 변함), 이 시퀀스에 의존하고, 입력되는 입력 신호를 디더링할 추가적인 양자화 에러를 도입하는 새로운 양자화 에러 함수를 만든다. 가산된 양자화 에러는 최대 분해능(nlev)를 갖는 고정된 양자화기의 출력과 가변 분해능을 갖는 양자화기의 출력 사이의 차이이고, 여기서 분해능 N(n)(N(n)는 2와 nlev 사이의 정수임)은 랜덤 또는 의사 랜덤 시퀀스 N(n)(분해능 시퀀스)에 의해 각 샘플 n에서 선택된다. 이 디더링 타입이 양자화기 단계에서 추가되면, 유도된 추가적인 양자화 에러들은 역시 시그마-델타 변조기의 피드백 루프에 의해 처리되어 잡음이 형성될 것이고 점점 필터링됨으로써, 종종 다른 디더링 방식의 타입에서 필요한 추가적인 출력 필터들을 위한 필요를 제거한다.
이후에 상세하게 설명될, 변조기의 양자화기 분해능의 디더링은, 비록 분해능이 랜덤 또는 의사 랜덤 시퀀스에 의해 선택될지라도, 양자화 에러가 양자화 입력들의 큰 절대값들 때문에 변하지 않으므로, 역시 자동적으로 동적이다. 본 발명의 개시에 의하면, 비록 분해능이 선택될지라도, 시그마-델타 루프 내의 피드백 DAC은 항상 최대 출력값을 피드백할 것이며, 최대 출력값에 대하여 추가된 양자화 에러가 없음으로, 가변 분해능 양자화기는 고정 nlev 분해능 양자화기와 동일한 양자화 에러를 제공한다. 가변 분해능 양자화기로 인해 가산된 신호의 양은 자동적으로 큰 신호에 대하여 영향(에러의 도입) 없음으로 낮아지고, 이에 의해 추가적인 회로망없이 매우 양호한 안정성 성과를 제공한다. 반면에, 다른 기존의 디더링 기술은 입력 신호를 평가하여, 큰 신호들이 있으면 양자화기 입력들의 포화를 회피하기 위해 추가된 신호들의 양을 조정해야한다. 이것은 추가적인 회로망을 필요로 할 수 있고, 루프를 불안정하게 할 수 있다.
본 발명의 개시에 따른 시그마-델타 ADC들에서의 신호 디더링의 구현은, 역시 배치에 있어 간단하며, 효율적인 톤 스크램블링을 제공하기 위하여 의미있는 추가적인 회로망을 필요로 하지 않는다. 멀티 레벨(nlev) ADC로부터 출발하면, 시그마-델타 ADC들은 양자화기(종종 플래시 ADC임)의 레벨들의 개수와 관련 임계들을 조절가능하게 하기 위한 소수의 추가적인 회로망만을 필요로 하며, 양자화기는 입력되는 각 샘플에 대하여 그것의 분해능을 다르게 할 수 있다. 부가적으로, 랜덤 또는 의사 랜덤 발생기는 각 샘플에서 분해능을 다르게 하는 분해능 시퀀스 N(n)을 제어하기 위해 구현된다.
분해능 시퀀스는 2 내지 nlev의 어떤 값일 수 있고, 2 내지 nlev의 모든 가능한 값들에서 선택된 값들일 수 있다. 분해능 시퀀스는 디더링 효과를 최소화하기 위한 랜덤 또는 의사 랜덤(예를 들면, 입력 신호와의 비상관성)이다. 작은 레벨들(예를 들면, 2 레벨들)의 큰 비율의 이용은 역시 디더링을 더 선언하게 하지만, 측면 효과로서 출력 양자화 잡음을 증가시킬 것이고(따라서 SNR은 감소됨), 역시 ADC 루프의 안정성을 저하시킬 것이다. 의사 랜덤 시퀀스가 발생하는 경우에, 시퀀스의 길이는 저주파수 신호들을 디더링하기 위한 필요 함수로서 결정되는데, 롱 시퀀스는 저주파수에서 나타나는 아이들 톤들을 "스크램블"할 것이며, 또한 출력 스펙트럼의 저주파수 영역을 "스무스"하게 할 것이다. 개별 레벨들의 큰 개수가 더 나은 무질서(randomness)를 도입하여 결과적으로 더 나은 디더링 효과를 얻음을 알고 있기 때문에, 시퀀스(분해능 시퀀스 내에 입력되는 개별 N값의 수)의 "입도(granularity)"는 자유롭게 선택될 수 있다.
본 발명의 개시에 따르면, 플래시 ADC 양자화기들을 이용하는 경우, 디더링 시퀀스의 적절한 양자화 분해능을 위하여 양자화 분해능을 변화시키도록, 소수의 추가적인 스위치들만이 요구된다. 플래시 ADC 양자화기는 병렬로 (nlev-1) 비교기들을 포함하고, 각 양자화기는 다른 비교 임계(임계(k), 여기서 k는 1과 (nlev-1) 사이의 정수임)를 가진다. 이들 비교 임계들은 결과적으로 균등한 양자화를 초래하는 임계(k)=(nlev-2k)/(nlev-1)*Vref에 동등하다. 이 비교기의 비교 임계들은 이후에 상세히 설명될 다른 캐패시터 비율들을 가진 스위치드-캐패시터 단계들에 의해 정의될 수 있다. 플래시 ADC의 분해능을 변경하기 위하여, 전체 (nlev-1) 비교기들 중에서 그룹 N(n)-1만이 N(n) 개별 출력 레벨들(분해능)을 제공하기 위하여 이용될 수 있다. 만약 균일한 양자화가 시퀀스 내의 각 N(n)을 위해 (더 적은 양자화 에러) 요구된다면, 이용되도록 선택된 비교기들은 그들의 임계들이 임계(k,n)=(N(n)-2k)/(N(n)-1)*Vref(여기서 k는 1과 N(n)-1 사이의 정수임)에 동등되도록, 그들의 임계값들을 변경할 필요가 있다. 캐패시터 비율들의 조정은 플래시 ADC 양자화기의 각 활동적인 비교기의 임계값들을 변경하므로, 그들은 각 샘플에서 그들의 새로운 값에 동등해진다. 캐패시터 비율들의 조정은 이후에 상세할 설명될, 적절한 스위치들을 갖은 Cin 또는 Cref 배열에서의 하나 이상의 단위 캐패시터들을 인에이블링 또는 디스에이블링함으로써 가능한다. 캐패시터 배열들은 모든 필요한 임계 조합들이 이용가능하도록 구현될 수 있다.
더욱이, 저전력 구현을 위하여, 주어진 샘플 n(nlev-N(n) 비교기들의 전체)에서 필요하지 않은 비교기들은 그 샘플 동안에 그들의 출력들은 피드백 DAC에 이용되지 않기 때문에, 셧다운(shutdown)(예를 들면, 저전력 모드에 들어감)될 수 있고, 그렇게 함으로써 시그마-델타 변조기 내에서의 비트스트림을 인코딩하는 경우를 고려하지 않을 수 있다.
본 발명의 일실시예에 따르면, nlev=5, 여기서 N(n)(N(n)은 2^r+1의 형식이며, r은 정수임)는 2, 3, 및 5에서 선택될 수 있고, 양자화가 균일하고, N(n)=5인 경우, DAC 출력 레벨들은 +Vref, +Vref/2, 0, -Vref/2 및 -Vref이고, N(n)=3인 경우 +Vref, 0 및 -Vref이고, N(n)=2인 경우 +Vref 및 -Vref이다. N(n)=2, 3, 또는 5일 때 요구되는 출력 레벨들은 고정된 5 레벨 DAC의 레벨들과 같은 레벨들이므로, 예를 들어, 시그마-델타 ADC의 피드백 루프 내의 DAC는 모든 목적을 위해 여기에 참조로 언급된 미국등록특허 제7,102,558호(발명의 명칭 : 스위치드 캐패시터 시그마-델타 아날로그-디지털 변환기를 위한 5 레벨 피드백 디지털-아날로그 변환기)의 개시에 따라 구현될 수 있다. 이 참조 문헌은 그것이 입력받은 각 샘플과 어떤 분해능 시퀀스를 위하여, 언제나 내재적으로 선형이라는 구현을 개시한다. 그러므로, 이 구현은 디더링의 장점 및 낮은 복잡성의 구현을 유지하면서, 내재적인 선형성, 및 또한 극도의 낮은 THD 수치와 더 높은 SINAD 수치를 보증한다.
본 발명의 일실시예에 따르면, 멀티 비트(M 비트, M>1, M=Floor(log2(nlev))) 시그마-델타 아날로그-디지털 변환기(ADC)의 가변 분해능(nlev>2) 양자화기를 더더링함으로써 원치않는 아이들 톤들을 저감하기 위한 장치는, 멀티-레벨 디지털-아날로그 변환기(ADC)와, 상기 멀티-레벨 ADC에 연결된 아날로그 전압 가산 회로와, 상기 아날로그 전압 가산 회로의 출력에 연결된 아날로그 루프 필터와, nlev(nlev>2)를 가지며, 상기 아날로그 루프 필터에 연결된 가변 분해능 양자화기와, 상기 가변 분해능 양자화기에 연결되어, 상기 가변 분해능 양자화에서의 출력들을 이진 표현들로 변환하고, 상기 이진 표현들을 상기 멀티-레벨 DAC로 제공하는 인코더와, 및 상기 가변 분해능 양자화기에 연결되어, 순서대로 복수의 랜덤 넘버 N(n)(N(n)는 2와 nlev 사이의 랜덤 정수들임)를 발생하는 랜덤 시퀀스 발생기를 포함하고, 이에 의해, 상기 가변 분해능 양자화기의 분해능들은 상기 시그마-델타 변조기로 입력된 각 아날로그 전압 샘플을 위해 상기 복수의 랜덤 넘버들 N(n)의 개개의 대응하는 넘버들에 의해 결정되는 멀티 비트(M 비트, M>1) 시그마-델타 변조기와; 상기 멀티-레벨 DAC에 연결된 기준 전압과; 및 상기 인코더에 연결되어, 상기 인코더에서의 이진 표현들을 수신하는 디지털 필터를 포함한다.
본 발명의 다른 실시예에 따르면, 멀티 비트(M 비트, M>1, M=Floor(log2(nlev))) 시그마-델타 아날로그-디지털 변환기(ADC)의 가변 분해능 nlev(nlev>2) 양자화기를 더더링함으로써 원치않는 아이들 톤들을 저감하기 위한 방법은 랜덤 시퀀스 발생기를 이용하여 랜덤 시퀀스 내에 랜덤 넘버들 N(n)(N(n)는 2와 nlev 사이의 랜덤 정수들임)를 발생하는 단계와; 상기 랜덤 넘버들 N(n)로, 가변 분해능 양자화기의 임계 전압들과 개별 출력 레벨들의 수(nlev)를 제어하는 단계와; 상기 랜덤 넘버들 N(n)에 근거하여, 상기 가변 분해능 양자화기에서의 출력을 이진 표현들로 인코딩하는 단계와; 상기 이진 표현들로, 멀티-레벨 디지털-아날로그 변환기(DAC)에서의 출력 전압값들을 제어하는 단계와; 아날로그 전압 가산 회로에서의 입력 전압 샘플들에 상기 멀티-레벨 DAC에서의 상기 전압값들을 가산하는 단계와; 아날로그 루프 필터에서 상기 전압값들과 상기 입력 전압 샘플들의 합을 필터링하는 단계와; 및 상기 가변 분해능 양자화기에 상기 전압값들과 상기 입력 전압 샘플들의 상기 필터링된 합을 제공하는 단계를 포함한다.
본 발명에 개시된 디더링 처리의 장점은, 디더링이 시그마-델타 변조기의 안정성을 유지하는데 크게 도움이 되는 큰 입력 신호들에 실질적으로 아무런 영향을 받지 않는다는 것이다.
본 발명에 개시된 디더링 처리의 또 다른 장점은, 소수의 추가적인 스위치들만으로, 플래시 ADC 구현에 있어서 비교기들의 캐피시터 스위치드 입력들에서의 캐패시터 비율들을 변경하기 위한 구현의 단순성과 용이성이다.
본 발명에 개시된 디더링 처리의 또 다른 장점은, 아이들 톤의 특별한 타입으로서 고려될 수 있는 왜곡 상의 디더링 처리 영향이 다른 톤 상의 디더링 처리 영향에 상당하기 때문에, 디더링 처리가 역시 전체 고조파 왜곡(THD : total harmonic distortion)를 감소시킬 수 있다는 것이다. 비록 고조파 왜곡의 근원 원인이 다를지라도, 마치 그들이 양자화 처리로부터 나오는 아이들 톤인 것처럼, 디더링 처리는 동일한 효율로 고조파들을 "스크램블"한다.
본 발명에 개시된 디더링 처리의 또 다른 장점은 용이하게 스위치드 오프될 수 있다는 것이다. 디더링 처리를 스위치 오프하기 위해, 분해능 시퀀스 N(n)은 모든 샘플(N(n)=nlev)을 위하여 nlev에 동등하게 만들어진다.
첨부한 도면과 관련된 다음의 설명을 참조하면 본 발명을 보다 완전히 이해할 수 있다.
도 1은 고정된 양자화기를 갖는 멀티 비트 또는 멀티 레벨(nlev 레벨들, nlev>2, M 비트, M=Floor(log2(nlev)), M>1) 단일 루프 시그마-델타 아날로그-디지털 변환기(ADC)의 블록도이다.
도 2는 본 발명의 일실시예에 따라, 루프 필터 또는 변조기로부터 입력되는 신호를 디더링하는 랜덤 또는 의사 랜덤 시퀀스 발생기에 의해 제어되는 가변 분해능 양자화기를 갖는 단일 루프 시그마-델타 멀티 비트(M 비트, M>1) 변조기의 블록도이다.
도 3은 도 2에 도시된 본 발명의 일실시예에 따른 의사 랜덤 시퀀스 발생기의 구체적인 블록도이다.
도 4는 플래시 아날로그-디지털 변환기(ADC) 아키텍처에 근거한 고정된 분해능 멀티 레벨 양자화기의 구체적인 블록도로, 여기서 도 1에 도시된 시그마-델타 M 비트(M>1) 변조기로 이용되는 플래시 ADC의 각 비교기는 고정된 기준 임계들을 발생시키기 위한 스위치드-캐패시터 블록들을 구비한다.
도 5는 랜덤 또는 의사 랜덤 시퀀스 발생기에 연결된 플래시 아날로그-디지털 변환기(ADC) 아키텍처에 근거한 가변 분해능 멀티 레벨 양자화기의 구체적인 블록-도로, 여기서 도 2에 도시된 본 발명의 일실시예에 따른 시그마-델타 M 비트(M>1) 변조기로 이용되는 플래시 ADC의 각 비교기는 랜덤 또는 의사 랜덤 시퀀스 발생기에 의해 선택된 다양한 기준 임계들을 발생시키기 위한 스위치드-캐패시터 블록들을 구비한다.
도 6은 플래시 아날로그-디지털 변환기(ADC) 아키텍처를 이용한 양자화기를 갖는 가변 분해능(2, 3 또는 5 레벨들) 시그마-델타 5 레벨 변조기의 구체적인 블록도로, 여기서 도 2 및 도 5에 도시된 본 발명의 일실시예에 따른 플래시 ADC의 각 비교기는 각 비교기의 요구된 임계를 발생시키기 위하여 스위치드-캐패시터 블록들을 구비한다.
도 7은 단계 P1 동안에, 도 6에 도시된 가변 분해능(2, 3 또는 5 레벨들) 시그마-델타 5 레벨 변조기의 비교기들 1과 4로 이용되는 스위치드 캐패시터 블록의 스위칭 배열의 구체적인 블록도이다.
도 8은 Vin과 3/4*Vref의 임계가 비교되는 단계 P2 동안의 도 7의 스위칭 배열의 블록도이다.
도 9는 Vin과 1/2*Vref의 임계가 비교되는 단계 P2 동안의 도 7의 스위칭 배열의 블록도이다.
도 10은 어떤 임계 b/a*Vref를 발생시키는 스위치드-캐패시터 블록의 구체적인 블록도로, 여기서 그것의 스위칭 배열은 단계 P1에 동안에, 도 5에 도시된 가변 분해능 양자화기(플래시 ADC 구현)의 비교기들로 이용되도록 도시된다.
도 11은 어떤 임계 b/a*Vref를 발생시키는 스위치드-캐패시터 블록의 구체적인 블록도로, 여기서 그것의 스위칭 배열은 단계 P2에 동안에, 도 5에 도시된 가변 분해능 양자화기(플래시 ADC 구현)의 비교기들로 이용되도록 도시된다.
본 발명은 다양한 수정물 및 대체 형태가 가능하지만, 특정 실시예들이 도면에 도시되고 여기에 상세히 설명되었다. 하지만, 특정 실시예들의 설명은 본 발명을 여기에 개시된 특정 형태로 한정하려는 것이 아니고, 반대로, 본 발명은 첨부한 청구범위에 의해 한정된 모든 수정물 및 등가물을 포함하려 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 도면에서 동일한 구성요소는 동일한 참조부호로 나타내고, 유사한 구성요소는 아래첨자를 달리하여 동일한 부호로 나타낸다.
도 1은 고정된 양자화기를 갖는 멀티 비트 또는 멀티 레벨(nlev 레벨들, nlev>2, M 비트, M=최저(log2(nlev)), M>1) 단일 루프 시그마-델타 아날로그-디지털 변환기(ADC)의 블록도이다. 참조부호(100)로 나타낸, 고정 양자화기를 갖는 멀티 레벨(nlev) 시그마-델타 ADC(레벨들의 인코딩이 1 비트 이상(M>1)을 필요로 하므로, 역시 멀티 비트로서 언급될 수 있음)는 입력 전압 가산 노드(118), 루프 필터(116), 고정 멀티 비트 양자화기(120), 멀티 비트 디지털-아날로그 컨버터(DAC)(114) 및 디지털 제거 필터(108)를 포함한다.
디지털 필터(108)는 모든 샘플된 디지털 비트 스트림을 수신하고, 여기에 한정되는 것은 아니지만, 예를 들어, 입력(114)에서 측정된 아날로그 입력 신호를 나타내는 P 비트 데이터 워드(버스 상의 110)를 출력하기 위하여 그 디지털 비트 스트림을 제거한다. 이 제거 처리는 역시 양자화 처리에서 발생하고 시그마-델타 ADC(100)의 아날로그 루프 필터(116)에 의해 형성된 잡음인 대부분의 고주파 잡음을 제거한다. E(양자화기에 의해 도입된 양자화 잡음)로부터 출력 비트스트림로의 전이 함수는 고역 필터이다.
고정 멀티 비트 양자화기(120)로부터의 출력 비트스트림(112)은 개수가 고정된 개별 nlev 레벨들을 가지며, M 비트들의 최소값으로 인코딩될 수 있다. 여기서 M=Floor(log2(nlev))이고 M은 1보다 크다. "E"는 고정 멀티 비트 양자화기(120)에 의해 도입된 양자화 에러를 도식적으로 나타낸다.
도 2는 본 발명의 일실시예에 따라, 루프 필터 또는 변조기로부터 입력되는 신호를 디더링하는 랜덤 시퀀스 발생기에 연결된 가변 분해능 양자화기를 갖는 단일 루프 시그마-델타 멀티 비트(M 비트, M>1) 변조기의 블록도이다. 참조부호(200)로 나타낸, 가변 분해능 양자화기를 갖는 멀티 레벨(nlev) 시그마-델타 ADC는 입력 가산 노드(118), 루프 필터(116), 가변 분해능 멀티 비트 양자화기(220), 멀티 비트 디지털-아날로그 변환기(DAC)(114), 분해능 시퀀스 N(m)를 갖는 랜덤 시퀀스 발생기(220), 및 디지털 제거 필터(108)를 포함한다. 도 2에 단일 피드백 루프가 도시되어 있지만, 복수의 가변 분해능 양자화기를 갖는 멀티 루프(cascaded, MASH 등)도 본 개시의 설명에 따라 이용될 수 있으며, 예측 가능한 범위이다. 출력 비트스트림(212)은 N(n) 개별 레벨들을 갖고, M 비트들(여기서, M=Floor(log(nlev))이고 M>1임)로 인코딩될 수 있다. 가변 분해능 멀티 비트 양자화기(220)의 레벨들의 개수는 각 샘플 n때문에 변경 가능하며, 여기서 N(n)는 2와 nlev 사이의 정수값들을 포함한다.
랜덤 시퀀스 발생기(222)는 랜덤 또는 의사 랜덤 넘버 시퀀스들 N(m)를 발생한다. 시그마-델타 ADC(200)가 받아들인 각 전압 샘플 n에서, 2와 nlev 사이의 랜덤 정수는 랜덤 발생기(222)로부터의 출력이다. 랜덤 시퀀스 발생기(222)에 의해 발생된 랜덤 넘버 시퀀스 N(n)는 이후에 "분해능 시퀀스"로 칭해진다. 랜덤 시퀀스 발생기(222)는 여기에 한정되는 것은 아니지만, 예를 들어 이후에 상세하게 설명될(도 3 참조) 갈르와 LFGR(Galois linear feedback shift register), 디지털 비교기들 및 가산기일 수 있다. 랜덤 시퀀스 발생기(222)는 본 발명의 설명에 따라, 가변 분해능 멀티 비트 양자화기(220)의 분해능 레벨을 제어함으로써 디더링을 도입한다.
도 3은 도 2에 도시된 본 발명의 일실시예에 따른 의사 랜덤 시퀀스 발생기의 구체적인 블록도이다. 의사 랜덤 발생기(222)는 각 샘플 n에서, 주파수 fs로 클록된 1과 m(여기서 m은 1보다 큰 정수값임) 사이의 의사 랜덤 정수 p(n)을 발생한다. 의사 랜덤 시퀀스 발생기(222)는 R 비트 갈르와 LFSR(Linear Feedback Shift Register)(422), m-1 병렬 디지털 비교기들(424) 및 가산기(426)를 포함할 수 있다. 이 의사 랜덤 시퀀스 발생기(222)는 의사 랜덤 시퀀스에 확률이 같은 분포를 가지며 확률이 같은 정수들 p(n)을 발생시킨다(여기서 p(n)은 1과 m 사이에 있음). LFSR(422)의 풀 사이클당 한번만 LFSR 레지스터에서 1 내지 2^R-1의 모든 정수를 취하기 때문에, 2^R-1이 m의 배수이면 의사 랜덤 시퀀스 발생기(222)는 확률이 같다. 의사 랜덤 정수 시퀀수 p(n)은 p(n)과 N(n) 개수들 사이에 1대 1 관련성을 가지고 분해능 시퀀스 N(n)을 나타내기 위해 이용될 수 있다. 분해능 시퀀스의 자명한 인코딩은 N(n)=2^p(n)인 경우일 수 있고, 이 경우에 있어서, p(n) 정수는 비트들 수의 분해능을 나타낸다(예를 들면, p(n)=1, N(n)=2, 1 비트 분해능, 2 개별 출력 레벨들). 본 발명의 일실시예에 따르면, N(n)은 공식(N(n)=2^p(n) + 1)에 의해 정의될 수 있다. 예를 들면, p(n)이 정수값 1, 2 또는 3이고, N(n)이 각각 값 2, 3 또는 5라고 가정한다. 이 시퀀스 길이는 본 발명의 설명에 따라 원치않는 아이돌 톤들을 제거하기 위한 디더링의 능력을 결정할 것이다. 긴 시퀀스이면, 저 주파수 아이들 톤들이 스크램블될 것이며, 시퀀스가 짧으면 디더링은 고주파들만 영향을 미친다.
도 4는 플래시 아날로그-디지털 변환기(ADC) 아키텍처에 근거한 고정된 분해능 멀티 레벨 양자화기의 구체적인 블록도로, 여기서 도 1에 도시된 시그마-델타 M 비트(M>1) 변조기로 이용되는 플래시 ADC의 각 비교기는 고정된 기준 임계들을 발생시키기 위한 스위치드-캐패시터 블록들을 구비한다. 고정 멀티 비트 양자화기(120)는 스위치드 캐패시터 블록들(428)을 각각 갖는 복수의 전압 비교기들(426), 비교기 및 기준 전압 제어기(430) 및 nlev 라인 대 M 비트 인코더(예를 들면, 온도계 인코더)을 포함한다.
스위치드 캐패시터 블록들(428)은 루프 필터(116)로부터의 전압 샘플들 Vin을 수신하기 위해 채용되며, 본 출원인이 소유한 미국등록특허 제7,102,558호(모든 목적들을 위하여 여기에 참조로서 포함됨)에 상세하게 설명된 스위치드-캐패시터 비율들에 따라 고정 임계 기준 전압값들(예를 들면, 전압 레벨들)을 발생한다.
기준 전압(미도시됨)은 역시 스위치드 캐패시터 블록들(428)에 연결되며, 스위치드 캐패시터 블록들(428)의 스위치드 캐패시터 비율들은 이 기준 전압 Vref로부터 고정 기준 전압값들을 만들어내고, 고정 기준 전압값들을 대응하는 복수의 전압 비교기들(426)의 각각에 공급한다. 전자회로 기술분야에서 통상의 기술을 가지고 본 발명의 이익을 가진 자라면, 스위치드 캐패시터 입력 플래시 ADC(100) 내의 비교기들에 이용된 고정 기준 전압값들을 발생시키기 위하여 그러한 정전용량 비율 스위칭 배열이 어떻게 구현될 수 있는지를 용이하게 이해할 수 있다.
복수의 비교기들(426)은 스위치드 캐패시터 블록들(428)를 통하여 필터 루트(116)에 연결된 차동 입력 Vin+와 Vin-에 연결되며, 이로써 샘플된 전압 Vin을 수신한다.
스위치드 캐패시터 블록들(428)은 Vin에 대한 온도계 인코딩을 만들어 내기 위하여 병렬로 동작하는 nlev-1 비교기들(426)에 대하여 nlev-1의 다른 고정 임계 전압들을 발생한다. 가급적이면, 이들 고정 임계 전압들은 입력 전압 샘플들 Vin의 균일한 양자화를 위하여 임계(k)=(nlev-2k)/(nlev-1)*Vref로부터 유도된다. 복수의 비교기들(426)로부터의 모든 출력들은 각 전압 샘플 Vin(n)을 위한 M 비트 워드를 발생시키는 nlev 라인 대 M 비트 인코더(432)에 제공되고, 결과적으로 nlev 라인 대 M 비트 인코더(432)로부터 멀티 비트 비트스트림(434)이 출력된다.
도 5는 랜덤 또는 의사 랜덤 시퀀스 발생기에 연결된 플래시 아날로그-디지털 변환기(ADC) 아키텍처에 근거한 가변 분해능 멀티 레벨 양자화기의 구체적인 블록도로, 여기서 도 2에 도시된 본 발명의 일실시예에 따른 시그마-델타 M 비트(M>1) 변조기로 이용되는 플래시 ADC의 각 비교기는 랜덤 또는 의사 랜덤 시퀀스 발생기에 의해 선택된 다양한 기준 임계들을 발생시키기 위한 스위치드-캐패시터 블록들을 구비한다. 가변 분해능 멀티 비트 양자화기(220)는 스위치드 캐패시터 블록(628)을 각각 갖는 복수의 전압 비교기들(626), 비교기 및 기준 전압 제어기(630), 분해능 시퀀스 N(n)을 갖는 랜덤 시퀀스 발생기(222) 및 N(n) 라인 대 M 비트 인코더(예를 들면, 온도계 인코더)를 포함한다.
스위치드 캐패시터 블록들(628)의 각각은 루프 필터(116)에서의 전압 샘플들 Vin을 수신하기 위해 채용되며, 나중에 더 상세하게 설명될 랜덤 시퀀스 발생기(222)에 의해 발생된 분해능 시퀀스 N(n)에 의해 결정된 스위치드 캐패시터 비율들에 따라 조절 임계 기준 전압값들(예를 들면 전압 레벨들)을 발생한다.
기준 전압(미도시됨)은 역시 스위치드 캐패시터 블록들(628)에 연결되며, 스위치드 캐패시터 블록들(628)의 스위치드 캐패시터 비율들은 이 기준 전압 Vref로부터 조절 기준 전압값들을 만들어내고, 복수의 전압 비교기들(626)의 개개의 대응하는 각각에 조절 기준 전압값들을 제공한다. 본 발명에 따르면, 특정한 전압 비교기(626)를 위해 다른 기준 전압값이 요구되는 경우, 분해능 시퀀스 N(n)에 따라 소망의 기준 전압값을 달성하기 위하여 정전용량의 다른 비율들로 스위칭하는 것은 간단한 일이다. 전자회로 기술분야에서 통상의 기술을 가지고 본 발명의 이익을 가진 자라면, 스위치드 캐패시터 입력 플래시 ADC(200) 내에서의 비교기들에 이용된 가변 정전용량 비율 스위칭 배열이 어떻게 구현될 수 있는지를 용이하게 이해할 수 있다.
복수의 비교기들(626)은 스위치드 캐패시터 블록들(628)를 통하여 필터 루트(116)에 연결된 차동 입력 Vin+와 Vin-에 연결되며, 이로써 샘플된 전압 Vin을 수신한다.
nlev-1 스위치드 캐패시터 블록들(628)은 Vin에 대한 온도계 인코딩을 만들어 내기 위하여 병렬로 동작하는 nlev-1 비교기들(626)을 위한 임계 전압들을 발생한다. 이 임계 전압들은 특히 플래시 변환을 행하는 동안에 이용된 N(n)-1 비교기들(626)의 수만큼 발생한다. 이용된 N(n)-1 비교기들(626)의 개수는 제공된 각 입력 전압 Vin 샘플을 위한 분해능 시퀀스 N(n) 값에 따른다. 입력 전압 샘플들 Vin에 대한 균일한 양자화를 위해, 임계 전압들은 공식(임계(k,n)=(N(n)-2k)/(N(n)-1)*Vref)에 의해 결정될 수 있다.
복수의 비교기들(626)로부터의 선택된 출력들은 각 전압 샘플 Vin(n)을 위해 M 비트 워드를 발생시키는 N(n) 라인 대 M 비트 인코더(632)에 제공되고, 결과적으로 N(n) 라인 대 M 비트 인코더(632)로부터 멀티 비트 비트스트림(634)을 출력한다. 비교기들(626)로부터 N(n)-1 출력들만, 각 입력 전압 샘플 n을 위해 M 비트 워드를 발생시키기 위해 이용되며, 이에 의해 M 비트 워드는 N(n) 개별값(예를 들면, 출력 레벨들)만 갖는다.
도 6은 플래시 아날로그-디지털 변환기(ADC) 아키텍처를 이용하는 양자화기를 갖는 가변 분해능(2, 3 또는 5 레벨들) 시그마-델타 5 레벨 변조기의 구체적인 블록도로, 여기서, 도 2 및 도 5에 도시된 본 발명의 일실시예에 따른 플래시 ADC의 각 비교기는 각 비교기의 요구된 임계를 발생시키기 위하여 스위치드-캐패시터 블록들을 구비한다. 이 실시예에서, 출력들(634a)은 여기에 참조로서 포함되는 미국등록특허 제7,102,558호에 상세하게 설명된 5 레벨 DAC가 어떤 분해능 시퀀스 N(n)을 위하여 이용되도록, -2, -1, 0, 1, 또는 2이다. 또한, 스위치드 캐패시터 블록들(628)의 두개만이 다르고, 그로부터 선택할 수 있는 2개의 임계들만을 갖기 때문에, 2, 3 또는 5 레벨들을 위한 스위치드 캐패시터 블록들(628)의 구현은 단순한다. 이 구현은 임계들이 액티브 비교기들을 위해 (N(n)-2k)/(N(n)-1)*Vref)에 일치하므로, 모든 N(n) 값들을 위해 균일한 양자화를 보증한다.
랜덤 시퀀스 발생기(222)는 랜덤 시퀀스 발생기(222)의 2 비트 출력(640)에서의 코드들(2 출력 레벨들(N(n)=2)을 위해 00b, 3 출력 레벨들(N(n)=3)을 위해 01b, 5 출력 레벨들(N(n)=5)을 위해 11b)를 랜덤하게 발생할 수 있다.
인코더(632)의 출력(634)에서의 5 레벨 비트스트림은 +2에 대해 010b, +1에 대해 001b, 0에 대해 000b, -1에 대해 111b-1, 그리고 -2에 대해 110b와 같이 3 비트(예를 들면, 2의 보수임)로 인코딩될 수 있다.
비교기들(626a, 626d)을 위한 스위치드 캐패시터 블록들은 같은 구현을 갖지만 Vref+/- 입력들은 반대이고, 비교기들(626b, 626c)에 대해서는 같은 구현을 갖는다.
N(n)=5인 경우, 모든 비교기들(626)이 이용되며, 여기서 비교기(626a)를 위한 임계는 ¾*Vref이고, 비교기(626b)를 위한 임계는 ¼*Vref이고, 비교기(626c)를 위한 임계는 -¼*Vref이고, 비교기(626d)를 위한 임계는 -¾*Vref이다.
N(n)=3인 경우, 비교기들(626a, 626d)만이 이용되며, 여기서 비교기(626a)를 위한 임계는 ½*Vref이고, 비교기(626b)를 위한 임계는 0이고, 비교기(626c)를 위한 임계는 0이고, 비교기(626d)를 위한 임계는 -½*Vref이다.
N(n)=2인 경우, 비교기(626b)만이 이용되며, 여기서 비교기(626a)를 위한 임계는 ½*Vref이고, 비교기(626b)를 위한 임계는 0이고, 비교기(626c)를 위한 임계는 0이고, 비교기(626d)를 위한 임계는 -½*Vref이다.
도 7은 단계 P1 동안에, 도 6에 도시된 가변 분해능(2, 3 또는 5 레벨들) 시그마-델타 5 레벨 변조기의 비교기들 1과 4로 이용되는 스위치드-캐패시터 블록의 스위칭 배열의 구체적인 블록도이다. 스위치드 캐패시터 시그마-델타 ADC의 도면과 상세한 설명을 위해서는 여기에 참조로서 포함되는 미국등록특허 제7,102,558호를 참조할 수 있다. 입력 전압 샘플의 단계 P1, 즉 초기화 단계(또는 리셋 단계) 동안에, 모든 캐패시터들(770-780)은 스위치들(752-766)을 통하여 공통 모드 전압 Vcm(예를 들어, 접지 또는 전원 공급 공통)로 방전된다.
도 8은 Vin과 3/4*Vref의 임계가 비교되는 단계 P2 동안의 도 7의 스위칭 배열의 블록도이다. 비교 단계 P2 동안에, 전하의 어느 정도 양이 출력 노드 Out+/-로 이동된다. 이 출력 노드는 플래시 ADC의 비교기들 중 어느 하나의 입력이고, 이 비교기는 단계 P2의 종점에서 래치된다. 단계 P2의 종점에서 이동된 전하의 양은 다음과 같다
4C*(Vin+ - Vin-) + 2C*B*(Vref- - Vref+) + C*A*(Vref- - Vref+)
단계 P2 동안에, 스위치들(740-750)이 온되고(닫히고) 스위치들(752-766)이 오프된(열린) 경우(A=1이고 B=1인 경우), 출력 노드 Out+/-에서의 전압은 다음과 동일하다.
(4C*(Vin+ - Vin-) + 3C*(Vref- - Vref+))/7C,
이를 다시 쓰면, (4*Vin - 3*(Vref))/7이 된다.
출력 노드 전압 Vout는 Vin > ¾*Vref인 경우 플러스이고, Vin < ¾*Vref인 경우 마이너스이므로, 그 임계는 ¾*Vref이다.
도 9는 Vin과 1/2*Vref의 임계가 비교되는 단계 P2 동안의 도 7의 스위칭 배열의 블록도이다. 단계 P2 동안에, 스위치들(740, 742, 748, 750, 756, 758)이 온되고(닫히고) 스위치들(744, 746, 752, 754, 760, 762, 764, 766)이 오프된(열린) 경우(A=0이고 B=1인 경우), 출력 노드 Out+/-에서의 전압은 다음과 동일하다.
(4C*(Vin+ - Vin-) + 2C*(Vref- - Vref+))/7C,
이를 다시 쓰면, (4*Vin - 2*(Vref))/7이 된다.
출력 노드 전압 Vout는 Vin > 1/2*Vref인 경우 플러스이고, Vin < 1/2*Vref인 경우 마이너스이므로, 그 임계는 1/2*Vref이다.
마찬가지로, 단계 P2 동안에, 스위치들(740, 744, 746, 750, 754, 760)이 온되고(닫히고) 스위치들(742, 748, 752, 756, 758, 762, 764, 766)이 오프된(열린) 경우(A=1이고 B=0인 경우), 임계는 1/4*Vref이 된다. 단계 P2 동안에, 스위치들(740, 750, 754, 756, 758, 760)이 온되고(닫히고) 스위치들(742, 744, 746, 748, 752, 764, 766)이 오프된(열린) 경우(A=1이고 B=0인 경우), 임계는 1/4*Vref이 된다. 단계 P2 동안에, 스위치들(740, 750)이 온되고(닫히고) 스위치들(742-748, 752-766)이 오프된(열린) 경우(A=0이고 B=0인 경우), 부호 검출기는 임계(예를 들면, 임계는 실질적으로 0V임)를 결정하기 위하여 이용될 수 있다.
그러므로, 단계 P2 동안에, 스위치들(742-748)를 선택적으로 턴오프 또는 턴온함으로써, 본 발명에 따르면, ADC(200)의 임계(들)은 5, 3, 2 레벨들 중의 하나일 수 있다. 그러므로, 상술한 바와 같이, 5 레벨 ADC(200)에 대한 임계들은 +3/4*Vref, +1/4*Vref, -3/4*Vref 및 -1/4*Vref이고, 3 레벨 ADC(200)에 대한 임계들은 +1/2*Vref, 및 -1/2*Vref이고, 2 레벨 ADC(200)를 위하여 부호 검출기가 예를 들어 약 0V의 임계를 이용될 수 있다. 단계 P2 동안에, 스위치들(742-748)의 턴오프 또는 턴온은 적합한 글루 로직(glue logic)(미도시됨)를 갖는 랜덤 시퀀스 발생기(222)에 의해 제어될 수 있다.
도 10은 어떤 임계 b/a*Vref를 발생시키는 스위치드-캐패시터 블록의 구체적인 블록도로, 여기서 그것의 스위칭 배열은 단계 P1에 동안에, 도 5에 도시된 가변 분해능 양자화기(플래시 ADC 구현)의 비교기들로 이용되도록 도시된다. 각 스위치드 캐패시터 블록(628)(도 5 참조)의 선택할 수 있는 스위치드 캐패시터 비율들은 기준 전압 Vref로부터 조절 기준 전압값들을 만들어 낸다. 이 스위치드 캐패시터 블록(628)은 스위치들(740, 750)을 통해, 각각 Vin+ 및 Vin-에 연결된 C값의 "a" 단위 캐패시터들("a"는 정수임)과, 스위치들(742, 748)을 통해, 각각 Vref+ 및 Vref-에 연결된 C값의 "b" 단위 캐패시터들("b"는 정수임)과, 및 스위치들(744, 746)의 배열을 통해, 각각 (Vref- 또는 Vin+) 및 (Vref+ 또는 Vin-)에 연결된 C값의 "c" 단위 캐패시터들("c"는 정수임)의 병렬 배열을 포함한다. 도 10은 단계 P1(리셋 단계)에서의 스위치드 캐패시터 블록(628)을 도시하며, 여기서 모든 캐패시터들은 스위치들(752-766)을 통해 공통 모드 전압 Vcm(768)에 연결되어 캐패시터들의 전하가 실질적으로 0V로 리셋되고, 이에 의해 단계 P1의 종점에서 V(Out+, Out-)=0이다.
도 11은 어떤 임계 b/a*Vref를 발생시키는 스위치드-캐패시터 블록의 구체적인 블록도로, 여기서 그것의 스위칭 배열은 단계 P2에 동안에, 도 5에 도시된 가변 분해능 양자화기(플래시 ADC 구현)의 비교기들로 이용되도록 도시된다. 스위치드 캐패시터 블록(628)(도 5 참조)은 스위치들(740, 750, 742, 748)은 턴온되어 있는 반면에 스위치들(752, 754, 760, 762)는 턴오프되어 있는 단계 P2(비교 단계)에 있다. 비교 단계 P2 동안에, 전하의 어느 정도 양이 출력 노드 Out+/-로 이동된다. 이 출력 노드는 플래시 ADC(도 5 참조)의 비교기들(626) 중 대응하는 하나의 입력에 연결되고, 이 비교기(626)의 출력은 단계 P2의 종점에서 래치된다. 단계 P2의 종점에서 이동된 전하의 양은 다음과 같다.
a*C*(Vin+ - Vin-) + b*C*(Vref- - Vref+).
그리고 출력 노드 Out+/-에서의 전압은 다음과 동일하다.
(a*C*(Vin+ - Vin-) + b*C*(Vref- - Vref+))/(a+b+c)*C).
이를 다시 쓰면, (a*Vin - b*(Vref))/(a+b+c)이 된다.
출력 노드 전압 Vout는 Vin > b/a*Vref인 경우 플러스이고, Vin < b/a*Vref인 경우 마이너스이므로 임계는 b/a*Vref이다. 이 구성으로, 희망하는 임계 입도를 얻을 수 있도록 충분한 캐패시터들이기만 하면, 어떤 b/a*Vref 임계는 설정될 수 있다. 도 10 및 도 11에 도시된 바와 같이, 역시 Vref+ 및 Vref- 노드들이 바뀌면, 어떤 -b/a 임계도 얻어질 수 있다. c 단위 캐패시터들을 수용한 캐패시터(784, 786)의 배열은 이들 캐패시터들이 두 단계에서 동일한 공통 전압 VCM(628)으로 충전되어 있으므로, 임계 계산에 기여하지 않으며, 따라서 두 단계들(P1, P2) 사이에 전하 이동에 기여하지 않는다.
균일한 양자화를 위하여, 고정 양자화기를 위한 비교기(k)의 임계는 임계(k)=(nlev-2k)/(nlev-1)*Vref)로부터 얻을 수 있고, 임계(k,n)=(N(n)-2k)/(N(n)-1)*Vref로부터 얻을 수 있다(상술한 바와 같이, N(n)은 2와 nlev 사이에 있음). 고정 양자화기를 위해 a=nelv-1이고 b=Abs(nlev-2k), 가변 양자화기를 위해 a(n)=N(n)-1 및 b(n)=Abs(N(n)-2k)이라고 가정하면, 스위치드 캐패시터 블록(628)은 고정 및 가변 분해능 양자화기들 모두를 위해, 임계에 대해 요구된 모든 희망하는 값들을 제공할 수 있고, 일반적으로 방법으로 균일한 양자화를 제공할 수 있다. N(n)-2k는 마이너스인 경우 도면에서 Vref+ 및 Vref- 노드들은 서로 바뀐다는 점에 주의해야 한다.
a(n)=N(n)-1이므로, 스위치들(740, 750)을 통해 Vin+/-에 연결된 캐패시터들의 개수는 균일한 양자화를 갖는 가변 분해능을 위해 각 샘플에서 달라진다. 이것은 스위치들(740, 750)을 이용할 수 있는 "A" 캐패시터들의 전체 개수 중에서 일부 또는 단지 하나에 연결된 복수의 병렬 스위치들로 나눔으로써 용이하게 행해질 수 있다. 이렇게 하여, 만약 "A" 캐패시터들의 전체 개수가 본래 이용가능하다면, 이후에 a(n) 캐패시터들만이 단계 P2 동안에 각 샘플에서 Vin+/-에 연결될 수 있고, 반면에 나머지 A-a(n)는 공통 전압 VCM(768)에 연결될 것이고, 도 10 및 도 11에 도시된 c 단위 캐패시터들의 일부가 될 것이다. c 단위 캐패시터 배열의 일부이므로, 그들은 임계(그들 전하 분배는 0임)의 확립에 어떤 영향을 미치지 않는다. N(n)는 2와 nlev 사이의 정수이므로, 요구된 캐패시터들의 최대 전체 개수 A는 nlev-1과 동일하다. 이 경우에 있어서, 이용할 수 있는 A=nlev-1 캐패시터들 중에서, a(n)=N(n)-1 캐패시터들은 단계 P2 동안에 Vin+/-에 연결될 것이고, nlev-1-a(n)=nlev-N(n) 캐패시터들은 단계 P2 동안에 공통 전압 VCM(768)에 연결된 c 단위 캐패시터 배열의 일부일 것이다.
b(n)=N(n)-2k이므로, 스위치들(742, 748)을 통해 Vref+/-에 연결된 캐패시터들의 개수는 각 샘플 n에서 균일한 양자화를 갖는 가변 분해능을 위하여 다르게 할 필요가 있다. 이것은 스위치들(742, 748)을 이용할 수 있는 캐패시터들의 전체 수 B 중에서 일부 또는 단지 하나에 연결된 복수의 병렬 스위치들로 나눔으로써 용이하게 행해질 수 있다. 이렇게 하여, 만약 "B" 캐패시터들의 전체 개수가 본래 이용가능하다면, 이후에 유일한 b(n) 캐패시터들은 단계 P2 동안에 각 샘플에서 Vin+/-에 연결될 수 있고, 반면에 나머지는 B-a(n) 공통 전압 VCM(768)에 연결될 것이고, 도 10 및 도 11에 도시된 c 단위 캐패시터들의 일부가 될 것이다. c 단위 캐패시터 배열의 일부이므로, 그들은 임계(그들 전하 분배는 0임)의 확립에 어떤 영향을 미치지 않는다. N(n)는 2와 nlev 사이의 정수이고, k는 1과 nlev-1 사이의 정수이므로, 요구된 캐패시터들의 최대 전체 수 B는 nlev-2와 동일하다. 이 경우에 있어서, 이용할 수 있는 B=nlev-2 캐패시터들 중에서, b(n)=N(n)-2k 캐패시터들은 단계 P2 동안에 Vin+/-에 연결될 것이고, nlev-2-b(n)=nlev-N(n)+2k-2 캐패시터들은 단계 P2 동안에 공통 전압 VCM(768)에 연결된 c 단위 캐패시터 배열의 일부일 것이다. b(n)이 마이너스이면, Vref+/-를 바꾸는 것이 요구되고, 같은 추론이 역시 b(n)=Abs(N(n)-2k)에 적용될 것이다.
어떤 N(n) 개수의 레벨들을 갖고, 적절한 균일 양자화를 실현하기 위하여, Vin+/- 및 Vref+/- 배열 모두에 이용된 캐패시터들의 최대 개수는 A=nlev-1이고 B=nlev-2이며, 그래서 캐패시터들의 전체 개수는 2*(nlev-1)+2*(nlev-2)=4*nlev-6이다. C 값의 이들 (4*nlev-6) 단위 캐패시터들 중에서, 각 샘플 n에서 도 10 및 도 11에 도시된 스위치들(780, 790)의 배열에서의 캐패시터들의 수는 a(n)=N(n)-1과 동일하고, 각 샘플 n에서 도 10 및 도 11에 도시된 스위치들(782, 788)의 배열에서의 캐패시터들의 수는 b(n)=Abs(N(n)-2k)과 동일하다. 따라서 단위 캐패시터들의 나머지는 수는 c(n)=A+B-a(n)-b(n)=2*nlev-3-(N(n)-1)-Abs(N(n)-2k)와 동일하고, 각 샘플 n에서 스위치들(784, 786)의 배열에서 연결된다. a(n) 또는 b(n) 구성들에 c(n) 단위 캐패시터들의 재할당은 단계 P2에서, 스위치들(744, 746)의 배열 내의 선택된 스위치들을 턴온과 스위치들 (756, 758)의 선택된 배열을 턴오프함으로써 만들어진다. 이렇게 하여, 희망하는 임계 입도를 얻기 위하여 적당한 방법으로 구분되는 단위 캐패시터들과 연관 캐패시터들의 전체 개수에서 충분하기만 하면, 각 비교기 k를 위하여 각 샘플에서 캐패시터들의 이 가변 분배에 의해 실현된 임계는 임계(k,n)=(N(n)-2k)/(N(n)-1)*Vref이다.
본 발명이 특정 실시예를 참조하여 특별히 도시되고 설명되었지만, 이러한 참조는 본 발명의 한정을 내포하지 않고 이러한 한정을 의미하지도 않는다. 개시된 본 발명은 이 기술분야의 당업자에 의해 형태와 기능에 있어서 수정물, 대체물, 및 등가물이 고려될 수 있다. 본 발명의 도시되고 설명된 실시예들은 단지 예로서, 본 발명의 범위를 한정하지 않는다.

Claims (20)

  1. 멀티 비트(M 비트, M>1, M=Floor(log2(nlev))) 시그마-델타 아날로그-디지털 변환기(ADC)의 가변 분해능(nlev>2) 양자화기를 더더링함으로써 원치않는 아이들 톤들을 저감하기 위한 장치에 있어서,
    멀티 비트(M 비트, M>1) 시그마-델타 변조기와,
    상기 멀티 비트(M 비트, M>1) 시그마-델타 변조기는,
    멀티-레벨 디지털-아날로그 변환기(ADC)와,
    상기 멀티-레벨 ADC에 연결된 아날로그 전압 가산 회로와,
    상기 아날로그 전압 가산 회로의 출력에 연결된 아날로그 루프 필터와,
    nlev(nlev>2)를 가지며, 상기 아날로그 루프 필터에 연결된 가변 분해능 양자화기와,
    상기 가변 분해능 양자화기에 연결되어, 상기 가변 분해능 양자화에서의 출력들을 이진 표현들로 변환하고, 상기 이진 표현들을 상기 멀티-레벨 DAC로 제공하는 인코더와, 및
    상기 가변 분해능 양자화기에 연결되어, 순서대로 복수의 랜덤 넘버 N(n)(N(n)는 2와 nlev 사이의 랜덤 정수들임)를 발생하는 랜덤 시퀀스 발생기를 포함하고,
    이에 의해, 상기 가변 분해능 양자화기의 분해능들은 상기 시그마-델타 변조기로 입력된 각 아날로그 전압 샘플을 위해 상기 복수의 랜덤 넘버들 N(n)의 개개의 대응하는 넘버들에 의해 결정되고,
    상기 멀티-레벨 DAC에 연결된 기준 전압과, 및
    상기 인코더에 연결되어, 상기 인코더에서의 이진 표현들을 수신하는 디지털 필터를 포함하는 것을 특징으로 하는 원치않는 아이들 톤 저감 장치.
  2. 제1항에 있어서,
    상기 랜덤 넘버 시퀀스 발생기는,
    R 비트 출력을 갖는 리니어 피드백 시프트 레지스터(LFSR)와,
    각각 다른 디지털 임계와, 상기 LFSR에 연결된 R-비트 디지털 입력과, 및 하나의 디지털 출력을 갖는 복수의 디지털 비교기와,
    상기 복수의 디지털 비교기의 상기 디지털 출력들에 연결된 입력들과 상기 가변 분해능 양자화기에 연결된 하나의 출력을 갖는 디지털 가산기를 포함하는 것을 특징으로 하는 원치않는 아이들 톤 저감 장치.
  3. 제2항에 있어서,
    상기 LFSR는 갈르와 LFSR인 것을 특징으로 하는 원치않는 아이들 톤 저감 장치.
  4. 제1항에 있어서,
    상기 가변 분해능 양자화기는 선택적으로 생성된 임계 전압들을 갖는 복수의 전압 비교기를 포함하는 플래시 ADC이고,
    상기 선택적으로 생성된 임계 전압들은 상기 복수의 랜덤 넘버들 N(n)에 의해 제어되는 것을 특징으로 하는 원치않는 아이들 톤 저감 장치.
  5. 제4항에 있어서,
    상기 선택적으로 생성된 임계 전압들은 상기 복수의 전압 비교기의 각각을 위한 스위치드 입력 캐패시터 비율들에 의해 결정되는 것을 특징으로 하는 원치않는 아이들 톤 저감 장치.
  6. 제1항에 있어서,
    상기 복수의 랜덤 넘버들 N(n)에 의해 결정된 상기 멀티-레벨 DAC의 레벨들은 아날로그 전압 샘플들을 받아들이는데 이용되는 것을 특징으로 하는 원치않는 아이들 톤 저감 장치.
  7. 제1항에 있어서,
    각 아날로그 전압 샘플과 상기 랜덤 넘버 시퀀스들 N(n)의 개개의 대응하는 시퀀스들의 발생은 실질적으로 동시에 발생하는 것을 특징으로 하는 원치않는 아이들 톤 저감 장치.
  8. 제1항에 있어서,
    각 아날로그 전압 샘플과 상기 랜덤 넘버 시퀀스들 N(n)의 개개의 대응하는 시퀀스들의 발생은 실질적으로 주파수 fs 간격들로 발생하는 것을 특징으로 하는 원치않는 아이들 톤 저감 장치.
  9. 제1항에 있어서,
    상기 복수의 랜덤 넘버들 N(n)에 근거한 상기 가변 분해능 플래시 ADC에서의 출력들은 상기 이진 표현들로 변환하기 위하여 이용되는 것을 특징으로 하는 원치않는 아이들 톤 저감 장치.
  10. 제1항에 있어서,
    상기 복수의 랜덤 넘버들은 복수의 의사 랜덤 넘버들이고,
    상기 랜덤 시퀀스 발생기는 의사 랜덤 시퀀스 발생기인 것을 특징으로 하는 원치않는 아이들 톤 저감 장치.
  11. 제1항에 있어서,
    상기 가변 분해능 양자화기는 복수의 양자화기를 포함하고,
    상기 복수의 양자화기들의 적어도 하나는 가변 분해능 양자화기인 것을 특징으로 하는 원치않는 아이들 톤 저감 장치.
  12. 제1항에 있어서,
    상기 시그마-델타 변조기는 멀티-루프인 것을 특징으로 하는 원치않는 아이들 톤 저감 장치.
  13. 멀티 비트(M 비트, M>1, M=Floor(log2(nlev))) 시그마-델타 아날로그-디지털 변환기(ADC)의 가변 분해능 nlev(nlev>2) 양자화기를 더더링함으로써 원치않는 아이들 톤들을 저감하기 위한 방법에 있어서,
    랜덤 시퀀스 발생기를 이용하여 랜덤 시퀀스 내에 랜덤 넘버들 N(n)(N(n)는 2와 nlev 사이의 랜덤 정수들임)를 발생하는 단계와,
    상기 랜덤 넘버들 N(n)로, 가변 분해능 양자화기의 임계 전압들과 개별 출력 레벨들의 수(nlev)를 제어하는 단계와,
    상기 랜덤 넘버들 N(n)에 근거하여, 상기 가변 분해능 양자화기에서의 출력을 이진 표현들로 인코딩하는 단계와,
    상기 이진 표현들로, 멀티-레벨 디지털-아날로그 변환기(DAC)에서의 출력 전압값들을 제어하는 단계와,
    아날로그 전압 가산 회로에서의 입력 전압 샘플들에 상기 멀티-레벨 DAC에서의 상기 전압값들을 가산하는 단계와,
    아날로그 루프 필터에서 상기 전압값들과 상기 입력 전압 샘플들의 합을 필터링하는 단계와, 및
    상기 가변 분해능 양자화기에 상기 전압값들과 상기 입력 전압 샘플들의 상기 필터링된 합을 제공하는 단계를 포함하는 것을 특징으로 하는 원치않는 아이들 톤 저감 방법.
  14. 제13항에 있어서,
    상기 랜덤 넘버들 N(n)의 시퀀스를 발생하는 단계는,
    R-비트 출력을 갖는 리니어 피드백 시프트 레지스터(LFSR)를 제공하는 단계와,
    각각 다른 디지털 임계와, 상기 LFSR에 연결된 R-비트 디지털 입력과, 및 하나의 디지털 출력을 갖는 복수의 디지털 비교기를 제공하는 단계와,
    상기 복수의 디지털 비교기의 디지털 출력들에 연결된 입력들과 상기 가변 분해능 양자화기에 연결된 하나의 출력을 갖는 디지털 가산기를 제공하는 단계를 포함하고,
    이에 의해, 상기 랜덤 넘버들 N(n)의 시퀀스가 발생되는 것을 특징으로 하는 원치않는 아이들 톤 저감 방법.
  15. 제14항에 있어서,
    상기 LFSR는 갈르와 LFSR인 것을 특징으로 하는 원치않는 아이들 톤 저감 방법.
  16. 제13항에 있어서,
    상기 가변 분해능 양자화기의 임계 전압들과 개별 출력 레벨들의 수(nlev)를 제어하는 단계는, 선택적으로 생성된 임계 전압들을 갖는 복수의 전압 비교기를 포함하는 플래시 ADC의 임계 전압들과 개별 출력 레벨들의 수(nlev)를 제어하는 단계를 포함하고,
    상기 선택적으로 생성된 임계 전압들은 상기 복수의 랜덤 넘버들 N(n)에 제어되는 것을 특징으로 하는 원치않는 아이들 톤 저감 방법.
  17. 제16항에 있어서,
    상기 선택적으로 생성된 임계 전압들은 상기 복수의 전압 비교기의 각각을 위한 스위치드 입력 캐패시터 비율들에 의해 결정되는 것을 특징으로 하는 원치않는 아이들 톤 저감 방법.
  18. 제13항에 있어서,
    상기 복수의 랜덤 넘버들을 생성하는 단계는, 의사 랜덤 시퀀스 발생기로 의사 랜덤 시퀀스 내에 의사 랜덤 넘버들 N(n)(2와 nlev 사이의 의사 랜덤 정수들임)을 생성하는 단계를 포함하는 것을 특징으로 하는 원치않는 아이들 톤 저감 방법.
  19. 제1항에 있어서,
    상기 가변 분해능 양자화기는 복수의 양자화기를 포함하고,
    상기 복수의 양자화기들의 적어도 하나는 가변 분해능 양자화기인 것을 특징으로 하는 원치않는 아이들 톤 저감 방법.
  20. 제13항에 있어서,
    상기 시그마-델타 변조기는 멀티-루프인 것을 특징으로 하는 원치않는 아이들 톤 저감 방법.
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