JP2007243620A - Δς型ad変換器 - Google Patents
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Abstract
【解決手段】 ΔΣ型AD変換器であって、ΔΣ変調器10と、前記ΔΣ変調器10の出力をカウントするマルチビットカウンタ20と、前記マルチビットカウンタ20の出力のフィルタ処理を行うデシメーションフィルタ2とを備え、前記マルチビットカウンタ20は、前記ΔΣ変調器10から出力される1ビットデータを所定の期間毎にカウントして、マルチビットデータとして出力する。
【選択図】 図1
Description
ΔΣ変調型ADCの基本的構成は、例えば概略的に図15に示すブロック図のように表され、前段にアナログ回路としてΔΣ変調器101を配置し、後段にデジタルデシメーションフィルタ102を配置した構成となっている。
このΔΣ変調型ADCでは、前記ΔΣ変調器101におけるコンパレータ出力となるデジタルデータ列(通常1ビットのデータ列となる)に対して、前記デジタルデシメーションフィルタ102によるフィルタ処理を行って高周波量子化雑音成分を取り除くことにより、A−D変換されたデジタルデータを得ることができる。
この場合、サンプリング周波数は、アナログ入力のもつ信号周波数成分よりも十分速くとるオーバーサンプリングを行うようにしており、例えばオーバーサンリングレシオ(信号周波数とサンプリング周波数の半分との比の値)が100〜200となるように設定される。
また、オーバーサンプリングレシオを上げたり、ΔΣ変調器を1ビット出力ではなくマルチビット出力化したりすることによっても、中〜高精度A−D変換器を構成することが可能である。
ΔΣ変調型ADCをマルチビット出力化した例としては、例えば特許文献1に示されるようなマルチビットΔΣAD変換器が挙げられる。
また、多次のΔΣ変調型ADCでは、ノイズシェイピングにより量子化雑音の高周波成分が増加するため、これを十分減衰させるために、後段に配置するデジタルデシメーションフィルタとして急峻なカットオフ特性をもつ高次のデジタルフィルタを用いることが必要となる。これにより、処理能力が増してデジタル回路が大規模となりコストアップとなる。またフィルタ群遅延が大きくなるため、高速な応答性が求められる場合はデジタルフィルタの設計が煩雑になってしまう。
このため、例えばGND電位やVDD電位の入力をA−D変換することができず、例えばダイアグ(自己診断)を目的として特定端子のGNDショート検出に使用しようとした場合に、A−D変換を正常に行うことができなくなる。
なお、これに対して一次ΔΣ変調器の場合は、積分器出力は入力電圧によって決まるため、サンプリングキャパシタと積分キャパシタの比を適切に小さくしておけば、電源電圧のフルレンジを入力電圧範囲とするレイル・トゥ・レイル入力のΔΣ変調型ADCを実現することが可能となる。
即ち、請求項1記載のごとく、ΔΣ型AD変換器であって、ΔΣ変調器と、前記ΔΣ変調器の出力をカウントするカウンタと、前記カウンタの後段に配置され、該カウンタの出力のフィルタ処理を行うデシメーションフィルタとを備え、前記カウンタは、前記ΔΣ変調器が備える量子化器の出力を一定期間カウントし、そのカウント結果をマルチビットデータとして一定期間ごとに出力し、前記デシメーションフィルタにより、前記カウンタから一定期間ごとに出力されるマルチビットデータに対してデジタルフィルタ処理を行うことで最終デジタルデータを得る。
これにより、ΔΣ変調器を低次化して、ΔΣ型AD変換器の低コスト化を図ることが可能になるとともに、小規模なアナログ回路にて、より高精度なA−D変換器を実現することが可能となる。
また、各素子のサイズを小さくして、ΔΣ変調器全体のチップ面積を小さくすることができるとともに、回路設計を容易化することができる。
このように、ΔΣ変調器を1次ΔΣ変調器に構成することで、いわゆるレイル・トゥ・レイル入力が可能となって、入力電圧範囲が広くすることができる。
また、ΔΣ変調器を1個の積分器で構成することができるるとともに、量子化雑音の高周波成分が減少するため、後段のデシメーションフィルタの設計が容易となり、ΔΣ型AD変換器を小規模な回路で構成することができる。
印加するディザー電圧波形を、このような周期パターンの波形とすることで、本ΔΣ変調型AD変換器の高精度化を図ることが可能となる。
これにより、低い誤差で安定した正確なディザー電圧を発生して、コンパレータに印加することが可能となる。
印加するディザー電圧波形を、このような周期パターンの波形とすることで、本ΔΣ変調型AD変換器の高精度化を図ることが可能となる。
また、各素子のサイズを小さくして、ΔΣ変調器全体のチップ面積を小さくすることができるとともに、回路設計を容易化することができる。
該ΔΣ変調型ADCは、アナログデータが入力されマルチビットデータを出力するオーバーサンプリング擬似マルチビットΔΣ変調器(以降、「OSPMBΔΣ変調器」と記載する)1と、出力されたマルチビットデータに対してデジタルフィルタ処理を施すデシメーションフィルタ2とを備えた、オーバーサンプリング擬似マルチビットΔΣ変調型A−D変換器(Oversampled Pseudo−Multi−bit Delta−Sigma Analog−to−Digital Converter:以降、「OSPMBΔΣADC」と記載する)に構成されている。
また、OSPMBΔΣ変調器1の後段に配置されるデシメーションフィルタ2は、この一定間隔毎に出力されるマルチビットデータに対してデジタルフィルタ処理を行い、そのフィルタ処理の結果、A−D変換された最終的なデジタルデータが得られる。
つまり、前記カウンタ20が、前記ΔΣ変調器10が備える量子化器の出力を一定期間カウントし、そのカウント結果をマルチビットデータとして一定期間ごとに出力し、前記デシメーションフィルタ2により、前記カウンタ20から一定期間ごとに出力されるマルチビットデータに対してデジタルフィルタ処理を行うことで最終デジタルデータを得るようにしている。
従って、OSPMBΔΣADCに要求される精度が同じであれば、ΔΣ変調器10を低次化(例えば2次→1次のΔΣ変調器に)することができる。つまり、積分器の個数を減らして、低コスト化を図ることができる。
これにより、本OSPMBΔΣADCにおいては、小規模なアナログ回路にて、より高精度なA−D変換器を実現することが可能となる。
また、ΔΣ変調器10におけるオペアンプのオフセットやフリッカノイズが問題となる場合は、CDS(Correlated Double Sampling)などのオフセットキャンセル技術を用いてこれを除去すれば、アナログ回路内の個々の素子を、熱雑音限界まで小さくすることができる。
従って、デジタルフィルタとしては下位ビットの分解能向上分のみを演算処理すればよいこととなり、デシメーションフィルタ2に対する性能要求を大幅に緩和することができる。
例えば、前記マルチビットカウンタ20を8ビットに構成し、OSPMBΔΣADCにおける最終的なA−D変換分解能として14ビットを得ようとした場合、デシメーションフィルタ2としては残りの(14ビット−8ビット=)6ビット分の分解能アップの処理をすればよいこととなり、1ビット出力から14ビット分解能まで量子化雑音を取り除く場合に比べて、デシメーションフィルタ2ヘの負荷を大幅に低減することができる。
その結果、演算処理量を大幅に低減することができ、デシメーションフィルタ2を小ロジック規模で低コスト、かつ高速応答なものにすることができる。
特にシステムの電源電圧が比較的高い、または耐圧・信頼性等の制約で微細なCMOS素子を使用することができない場合でも、デシメーションフィルタ2の演算量を低減して回路規模を大幅に減少させることができる。
従って、本OSPMBΔΣADCは、入力信号が比較的低速であり、ΔΣ変調器10が入力信号に比べて十分高速な応答速度を有しているときに、そのスピードよりも回路の高精度化を優先したい場合や、より回路規模を小さくして低コスト化を図りたい場合等に、特に有効である。
本OSPMBΔΣADCでは、ΔΣ変調器10を低次化することができるが、究極に低次化した形態が1次ΔΣ変調器を用いた場合となる。
ΔΣ変調器10を1次ΔΣ変調器に構成すると、該ΔΣ変調器10を1個の積分器で構成することができる。さらに、量子化雑音の高周波成分が減少するため、後段のデシメーションフィルタ2の設計が容易となり、アナログ回路・デジタル回路共に最小規模で構成することができる。
例えば、ダイアグ(端子のオープン・ショート検出)用にも用いることが可能となる。
これを低減するためにΔΣ変調器10に適当なディザー(Dither)を重畳することができる。
図3には、OSPMBΔΣ変調器1のブロック線図によるモデルを示している。なお、ここで、N=2n回のサンプリンクタイミング差は無視している。
このOSPMBΔΣ変調器1をデジタル出力特性だけで見れば、さらに簡単化して図4示す簡易モデルのように表すこともできる。
結果として、図3、図4に示したOSPMBΔΣ変調器1は、サンプリングタイミング差を考慮しなければ、マルチビット量子化器11を使った1次のΔΣ変調器と同等の動作をすることとなる。
ディザー電圧印加回路13は、2組の入力トランジスタ差動対を有するコンパレータ12と、該各入力トランジスタ差動対の制御端子に接続される抵抗分圧回路となるディザー電圧発生部13aとで構成されており、該ディザー電圧発生部13aにおいて、各抵抗R1〜R6による抵抗分圧と各スイッチS0〜S4とによりディザー電圧を発生している。
これらの入力トランジスタ差動対(M1・M2)・(M3・M4)の共通ソースは、それぞれ定電流源I01・I02でバイアスされており、コンパレータ12は、この2つの入力トランジスタ差動対(M1・M2)・(M3・M4)の電流の和に対して比較処理を行うように構成されている。
このように、積分器出力に所定のディザー電圧を印加するように構成している。
また、コンパレータ2の比較動作時は、各入力トランジスタは飽和領域で動作する。
一方、ディザー電圧が印加される前記コンパレータ12は、2つの入力トランジスタ差動対(M1・M2)・(M3・M4)を、それぞれ定電流源I0l・I02でバイアスしており、コモンモードの変化に対しても安定した正確なディザー電圧を重畳できることとなっている。
従って、前記ディザー電圧印加回路13では、極めて正確なディザー電圧パターンを印加することが可能となる。
ここでは各入力トランジスタ差動対(M1・M2)・(M3・M4)としてNMOSトランジスタを使っているが、図10に示すように、PMOSトランジスタを用いても同様に構成することができる。
図11(a)に示すパターンは、正電圧期間Raと負電圧期間Rbとを周期的に繰り返す周期パターンであり、該正電圧期間Raおよび負電圧期間Rbの途中部に、それぞれ電圧が変位する変位点Caおよび変位点Cbを有している。
正電圧期間Raにおける変位点Caでは、電圧S1から電圧S2へ低下しており、負電圧期間Rbにおける変位点Cbでは、電圧S4から電圧S3へ上昇している。
つまり、変位点Ca・Cbでの電圧変化は、変位点Ca・Cb前後で電圧の極性が変わる程の大きな変化ではなく、変位点Ca・Cb前後で電圧の極性が変化しない程度の小さな変化となっている。
また、正電圧期間Raでは変位点Ca前後で電圧S1から電圧S2へ低下し、負電圧期間Rbでは変位点Cb前後で電圧S4から電圧S3へ上昇しているといったように、各変位点Ca・Cbにおける電圧の変位方向(低下または上昇)が、正電圧期間Raと負電圧期間Rbとで異なっている。
図11(b)に示すパターンは、正電圧期間Raと負電圧期間Rbとを周期的に繰り返す周期パターンであり、該正電圧期間Raおよび負電圧期間Rbの途中部に、それぞれ電圧が変位する変位点Caおよび変位点Cbを有している。
正電圧期間Raにおける変位点Caでは、電圧S2から電圧S1へ上昇しており、負電圧期間Rbにおける変位点Cbでは、電圧S3から電圧S4へ低下している。
つまり、変位点Ca・Cbでの電圧変化は、変位点Ca・Cb前後で電圧の極性が変わる程の大きな変化ではなく、変位点Ca・Cb前後で電圧の極性が変化しない程度の小さな変化となっている。
また、正電圧期間Raでは変位点Ca前後で電圧S2から電圧S1へ上昇し、負電圧期間Rbでは変位点Cb前後で電圧S3から電圧S4へ低下しているといったように、各変位点Ca・Cbにおける電圧の変位方向(低下または上昇)が、正電圧期間Raと負電圧期間Rbとで異なっている。
S1=(3/8)・(Cs/Cf)・Vref
S2=(1/4)・(Cs/Cf)・Vref
S3=−(1/4)・(Cs/Cf)・Vref
S4=−(3/8)・(Cs/Cf)・Vref
となる電圧に設定される。
S1=(5/8)・(Cs/Cf)・Vref
S2=(1/4)・(Cs/Cf)・Vref
S3=−(1/4)・(Cs/Cf)・Vref
S4=−(5/8)・(Cs/Cf)・Vref
となる電圧に設定することもできる。
印加するディザー電圧波形を、このような周期パターンの波形とすることで、本OSPMBΔΣADCの高精度化を図ることが可能となっている。
これにより、前記ソフトウェアのプログラムの変更によりA−D変換の精度や速度等の特性を容易に変更することができ、システムの要求仕様によって信号処理の特性を容易に変えられるという自由度を有した、リコンフィギュラブルな(再構成可能な)A−D変換器を構成することができる。
また、高速応答性が必要な信号過渡時にはデジタルデシメーションフィルタのカットオフ周波数を上げて遅延時間を少なくし、逆に高速応答性が必要でない信号安定時にはカットオフ周波数を下げて分解能を上げるなどといったように、信号状態によってフィルタ特性を適宜変更することも、ソフトウェアのプログラム変更により容易に実現することができる。
また、マルチビットカウンタ20側ではリセット動作を行わず、デジタルプロセッサにより構成されるデシメーションフィルタ2側で、直前のマルチビットカウンタ20からのカウンタ出力との差をとることにより、所定期間中のカウント値を求めるといったように、マルチビットカウンタ20をリセットしなくても、リセットしたのと同様の動作を実現することができる。
このように、デシメーションフィルタ2側で所定期間中のカウント値を求めるように構成することで、マルチビットカウンタ20にリセット機能を設ける必要がなくなり、該マルチビットカウンタ20を簡単な構成のアップカウンタにて構成することができ、OSPMBΔΣADCの回路規模をシンプルで低コストなものにすることができる。
この例では、ΔΣ変調器10とマルチビットカウンタ20とを有するOSPMBΔΣ変調器1を一つのセンサ信号処理IC内に組み込み、デシメーションフィルタ20としてマイコンを用いている。また、マルチビットカウンタ20としては8ビットカウンタを用いている。
デシメーションフィルタ2は、マルチビットカウンタ20からの256クロック毎に出力される8ビットデータに対してデジタルデシメーションフィルタ処理を施し、A−D変換された最終デジタル値を演算する。
なお、マルチビットカウンタ20としては、256クロック毎にリセットして再カウントする構成のものでも良いし、リセット無しのアップカウンタとして、マイコン側にて直前のカウンタ出力との差をとることによって所定期間中のカウント値を求める構成のものであってもよい。
また、マルチビットカウンタ20は、ΔΣ変調器10と同一のチップ側に設けてもよいし、逆にOSPMBΔΣ変調器1側から、1ビットデジタルデータをデシメーションフィルタ2が構成されるマイコン側へ送り、マイコン側でこれをカウントして該マイコンに構成されるデシメーションフィルタ2に出力するように構成してもよい。
さらに、デシメーションフィルタ20としてプログラマブルなプロセッサを用いることにより、システムの要求に応じて精度や速度を任意に変えられるフレキシブルで低コストなA−D変換器を構成することができる。
なお、本例のOSPMBΔΣADCは、入力信号に対してΔΣ変調器10の演算速度に十分な余裕がある場合に特に有効であり、多次の1ビットΔΣADCを使用した場合に比べて、ΔΣ変調器10とデシメーションフィルタ2の回路規模や面積を数分の一程度に低減することができるため、システムコストを大きく削減することが可能となる。
これにより、回路は複雑なスイッチコントロールロジック等を必要とせず、極めてシンプルに構成することができ、新規に回路開発を行う場合も短期間・低リスクで開発することができる。
このように、新規ICを設計するにあたって、回路がシンプルであるということは、回路占有面積が小さく低量産コストである、ということに加えて、試作回数や開発コストの低減が可能、開発期間短縮が可能、および低リスクである、という開発過程における大きなメリットを有している。
2 デシメーションフィルタ
10 ΔΣ変調器
13 ディザー電圧印加回路
20 マルチビットカウンタ
Claims (5)
- ΔΣ型AD変換器であって、
ΔΣ変調器と、
前記ΔΣ変調器の出力をカウントするカウンタと、
前記カウンタの後段に配置され、該カウンタの出力のフィルタ処理を行うデシメーションフィルタとを備え、
前記カウンタは、前記ΔΣ変調器が備える量子化器の出力を一定期間カウントし、そのカウント結果をマルチビットデータとして一定期間ごとに出力し、
前記デシメーションフィルタにより、前記カウンタから一定期間ごとに出力されるマルチビットデータに対してデジタルフィルタ処理を行うことで最終デジタルデータを得る、
ことを特徴とするΔΣ型AD変換器。 - 前記ΔΣ変調器は、1次ΔΣ変調器に構成される、
ことを特徴とする請求項1に記載のΔΣ型AD変換器。 - 前記ΔΣ変調器はディザー電圧印加回路を有しており、
前記ディザー印加回路により印加されるディザーパターンは、
正電圧期間と負電圧期間とを周期的に繰り返す周期パターンであり、
前記正電圧期間および負電圧期間の途中部に、それぞれ電圧が変位する変位点を有し、
前記各変位点における変位前後での電圧の極性は同じであり、
前記変位点における電圧の変位方向が、正電圧期間と負電圧期間とで異なる、
ことを特徴とする請求項1または請求項2に記載のΔΣ型AD変換器。 - 前記ΔΣ変調器はディザー電圧印加回路を有しており、
前記ディザー電圧印加回路は、
2組の入力トランジスタ差動対を有するコンパレータと、
前記各入力トランジスタ差動対の制御端子に接続される抵抗分圧回路とを備える、
ことを特徴とする請求項1または請求項2に記載のΔΣ型AD変換器。 - 前記ディザー印加回路により印加されるディザーパターンは、
正電圧期間と負電圧期間とを周期的に繰り返す周期パターンであり、
前記正電圧期間および負電圧期間の途中部に、それぞれ電圧が変位する変位点を有し、
前記各変位点における変位前後での電圧の極性は同じであり、
前記変位点における電圧の変位方向が、正電圧期間と負電圧期間とで異なる、
ことを特徴とする請求項4に記載のΔΣ型AD変換器。
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