KR950007465B1 - 엔코딩 장치 및 이를 구비한 아나로그-디지탈 및 디지탈-아나로그 변환기 - Google Patents

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아르트 페르디난트 스티크포르트 에두
헤르마누스 마리아 반 뢰르문트 아루투르
요하네스 안나 노스 페테르
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엔.브이 필립스 글로아이람펜파브리켄
이반 밀러 레르너
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Abstract

내용 없음.

Description

엔코딩 장치 및 이를 구비한 아나로그-디지탈 및 디지탈-아나로그 변환기
제1도는 1-비트 엔코딩 장치를 구비한 아나로그-디지탈 변환기의 기본선도.
제2도는 본 발명에 따른 1-비트 엔코딩 장치의 기본선도.
제3도는 제2도에서 도시된 장치에서 사용된 양자화기의 입력 신호 함수로서 출력 신호 도시.
제4도는 제2도에서 도시된 장치에 제한기의 입력 신호 함수로서 출력 신호를 도시.
제5도는 제2도에서 비선형부의 입력 신호 함수로서 출력 신호 도시.
제6도는 구형파 입력 신호에 대해 제한기의 최대 출력 신호와 제2도의 양자화기의 출력 신호간의 비의 함수로서 비선형부의 최대 전달을 도시.
제7도 내지 11도는 3차 루프 필터를 구비한 제2도의 장치에 대한 동작을 도시.
제12 내지 14도는 4차 루프 필터를 구비한 제2도의 장치에 대한 동작을 도시.
제15a 및 15b도는 제2도에서 도시된 장치에 대한 두 변형을 도시.
제16도는 제15a도에서 도시된 장치에 대한 변형을 도시.
제17도는 제16도에서 도시된 장치에 대한 또 다른 변형을 도시.
제18도는 제17도에서 도시된 장치에 대한 스위치형 캐패시터 변형을 도시.
제19도는 1-비트 엔코딩 장치를 구비한 디지탈-아나로그 변환기의 기본선도.
제20도는 제19도에서 도시된 변환기에서 사용하도록 의도된 1-비트 엔코딩 장치를 도시.
제21도는 제20도의 엔코딩 장치에서 장치(90)에 대한 진리표.
제22도는 제20도에서 도시된 바와 같은 엔코딩 장치의 3차 루프 필터의 블럭선도.
제23도는 제19도에서 도시되며 3차 루프 필터를 구비한 1-비트 엔코딩 장치에 대한 신호 대 잡음비를 도시.
* 도면의 주요부분에 대한 부호의 설명
1 : 아나로그-디지탈 변환기 2 : 아나로그 입력 필터
6 : 디지탈 필터 10 : 합산 회로
14 : 양자화기 23 : 제한기 회로
28 : 루프 필터 34, 35, 36, 37 : 지연 수단
40 : 적분기 41, 51, 52, 53 : 증폭기
81 : 보간 필터
본 발명은 입력 신호를 1-비트 엔코드 신호로 변환하는 양자화기 및 양자화기에 의해 초래된 양자화 에러 신호를 양자화기 입력으로 궤환하는 에러 궤환 수단을 구비하는 엔코딩 장치에 관한 것으로, 상기 양자화기는 입력 신호를 수신하는 입력 및 1-비트 엔코드 신호를 공급하는 출력을 구비하며, 상기 에러 궤환 수단은 입력 및 출력을 갖는 적어도 3차 필터를 구비한다.
이러한 장치는 아나로그-디지탈 변환기 및 디지탈-아나로그 변환기에서 사용하기에 적합하다.
아나로그-디지탈 변환에 있어서, 아나로그 신호의 대역폭은 아나로그 저역통과 필터에 의해 샘플링 주파수의 절반으로 통상 제한되며, 이 아나로그 신호의 대역폭은 아나로그 저역통과 필터에 의해 샘플링 주파수의 절반으로 통상 제한되며, 이 아나로그 저역통과 필터를 거친 후에 샘플링 및 양자화가 실행된다. 이러한 방법으로, 예를들어 44.1KHz 주파수를 갖는 아나로그 오디오 신호가 샘플되어 16-비트 펄스 코드 변조 신호로 변환될 수 있다.
이러한 아나로그-디지탈 변환은 신호 대역 이상에서 필요로 되는 주파수의 롤-오프(roll-off) 및 16-비트 양자화에 필요로 되는 정확도를 고려해 볼때, 아나로그 입력 필터 및 양자화기에 매우 엄중한 필요조건을 부과하게 된다. 아나로그-디지탈 변환기에서 입력 필터에 부과되는 엄중한 필요조건을 보다 완화하기 위해서, 1-비트 양자화기에 의한 입력 신호를 최고 신호 주파수의 약 2배보다 실제로 높은 샘플링 주파수를 갖는 1-비트 신호로 변환하는 것이 공지되어 있다. 추출(decimating) 필터에 의해, 이러한 1-비트 신호는, 예를들어, 보다 낮은 샘플링 주파수를 갖는 16-비트 펄스 코드 변조 신호로 변환될수 있다. 추출필터는 하향 샘플러가 후속되는 디지탈 저역통과 필터를 구비한다. 저역통과 필터는 신호대역 이상에서 급경사진 롤-오프를 갖도록 필요로 되며, 상기 신호 대역은 아나로그 필터에서보다 디지탈 필터에서 쉽게 실현된다. 1-비트 엔코딩 장치는 양자화기에 의해 발생된 양자화 에러가 입력 신호가 양자화기에 인가되기 전에 루프 필터를 통해 입력 신호에서 제외되는 장치일 수 있다. 만일 이 루프 필터의 전달 함수가 신호 대역내에서는 실제로 1이며 이 대역이상에서는 급격하게 롤오프한다면, 이것은 신호 대역내에서 1-비트 엔코드 신호에서 양자화 에러에 상응하는 양자화 잡음이 신호 대역 외부에서는 양자화 잡음의 증가를 희생하여 감쇄되는 것을 보증한다.
디지탈-아나로그 변환기에서도 동일한 엔코딩 장치가 사용될 수 있으며, 이 변환기에서는, 예를들어, 44.1KHz의 샘플링 주파수를 갖는 16-비트 펄스 코드 변조 신호가 먼저 보간 필터에 의해 176.4KHz의 샘플이 주파수를 갖는 28-비트 엔코드 신호로 변환되며, 차후에는 엔코딩 장치에 의해 1-비트 신호로 재변환되어지며, 상기 양자화 에러는 루프 필터를 통해 입력 신호에서 제외된다. 또한 이것은, 신호 대역 이상에서는 이 잡음의 증가를 희생하여 신호 대역내에서 1-비트 신호의 양자화 잡음 감소를 가져온다. 다음에 1-비트 출력 신호가 실질 1-비트 디지탈-아나로그 변환기에 인가되며, 이 변환기는 비교적 간단한 방법으로 실현될수 있다.
서문에서 한정된 형의 엔코딩 장치는 독일 특허 명세서 제3,021,021호에서 공지되어 있으며, 상기 특허 명세서에서는, 상술된 바와 같은 동일한 방법으로 디지탈-아나로그 변환기에서 양자화 잡음을 감소시키기 위해 상기 장치를 사용하였다. 상기 특허 명세서에서는 또한 신호 대역내에서 양자화 잡음의 감소는 루프 필터의 차수가 높음에 따라 증가한다고 기술되어 있다. 상기 특허 명세서에서 기술된 루프 필터는 1-H(Z)=(Z-b)n/Zn으로 주어진 전달 함수를 가지며, 여기서 n은 루프 필터의 차수이며 b는 실제로 1과 동일한 상수이다. 이러한 루프 필터는 신호 대역내에서는 만족할만한 양자화 잡음의 감소를 제공하지만, 공지된 엔코딩 장치는 2차수보다 높은 차수의 루프 필터에서는 비안정성을 나타낸다는 단점을 가지고 있다.
그러므로, 본 발명의 목적은 이러한 고차수 루프 필터에서도 비안정성을 나타내지 않는 엔코딩 장치를 제공하는데 있다. 본 발명에 따라 서문에서 한정된 형의 엔코딩 장치는, 필터의 전달 함수가,
[수학식 1]
Hn(Z)=1-(Z-b)n/(Z-a)n
으로 주어진다는 특징을 지니고 있으며,
여기서 n≥은 필터의 차수,
b는 1과 실제로 동일한 상수,
a는 0〈a〈b인 상수이며,
상기 장치는 필터의 입력에 인가된 양자화 에러 신호를 제한하는 수단을 구비하는 것을 특징으로 하고 있다. 상수 b가 실제로 1과 동일한 최소한 3차수의 필터를 사용하면 신호 대역내에서 보다 양호한 양자화 잡음 감소를 가져오는 한편, 실근이 정인 Z=a에서 이들 근의 전달 함수에 부가되고 제한기의 부가로 인하여 비안정성의 발생이 배제된다.
상수 a의 값은 필터 차수에 의해 정해진다. 3차수 필터(n=3)에 있어서, 상수 a는 0.35〈a〈b의 범위내에 존재하는 값을 가지며, 적합한 실시예에 있어서는 실제로 a는 0.5와 동일하다. 4차수 필터(n=4)에 있어서, 상수 a는 0.6〈a〈b의 범위내에 존재하는 값을 가지며 적합하게는 실제로 a는 0.66과 동일하다.
엔코딩 장치의 입력 신호는 이산 시간 증폭 연속 신호 및 디지탈 신호일 수 있다.
본 발명의 실시예는 다음과 같은 특징을 지니고 있는데, 즉 상기 장치는,
-입력 신호를 수신하는 제1입력, 필터의 출력 신호를 수신하는 제2입력 및 상기 두 신호의 합신호를 양자화기의 입력에 공급하는 출력을 포함한 제1합산 회로,
-양자화기의 출력 신호를 수신하는 제1입력, 제1합산 회로의 출력 신호를 수신하는 제2입력 및 이들 두 신호간의 차를 필터의 입력에 공급하는 출력을 포함한 제2합산 회로를 구비하며, 제한 수단이 제1합산 회로의 출력과, 제1합산 회로, 제2합산 회로 및 필터를 구비한 제1루프내의 필터의 입력 사이에 배열되는 것이다.
이산 시간 진폭 연속 입력 신호에 있어서, 본 실시예는 또한 다음과 같은 특징을 지니고 있는데, 즉,
-제1합산 회로, 제2합산 회로 및 필터를 구비한 제1루프에 있어서, 제1지연 수단이 제1합산 회로의 출력과 제2합산 회로의 제1입력 사이에 배열되어, 양자화기의 한 클럭 주기만큼 제1합산 회로의 출력 신호를 지연하며,
-제1합산 회로, 양자화기 및 필터를 구비한 제2루프에 있어서, 제1지연 수단과 동일한 지연 시간을 갖는 제2지연 수단이 제1합산 회로의 출력과 제2합산 회로의 제2입력 사이에 배열되며,
-제1합산 수단은 한 클럭 주기만큼 지연된 제1합산 회로의 출력 신호를 수신하는 제3입력을 가지며,
-제1합산 회로는 한 클럭 주기만큼 지연된 양자화기의 출력 신호를 수신하는 제4입력을 가지며,
-필터의 전달 함수는 ZH(Z)-1로 주어진다는 것이다. 스위치형 캐패시터에 의해 실현될 수 있는 또 다른 실시예에 있어서는,
-제1루프에 있어서, 제1지연 수단은 제1합산 수단의 출력과 양자화기의 입력간에서 클럭 주기 절반 만큼 제1합산 회로의 출력 신호를 지연하는 제3지연 수단 및 양자화기의 입력과 제2합산 회로의 제1입력간에서 클럭 주기의 절반만큼 합산 회로의 출력 신호를 지연하는 제4지연 수단을 구비하며,
-제2루프에 있어서, 제2지연 수단은 제3지연 수단 및 양자화기의 출력과 제2합산 회로의 제2입력간에서 클럭 주기의 절반만큼 양자화기의 출력 신호를 지연하는 제5지연 수단을 구비하며,
-제3지연 수단의 출력과 제1합산 회로의 제3입력 사이에, 클럭 주기의 절반만큼 제3지연 수단의 출력 신호를 지연하는 제6지연 수단이 배열되는 것을 특징으로 하고 있다.
적합하게는, 스위치형 캐패시터를 구비한 장치에 있어서는,
-제1합산 회로, 제3지연 수단 및 제6지연 수단을 구비한 루프는 스위치형 캐패시터 적분기를 형성하며, 제1합산 회로의 제1, 제2 및 제4입력의 신호는 클럭 주기의 제1절반부에서 샘플되며, 적분기의 출력 신호는 클럭 주기의 제2절반부에서 적분기의 출력에 공급되며,
-양자화기의 출력 신호는 클럭 주기의 제2절반부에서 양자화기의 출력에 공급되며,
-제4지연 수단은 제1클럭 주기에서 적분기의 출력을 필터의 제1입력에 결합하는 제1스위치를 구비하며,
-제5지연 수단은 제1클럭 주기에서 양자화기의 출력을 필터의 제2입력에 결합하는 제2스위치를 구비하며,
-필터는, 필터의 제1입력 및 제2입력상의 신호합을 처리하는 입력단을 구비한 스위치형 캐패시터 필터인 것을 특징으로 하고 있다.
디지탈 입력 신호에 적합한 실시예에 있어서는, 상기 장치는,
-n-비트 입력 신호를 수신하는 n-비트 제1입력, 필터의 m-비트 출력 신호를 수신하는 m-비트 제2입력 및 신호의 k+1-비트 합신호를 공급하는 k+1-비트 출력을 구비한 제1합산 회로,
-합신호의 최상위 비트를 양자화기의 입력에 공급하는 수단,
-k 최하위 비트를 필터의 k+1-비트 입력에 공급하는 수단 및,
-1-비트 입력 신호와 1-비트로 표현된 양자화기의 출력 신호의 1-비트 차신호를 필터의 k+1-비트 입력에 공급하는 1-비트 출력을 갖는 논리 회로 장치의 1-비트 입력에 합신호중 1 최상위 비트를 공급하는 수단을 구비하는 것을 특징으로 하고 있다.
본 발명의 실시예를 지금부터 첨부된 도면을 참조하면서 일례를 들어 상세히 기술하고자 한다. 예를들어, 44.1KHz의 샘플링 주파수를 갖는 16-비트 펄스 코드 변조 신호로 변환될 수 있다. 추출 필터는 신호 대역 이상에서는 급경사 롤-오프를 갖는 디지탈 필터(16) 및 샘플링 주파수를 감소시키는 하향 샘플러(7)를 구비하며, 상기 필터는 출력 신호를 공급하는 출력(8)을 갖는다.
제2도는 제1도에서 도시된 아나로그-디지탈 변환기에서 사용하기에 적합한, 본 발명에 따른 1-비트 엔코딩 장치의 선도이다. 장치는 이산 시간 진폭 연속 입력 신호 i가 인가되어지는 제1입력(11), 궤한 신호 Hv가 인가되어지는 제2입력(12) 및 이들 신호의 합 x가 공급되어지는 출력(13)을 갖는 합산 회로(10)를 구비한다. 이러한 신호 x는 양자화기(14)의 입력(15)에 인가되며, 양자화기(14)는 이 신호를 출력(16)에서 유용한 1-비트 엔코드 신호로 변환한다. 양자화기(14)는 논리 비교기 회로를 구비하며, 이 회로는 클럭 주파수 fs로 클럭되며, 입력 신호 x와 예를들어 0볼트의 기준 신호를 비교하여 매클럭 주기마다 정입력 신호에 대해서는 예를들어 논리 ″0]에 대응하는 제1출력 신호 및 부입력 신호에 대해서는 논리 ″1]에서 대응하는 제2출력 신호를 공급한다. 이것으로 출력(16)상에서 비트 주파수 fs를 갖는 1-비트 워드의 비트스트림이 발생된다. 양자화기(14)는 또한 1-비트 엔코드 신호가 매우 낮은 왜곡의 이산시간 신호형으로 나타나는 제2출력(17)을 갖는다.
제3도는 입력 신호 x의 함수로서 출력(17)상의 출력 신호 y를 도시한다. 입력 신호 x〉0에 대하여, 출력 신호는 y=+E이며, 입력 신호 x〈0에 대해서는, 출력 신호는 y=-E이다.
또한, 신호 x는 출력(25)을 갖는 제한기 회로(23)의 입력(24)에 인가된다. 제4도에서는 입력 신호 x의 함수로서 출력 신호 1을 도시한 것이다. 입력 신호 -F≤x≤+F에 대하여, 제한기 회로는 1과 동일한 전달 함수를 갖는다. 입력 신호 x〉+F에 대해서, 출력 신호는 1=+F값으로 제한되는 한편, 입력 신호 x〈-F에 대해서는, 출력 전압은 1=-F값으로 제한된다.
양자화기(14)의 출력 신호 y는 제1입력(20)에 인가되며 제한기(23)의 출력 신호 1은 감산기(18)의 제2입력(19)에 인가되며, 이 감산기(18)는 출력(21)상의 이들 신호간의 차 V를 발생시켜 이 차를 최소한 3차 루프 필터(28)의 입력(27)에 인가되며, 이 필터(28)의 출력(29)은 궤환 신호 Hv를 합산 회로(10)의 제2입력(12)에 인가한다.
상기 장치에 의하여, 입력 신호 i는 양자화기(14)의 도움으로 1-비트 엔코드 신호로 변환되며, 양자화기(14)에 의해 초래되며 양자화기(14)의 입력 신호와 출력 신호간의 차와 동일한 양자화 에러는 루프 필터(28)를 통해 양자화기(14)의 입력(15)으로 궤환된다. 공지된 바와 같이, 양자화 에러는 입력 신호에 부가된 백색 잡음으로서 간주될수 있다. 루프 필터(28)는 신호 대역내에서 이 잡음이 이 신호 대역 외부에서는 잡음 증가를 희생하여 감소되는 전달 특성을 가지고 있으며, 상기 신호대역 외부에서의 잡음은 엔코딩 장치의 출력 신호를 여파함으로써 제거될 수 있다. 루프 필터(28)의 특정 전달 함수와 협력하여 제한기 회로(23)는 엔코딩 장치가 어떠한 비안정성도 나타내지 않는다는 것을 보증한다.
양자화기(14)의 출력 신호 y에 대해서, 제한기(23)의 선형 범위내의 입력 신호 x에 대해서는 다음의 근사값이 유효하다. 즉
[수학식 2]
(1) y=Cx+r
여기서 C는, 양자화기의 출력(17)과 입력(15)간의 궤환 루프에서 입력 신호 x에 대해 갖는 이득과 실제로 동일한 계수이며, r은 양자화기(14)에 의해 초래된 양자화 에러이다. 주파수 영역 표시(Z-변환)에 있어서, 이 방정식은 다음과 같이 표현된다. 즉
[수학식 3]
(2) Y=CX+R
여기서, R은 양자화 에러의 전력 밀도분포를 나타낸다. 또한, 다음의 방정식은 감산기(18) 및 합산 회로(10)의 출력 신호 v 및 x에 적용된다.
[수학식 4]
(3) V=X-Y
[수학식 5]
(4) X=I+H(Z)V
상기 방정식(2), (3) 및 (4)에서 X 및 V를 해결함으로써, 출력 신호 Y와 입력 신호 I간의 관계식은 다음과 같다. 즉
[수학식 6]
Figure kpo00001
만일 신호 대역내의 잡음이 최소화되어지면 신호 대역내의 주파수에 대한 계수 ｜1-H｜는 최소가 되어야만 한다. 기본 방정식(5)에 비해 작은 계수 ｜1-H｜는
[수학식 7]
Figure kpo00002
로 근사될수 있다.
이러한 방정식은 양자화기(14)의 출력 신호가 왜곡되지 않은 입력 신호 I 및 루프 필터(28)에 의해 주파수 대역에 불규칙적으로 분포된 잡음으로 형성된 것을 도시한다.
본 발명에 따라 루프 필터(28)는
[수학식 8]
Figure kpo00003
으로 주어진 전달 함수를 갖는다.
여기서, n≥3 및 0〈a〈b〈1이다. 상수 b는 1과 거의 동일하며 적합하게는 1과 동일하게 선택된다. 이러한 경우에 있어서 ｜1-H(Z)｜항은 Z=1 즉, 0주파수에 대해 n차수 0점을 가지며, 이러한 주파수는 신호 대역내에서 양자화 잡음의 n차수 제거를 가져온다. b=1값의 또 다른 장점은 양자화기(14)의 입력에서 통상 직류 옵셋의 결과로서 나타나는 방해 현상이 제거된다는 것이다. b=1의 선택은 매우 낮은 주파수에서 발생하는 에러의 보다 높은 차수의 적분을 발생한다. 이러한 것으로, 예를들면, 옵셋의 결과로서 양자화기 출력에서 나타나는 순환 패턴이 배제된다.
잡음 특성을 기술하기 전에 본 발명에 따른 엔코딩 장치의 안정성에 대해 보다 상세히 살펴보면, 상기 장치는 방정식(7)으로 주어진 전달 함수를 갖는 루프 필터(28)를 구비한다. 근궤적 방법에 의해 안정성이 검사된다. 이러한 목적으로 엔코딩 장치는 전달 함수 G를 갖는 양자화기(14), 제한기(23) 및 합산 회로(18)를 구비한 선형부로 분할된다(제2도 참조). 제5도는 제3 및 4도로부터 간단히 유출될 수 있는 비선형부의 출력 신호 V 및 입력 신호 X간의 관계를 도시한 것이다. 이들 도면으로부터, 비선형부의 전달 함수 G가 입력 신호 X의 크기에 의존하며, 전달 함수 G≤1인 것이 증명된다. 전달 함수의 최대값 GL은 입력 신호 X가 제한기(23)에 의해 제한되어지는 값 F와 양자화기(14)의 양자화값 E간의 비와, 신호 X의 파형에 의존된다. 제6도에서는 구형파 입력 신호에 대한 이러한 의존성을 도시한다. 엔코딩 장치는 특성 방정식 GH(Z)=1의 근이 모든 가능한 G값에 대해 기본원 ｜Z｜≤1내에 위치된다면 안정하다. 방정식(7)으로 한정된 필터에 대한 이 방정식의 근궤적은 중심(x0, jy0) 및
[수학식 9]
Figure kpo00004
여기서 Ψ=Kπ/n, K는 0, 1, …n-1 및 n≥3으로 주어진 반경 R0를 갖는 원이다.
제7도는 3차 루프 필터(28)에서 b=1에 대한 근궤적을 도시한 것이다. Ψ=0에서의 근궤적은 실측에서 주어지며, Ψ=π/3 및 Ψ=2π/3에서의 근궤적은 원 I 및 II 각각에서 주어진다. 원 I 및 II 각각에 있어서, G=1값은 Z=1에 상응하며 G=0값은 Z=a에 상응하며, 이것은 방정식(7) 및 특성 방정식으로부터 쉽사리 유도된다. 원부근의 화살표는 G가 원을 따라 0에서 1까지 증가하는 방향을 표시한다. 원 I 및 II는 점 G=Gmax에서 기본원 ｜Z｜=1과 교차한다. Gmax〈G〈1값에 대하여, 특성 방정식의 근은 기본원 외부에 위치되어, 엔코딩 장치는 이들 G값에 대해서는 안정하지가 않게 된다. 3차 루프 필터를 구비한 엔코딩 장치에 있어서의 안정성 필요 조건은 다음과 같이 주어진다. 즉
[수학식 10]
(9) GL≤Gmax
방정식(9)으로부터, b=1에 대하여 원 I 및 II의 반경은 상수 a의 값에 의존되어, Gmax의 값은 또한 이 상수값에 의존하게 된다. 이러한 의존성은 제8도에서 도시된다. a의 특정값에 상응하는 Gmax의 값은 F/E비를 한정한다는 것을 알수 있다(제6도 참조). 말하자면, 주어진 양자화단 크기 E에 있어서 a의 값은 엔코딩 장치가 안정하게 남아 있는 것을 보장하도록 궤환 루프에서 입력 신호 X를 제한하는데 제한기(23)가 필요로 하고 F값을 지시한다.
계수 a의 값은 또한 신호 대역내의 양자화 잡음이 작아야만 한다는 필요 조건으로부터 추정된다. 양자화기에 의해 엔코딩 장치에 부가된 전체 잡음 전력은, 공지된 바와 같이, 양자화단 2E에서 E2/3과 동일하다. 신호 대역내의 잡음 전력은
[수학식 11]
Figure kpo00005
와 동일하게 되며 여기서 θ는 정규화된 각 주파수 즉, θ=2πf/fs이며, fs는 샘플링 주파수, θb 는 신호의 최고 정규화된 각 주파수이다.
최고 신호 주파수보다 실제로 높은 즉, θb 1, 샘플링 주파수 fs에 있어서, b=1에 대한 방정식(7)에 따른 전달 함수를 갖는 필터에 대한 방정식(10)은
[수학식 12]
Figure kpo00006
로 근사되어 여기서 n은 루프 필터의 차수이다.
계수 C가 0와 동일한 입력 신호에 대하여, 엔코딩 장치의 출력 전력이 전체 주파수 대역내의 잡음 전력과 동일하거나, 또는
[수학식 13]
Figure kpo00007
이라는 사실로부터 추정된다.
엔코딩 장치의 출력 신호가 ±E이므로, 방정식(12)은 다음과 같이 축소될수 있다. 즉
[수학식 14]
Figure kpo00008
이러한 적분 방정식으로부터, b=1에 대한 방정식(7)과 일치하여 루프 필터에서 a의 각 값에 대한 C값을 계산할수 있다. 제9도는 3차 루프 필터에서 계수 a의 값의 함수로서 계산된 계수 C의 값을 도시한다.
방정식(11)으로부터, 루프 필터의 주어진 차수 및 주어진 샘플링 주파수 fs, 즉 주어진 θb에 대하여, 신호 대역내의 잡음 전력 Ni는, 만약 계수 C2(1-a)2n이 최대이면, 당연히 최소가 된다. 제10도는 3차 루프필터(n=3)값의 함수로서 이 계수를 표시한다. 제10도로부터, 계수 C2(1-a)b이 a 0.4에서 최대인 것을 추정할 수 있다. 실제상, 정확한 최적값을 선택할 필요는 없으며, 이 최적값과 다른 값도 만족하다는 것을 알수 있다. 예를들어, 이 값은 a가 0.5와 동일하게 되도록 선택될 수 있다. 특별히 선택된 a값에 대해서는, 따라서 제8 및 6도에 의해 F/E비와 제한기(23)가 주어진 단 E에서 입력 신호 X로 제한되어지는 최대값 F를 알수 있다.
또한, 방정식(11)으로부터, 루프 필터의 주어진 차수 n에 있어서 신호 대역내에서의 잡음 전력은 최대로 정규화된 신호 주파수가 감소됨에 따라 감소되거나, 또는 샘플링 주파수가 증가함에 따라 감소된다는 것을 추정할수 있다. 제11도에 있어서는, 과대 샘플링 계수 2π/θb=fs/fb의 함수로서 E2/2와 동일한 최대 신호 전력 Sm과 잡음 전력 Ni간의 비가 b=1 및 최적값 a의 3차 루프 필터에 대해 부유(float)된다. 바람직한 동적 범위 Sn/Ni로부터 시작하여, 제11도는 이러한 것을 달성하는데 필요로 되는 샘플링 주파수의 표시를 제공한다.
3차 루프 필터에 대해 상기에서와 같이 유도된 동일한 방법으로, 엔코딩 장치가 안정한 보다 고차 루프 필터에 대한 전달 함수 H(Z)에서 계수 a값을 유출가능하다. 전달 함수가
[수학식 15]
Figure kpo00009
으로 주어지는 4차 루프 필터에 대한 안정화 필요 조건은 제12 내지 14도를 참조하여 설명하고자 한다. 제12도는 이 4차 루프 필터에 대한 근궤적을 도시하며, 이 근궤적은 n=4인 방정식(8)으로 한정된다. Ψ=0에 대한 근궤적은 다시 실축에서 주어지며, Ψ=π/4, π/2 및 3π/4에 대한 근궤적은 원 I, II 및 III 각각에서 주어진다. 안정한 엔코딩 장치에 있어서, 비선형부의 최대 전달은 다시 GL≤Gmax가 되도록 필요로 된다(방정식(9)을 참조). 제13도는 a값에 대한 Gmax의 의존성을 도시한다. a값은 다시 신호 대역내의 잡음 전력이 실제로 최소이어야 한다는 필요 조건으로 지시된다. 방정식(11)에 따라서, 계수 C2(1-a)8는 실제로 최소가 된다. 제14도는 이 계수와 계수 a값간의 관계를 도시한 것이다. 제14도로부터 a의 적정값이 선택될수 있다. 이러한 a값에 대해 제한기(23)가 제한해야만 하는 루프 필터의 입력 신호의 F값은 제13도 및 제6도에서 유출될수 있다.
제14도는 또한 5차 루프 필터에 있어서의 관련 데이타를 도시한 것이다.
제15도는 동일 부분은 동일 참조번호로 표시된 제2도에서 도시된 회로의 두 변형을 도시한 것이다. 제2도에 있어서, 제한기(23)는 양자화기(14)의 입력(15)과 루프 필터(28)의 입력(27)간에 배열된다. 제한기(23)는 루프 필터(8)의 입력 신호 V의 최대값을 제한시킨다. 제한기(23가 제15a도에서 도시된 바와 같이 합산 회로(10)의 출력(13)과 영자화기(14)의 입력(15)간에, 또는 제15b도에서 도시된 바와 같이, 감산기(18)의 출력(27)과 루프 필터(28)의 입력(27)간에 배열된다면 동일한 제한 기능을 얻게 된다. 후자의 경우에 있어서, 제한기(23)는 필터(28)의 입력 신호를 F=F-E값으로 제한시켜야 한다.
제15a도의 선도에 근거된 실시예를 지금부터 제16, 17 및 18도를 참조하여 보다 상세히 기술하고자 한다. 제16도에서는 제15a도의 선도에 대한 변형을 도시한 것으로, 제한기(23)는 이후에 설명되어지기 때문에 도시되지 않는다. 본 실시예에서, 감산기(18)의 입력(19)에 인가된 신호 y 및 감산기(18)의 입력(19)에 인가된 x는 지연 수단(30 및 31) 각각에 의해 계수 Z-1만큼 지연된다. 이러한 지연을 보상하기 위해서, 루프필터(28)의 전달 함수H는 계수 Z로 승산된다. 또한, 지연 수단(31)에 지연된 신호 x는 합산 회로(10)의 입력(32)에 이 신호를 인가함으로써 입력신호에 직접 가산되며, 지연 수단(30)에 의해 지연된 신호는 합산회로(10)의 입력(33)에 이 신호를 인가함으로써 입력신호에서 직접 감산된다. 이들 신호를 보상하기 위해, 루프 필터(28)의 전달하수는 계수 -1로 확정되어, 전달 함수는 현재 T=ZH-1로 된다. 이러한 변형은 합산 회로(10) 및 지연 수단(31)을 구비한 루프가 스위칭형 캐패시터 기술로 간단히 실현화되는 적분기를 구성한다는 잇점을 갖는다. 이러한 적분기는 또한 제한기(23)의 제한기능(제12a도 참조)를 간단히 실현화시킨다.
제17도에 있어서, 제16도의 선도는 스위치형 캐패시터에 적합한 선도로 변화되어진다. 지연 Z-1인 지연수단(30 및 31)은 지연 Z-1/2을 각각 갖는 두 지연 수단(34, 36) 및(35,37) 각각으로 분할되며, 지연 수단(36)은 X신호 및 Y신호에 대해 지연 수단과 공통이다. 지연 수단(36)에 의해 Z-1/2만큼 지연된 X신호는, 이 신호에 대해 전체 진연 Z-1을 얻기 위해서 지연 Z-1/2을 갖는 지연 수단(37)을 통해 합산 회로(10)의 입력(32)으로 궤환된다.
제18도는 3차 루프 필터를 구비하며 제17도에서 도시된 선도에 근거를 둔 엔코딩 장치의 스위칭형 캐패시터 변형을 도시한 것이다.
제17도에서 참조번호(40)를 포함한 부는 스위칭형 캐패시터 적분기를 구성한다. 이 적분기(0)는 접지에, 또는 위치 S2를 통해 입력 신호 I의 입력에 접속될수 있는 한 단자를 갖는 캐패시터 C2, 접지에, 또는 스위치 S3를 통해 양자화기(14)의 출력(17)에 접속될 수 있는 한 단자를 갖는 캐패시터 C3및 접지에 또는 스위치 S4를 통해 필터(28)의 출력에 접속될 수 있는 한 단자를 갖는 캐패시터 C4를 구비한다. 캐패시터 C2, C3및 C4의 다른 단자는 접지에 또는 스위치 S1을 통해 증폭기(41)의 반전 입력에 접속될수 있으며 이 증폭기의 비반전 입력은 접지에 접속되며 이 증폭기의 출력은 캐패시터 C1을 통해 반전 입력에 접속된다.
필터(28)는 접지에 접속된 비반전 입력 및 캐패시터 C5의 한 단자에 접속된 반전 입력을 갖는 증폭기를 구비하며, 상기 캐패시터 C5의 다른 단자는 스위치 S5를 통해 적분기(40)의 출력에 접속되며, 반전 입력은 또한 캐패시터 C6의 한 단자에 접속되며, 캐패시터 C6의 다른 단자는 스위치 C6를 통해 양자화기(14)의 출력에 접속된다. 본 회로에서 특정한 방법으로 스위치 S5및 S6을 제어함으로써 이들 스위치는 제17도의 지연 수단(35 및 34)을 구성한다. 증폭기(51)의 출력은 캐패시터 C7를 통해 반전 입력에 접속된다. 필터는 또한 캐패시터 C8를 구비하며, 캐패시터 C8의 한 단자는 접지에 또는 스위치 S7를 통해 증폭기(51)의 출력에 접속되며, 다른 단자는 접지에 또는 스위치 S8를 통해 증폭기(52)의 반전 입력에 접속되며, 상기 증폭기(52)의 비반전 입력은 접지에 접속되며 출력은 캐패시터 C10를 통해 반전 입력에 접속된다. 또한 캐패시터 C8의 한 단자는 캐패시터 C9의 한 단자에 접속되며, 캐패시터 C9의 다른 단자는 접지에 또는 스위치 S9를 통해 증폭기(51)의 반전 입력에 접속된다. 캐패시터 C8의 다른 단자는 또한 캐패시터 C11의 한 단자에 접속되며, 캐패시터 C11의 다른 단자는 접지에 또는 스위치 S11를 통해 증폭기(51)의 출력에 접속될 있다. 필터는 또한 접지에 또는 스위치 S10를 통해 증폭기(52)의 출력에 접속될 수 있는 한 단자 및 캐패시터 C15의 한 단자에 접속된 다른 단자를 갖는 캐패시터 C12를 구비하며, 캐패시터 C15의 다른 단자는 캐패시터 C8의 한 단자에 접속되며, 상기 캐패시터 C12의 다른 단자는 캐패시터 C16의 한 단자에 접속되며 캐패시터 C16의 다른 단자는 캐패시터 C11의 다른 단자에 접속된다. 또한, 캐패시터 C12의 다른 단자는 접지에 또는, 스위치 S12를 통해 증폭기(53)의 반전 입력에 접속되며, 상기 증폭기(53)의 비반전 입력은 접지에 접속되며 출력은 캐패시터 C17를 통해 증폭기(53)의 반전 입력에, 캐패시터 C18를 통해 증폭기(52)의 반전 입력에 접속된다. 최종으로, 캐패시터 C8및 캐패시터 C12의 다른 단자는 캐패시터 C14및 캐패시터 C13각각의 한 단자에 접속되며, 캐패시터 C14및 캐패시터 C13각각의 다른 단자는 접지에, 또는 스위치 S13를 통해 증폭기(53)의 입력에 접속될 수 있다.
스위치(S1내지 S14)는 회로 동작에 의해 클럭 신호의 클럭 위상ψ1, 동안 점유되는 위치를 도시한 것이다. 이 클럭 신호의 클럭 위상 ψ2동안 스위치는 다른 위치에 존재한다. 회로는 다음과 같이 동작한다.
클럭 위상 ψ1에서, 캐패시터 C2, C3및 C4는 입력 전압 i, 양자화기(14)의 반전 출력 전압 y 및 필터(28)의 출력 전압 각각으로 충전된다. 그 다음 출력 ψ2의 개시에서, 이들 캐패시터 C2, C3및 C4는 캐패시터 C1를 통해 방전되며, 증폭기(41)의 출력에서 나타나는 전압은 상기 전압 및 캐패시터 C1과 캐패시터 C2, C3및 C4간의 용량비에 의해 결정된다. 적분기의 출력상의 전압 x는 입력 전압에 상관하여 클럭 주기의 절반만큼 지연되며, 이것은 Z-1/2지연에 상응한다. 동일한 클럭 위상 ψ2에서, 양자화기(14)는 클럭 아웃되어, 출력 신호-y는 또한 입력 전압에 상관하여 클럭 주기의 절반만큼 지연된다. 출력(17)상의 전압은 출력(16)상의 전압에 상관하여 이미 반전되어져, 전압 -y는 출력(17)상에 나타난다는 것에 주목된다. 그 다음 클럭 위상 ψ1에서 스위치 S5및 S6은 단락되어, 전압 x 및 -y는 입력 신홍체 상관하여 지연 Z-1에 대응하여 전체 클럭 주기만큼 지연되어, 필터(28)에 인가된다. 캐패시터 S6및 S5가 모두 증폭기(51)의 반전 입력에 접속되므로, 전압 x 및 -y의 합이 형성된다.
3차 루프 필터(28)의 전달 함수는,
[수학식 16]
Figure kpo00010
으로 주어진다. 전달 함수 T(Z)는 제1차 전달 함수와 제2차 전달 함수의 적으로서 표현된다. 제1차 전달 함수는 필터(28)의 부(60)에서 실현되며, 이 부(60)는 기본적으로 미분기 및 적분기의 결합을 구비한다. 제2차 전달 함수는 필터(28)의 부(70)에서 실현되며, 이 부(70)는 기본적으로 직렬로 배열된 두 적분기를 구비한다. 이들 두 부(60 및 70)는 스위치형 캐패시터 기술에서 특히 잘 알려져 있으므로, 필터(28)에 대한 동작은 상세히 기술하지 않기로 한다. 필터(28)가 차신호 v=X-Y의 필터변형은 적분기(40)에 공급한다는 것에 주목된다. 전달 함수의 계수는 캐패시터의 용량비에 의해 결정된다. 집적 회로 기술에 있어서, 용량비는 독립된 캐패시터의 용량성에서 비교적 큰 허용치에도 불구하고 고정밀도로 실현화될 수 있다.
상술된 바와 같이, 적분기(40)의 출력 전압은 또한 캐패시터 C1과 캐패시터 C2, C3및 C4간의 용량비에 의존한다. 이러한 용량비는 특정한 입력 전압에 있어서 증폭기(41)의 출력 전압이 공급 전압으로 제한되어, 적분기 자체가 입력 신호에 대해 제한기로서 동작하는 방법으로 선택될 수 있다.
아나로그-디지탈 변환용 1-비트 엔코딩 장치에서 적어도 3차 루프 필터의 또 다른 잇점은 엔코딩 장치의 입력상에 존재하는 직류 옵셋의 결과로 1차 루프 필터에서 나타나는 방해 현상이 발생되지 않는다는 것이다.
제19도는 본 발명에 따른 엔코딩 장치가 사용될수 있는 디지탈-아날로그 변환기의 기본선도를 도시한다. 예를들어, 샘플링 주파수 Fs를 갖는 16-비트 펄스 코드 변조신호는, 상향 샘플러(82) 및 저역통과 필터(83)를 구비한 보간 필터(81)에 의해 예를 들어 샘플링 주파수 128.Fs를 갖는 24-비트 신호로 변환된다. 이후에, 이 신호는, 엔코딩 장치(84)에 의해 예를들어 샘플링 주파수 128.Fs를 갖는 1-비트 엔코드 신호로 변환된다. 실질 1-비트 디지탈-아날로그 변환기(85)에 의해 이 신호는, 출력(86)상에 나타나는 아나로그 신호로 변환된다.
제19도에서 도시된 장치에서 사용하기 위한 본 발명에 따른 엔코딩 장치의 기본선도를 제2도에서 도시된 것과 동일하다. 여기서 엔코딩 장치는 이산 시간 아나로그 신호를 1-비트신호로 변환하지 않고, 다비트 디지탈 신호를 1-비트 신호로 변환시킨다. 양자화기(14), 루프 필터(28), 제한기(23) 및 합산 회로(10 및 8)는 디지탈형으로 되어 있다. 그러나, 엔코딩 장치의 동작에 있어서, 아나로그 또는 디지탈 신호가 변환되는 것에는 무관하여, 엔코딩 장치에 필요한 안정화 필요 조건이 동일하게 남아 있는다.
제20도는 이러한 장치의 실제적 실시예를 도시한 것이다. 예를 들어 24-비트의 n-비트 입력 신호는 디지탈 합산 회로(10)에 인가되며, 이 회로(10)에서, 예를 들어25-비트인 루프 필터(28)인 n-비트 출력 신호에 인가된다. 예를 들어25-비트인 합산회로(10)의 K+1-비트 출력 신호의 최상위 비트 즉 25번째 또는 부호 비트가 디지탈 비교기를 구비한 양자화기(14)에 인가된다. 이 부호 비트의 정값에 대해서, 양자화기(14)의 출력신호는 예를 들어, 논리 ″1″에 대응하는 +E이며, 부값에 대해서는 예를 들어, 논리 ″0″에 대응하는 -E이다. 본 실시예에 있어서, 25-비트 입력 신호의 비트수로 표현된 신호 레벨 +E는 이진수 000100.....0과 상응하며, 4를 제외한 이 이진수의 최상위 비트인 1이다. 이러한 비트수는 표현된 바와 같이 신호 레벨 -E는 2진수 111000....0에 상응한다. 그러므로, 양자화기(14)에 의해 초래된 양자화 에러를 계산하기 위해서는, 단지 4개의 최상위 비트 22 내지 25만이 필요로 된다. 이들 비트는 장치(90)에 인가되며, 이 장치(90)는 이들 4개 비트와 4개 최상위 비트로 표현된 양자화기(14)의 출력 신호 레벨 ±E간의 차를 표시하는 신호를 루프 필터(28)의 입력(22 내지 25)에 공급된다. 양자화 에러 신호의 21개 최하위 비트는 합산 회로(10)의 출력에서 루프 필터(28)의 관련 입력(1내지 21)에 직접 인가된다. 루프 필터(28)의 전체 입력 신호는 양자화에러 즉, 입력 신호와 다비트 입력 신호로 표현된 양자화기(14)의 출력 신호간의 차 표시한다.
장치(90)는 또한 엔코딩 장치를 안정화 상태로 보존하도록 루프 필터의 입력 신호의 최대값을 제한한다. 장치(90)의 출력(22 내지 25)상에 나타나는 신호 ao, bo, co 및 do는, 예를들어 다음의 관계식에 따른다. 즉
[수학식 17]
Figure kpo00011
Figure kpo00012
여기서, a, b, c 및 d는 합산 회로(24)의 출력(22 내지 25)상의 출력 신호이다. 또한 장치(90)는, 만일 장치(90)가 출력 신호 d c0b0a0를 제한한다면, 루프 필터(28)의 입력상의 최하위 비트(1 내지 21)를 리셋팅하는 출력(91)상에 리셋트 신호 R을 발생시킨다. 이러한 리셋트 신호 R은 다음의 관계식에 따른다. 즉
[수학식 18]
Figure kpo00013
상기 논리식은 표준 논리 소자에 의해 간단히 실현될 수 있다.
제21도는 장치(90)의 입력 신호 P=dcba이 신호 P의 십진값 PD, 양자화기(14)의 출력 신호 y=d, 장치(90)에서 비제한된 출력신호 V', 이 신호 V'의 십진값 V'D, 장치(90)에서 제한된 출력 신호 V, 이 신호 V의 십진값 VD및 리셋트 신호 R의 순서로 상세화된 진리표를 도시한 것이다.
이 진리표로부터, 본 실시예에 있어서, 루프 필터(28)의 입력 신호는 정입력 신호에 대해서는 00100....0값으로 제한되며 부입력 신호에 대해서는 11100....0값으로 제한된다.
제22도는 전달 함수가
[수학식 19]
Figure kpo00014
으로 주어지는 3차 필터(28)의 실시예에 대한 회로 선도를 도시한 것으로, 상기 (18)식은 다음과 같이 표현될수 있다. 즉
[수학식 20]
Figure kpo00015
필터는 합산 회로 승산기 및 지연 수단 Z-1을 구비한다. 입력 신호 V는 제1합산 회로의 제1입력에 인가되며, 지연수단(101) 및 계수 1/2를 갖는 승산기(102)를 구비한 루프는 출력과 제2입력 사이에 배열되며, 전달 함수 분모의 제1계수(1-12-1/2)를 발생한다. 합산 회로(100)의 출력 신호는 또한 계수 3/2를 갖는 승산기(103)를 통해 제2합산 회로(104)의 제1입력에, 계수 -9/4를 갖는 승산기(105)가 후속되는 지연 수단을 통해 제2입력에, 계수 7/8를 갖는 승산기(107)가 후속되는 지연 수단(101 및 106)을 통해 합산 회로(104)의 제4입력에 인가된다. 소자(101, 103 내지 107)는 계수 7/8Z-1-9/4Z-1+3/2를 발생한다. 지연 수단 (108) 및 계수 1/2를 갖는 승산기(109)를 구비한 제2궤환 루프는 합산 회로(104)의 출력과 제4입력간에 배열되며, 제2계수 1-1/2Z-1를 발생시킨다. 합산 회로(104)의 출력 신호는 제3합산 회로(110)의 제1입력에 인가되며, 계수 1/2를 갖는 갖는 승산기(112)가 후속되는 지연 수단(111)를 구비한 제3궤환 루프는 출력과 제2입력간에 배열되어 제3계수 1/1/2-1를 발생한다. 합산 회로(110)의 출력 신호는 지연수단(111)을 통해 필터의 출력에 인가되며, 이 지연수단(111)은 전달 함수에 계수 Z-1을 가산시키며, 이 출력상에는 출력 신호 H(Z)V가 나타나며, H(Z)는 방정식(19)도 주어진다.
제23도에 있어서, 3차 루프 필터(28)를 구비한 엔코딩 장치에 측정된 신호 대 잡음비는 정규화된 주파수 5.315.10-1를 갖는 디지탈식으로 발생된 정현파 입력 신호의 전력 함수로서 플로트된다. 0-dB레벨은 엔코딩 장치에서 최대 확득 가능한 출력전력 E2/2와 상응한다. 최대 출력 전력은 Sm=-7dB이다. -7dB상의 입력 신호 레벨에 있어서, 장치(90)의 제한 기능이 동작하기 시작한다. 매우 작은 입력 신호에서 측정된 잡은 레벨 Ni=110.1dB이며, 이것은 방전식(11)에 따라 계산된 전력 Ni=-111.1dB와 일치한다. 제23도로부터, 엔코딩 장치의 동적 범위가 Sm/Ni=103dB이라는 것이 추정된다.
이용가능 측정용 장비에 의해 측정 가능한 최대 신호 대 잡음비 (S/N)max=94dB이다. 따라서 계산된 신호대 잡음비가 측정된 신호대 잡음비를 9dB만큼 초과하여 실제의 신호대 잡음비가 94dB 측정한계를 같은량만큼 초과하는 것이 예상될 수 있다.
본 발명은 도시된 실시예에만 국한되지 않는다. 본 기술분야에 능숙한 사람에게는 본 발명의 범주를 벗어나지 않는 한은 여러가지 변형이 가능하다. 예를 들어, 루프 필터는 신호 주파수에 대해 실제로 1과 동일한 전달 함수를 가지므로, 입력신호는 또한 필터의 출력 입력신호에 인가되는 대신에 필터의 입력신호에 인가될 수도 있다.

Claims (15)

  1. 입력신호를 수신하는 입력부(15) 및 1-비트 엔코드 신호를 공급하는 출력부(16)를 구비하며 상기 입력 신호를 1-비트 엔코드 신호로 변환하는 양자화기 (14)를 구비하고, 입력부(27) 및 출력부(28)를 갖는 적어도 3차 필터를 구비하며 상기 양자화기(14)에 의해 초래된 양자화 에러 신호를 양자화기 입력부(15)로 궤환시키는 에러 궤환 수단(18,28,13)을 구비한 엔코딩 장치에 있어서, 상기 필터의 전달 함수는 Hn(z)=1-(Z-b)n/(Z-a)n으로 주어지며, 여기서 n≥3은 필터의 차수, b는 1과 실제로 동일한 상수, a는 0〈a〈b인 상수이며, 상기 장치는 상기 필터(28)의 입력부(27)에 인가된 상기 양자화 에러 신호를 제한시키는 제한 수단(23)을 구비하는 것을 특징으로 하는 엔코딩 장치.
  2. 제1항에 있어서, 3차 필터(n=3)에 대해서 상기 상구 a는 0.35〈a〈b범위내의 값을 것을 특징으로 하는 엔코딩 장치.
  3. 제2항에 있어서, 상기 상수 a의 값은 실제로 a=0.5와 동일한 것을 특징으로 하는 엔코딩 장치.
  4. 제1항에 있어서, 4차 필터(n=4)에 대해서 상수 a는 0.6〈a〈b범위내의 값을 갖는 것을 특징으로 하는 엔코딩 장치.
  5. 제4항에 있어서, 상기 상수 a는 값은 a=0.66과 실제로 동일한 것을 특징으로 하는 엔코딩 장치.
  6. 제1항 내지 제5항중 어느 한 항에 있어서, 상기 입력 신호는 이산시간 진폭 연속 신호인 것을 특징으로 하는 엔코딩 장치.
  7. 제1항 내지 제5항중 어느 한 항에 있어서, 상기 입력 신호는 다비트(multi-bit)디지탈 신호인 것을 특징으로 하는 엔코딩 장치.
  8. 제6항에 있어서, 상기 엔코딩 장치는, 상기 입력 신호를 수신하는 제1입력부( 11), 상기 필터(28)의 출력 신호를 수신하는 제2입력부(12) 및 상기 두 신호의 합신호를 상기 양자화기(14)의 입력부(15)에 공급하기 위한 출력부(16)를 갖는 제1합산 회로(10) 및, 상기 양자화기(14)의 출력 신호를 수신하는 제1입력부(20), 상기 제1합산회로(10)의 출력 신호를 수신하는 제2입력부(19) 및 이들 두 신호간의 차를 상기필터(28)의 입력부(27)에 공급하기 위한 출력부(21)를 갖는 제2합산 회로(18)를 더 구비하며, 상기 제한 수단(23)은 상기 제1합산 회로(10), 상기 제2합산 회로(18) 및 상기 필터(28)를 구비한 제1루프에서 상기 제1합산 회로(10)의 출력부(13)와 상기 필터(28)의 입력부(27)간에 배열되는 것을 특징으로 하는 엔코딩 장치.
  9. 제8항에 있어서, 상기 제1합산 회로(10), 상기 제2합산 회로(18) 및 상기 필터(28)를 구비한 상기 제1루프에서 상기 제1합산 회로(10)의 출력부(13)와 상기 제2합산 회로(18)의 상기 제2입력(19)간에 제1지연 수단(31)이 배열되어 상기 제1합산 회로(10)의 출력 신호를 상기 양자화기(14)의 한 클럭 주기만큼 지연시키는 것과, 상기 제1합산 회로(10), 상기 양자화기(14) 및 상기 필터(28)를 구비한 제2루프에서, 상기 제1합산 회로(10)의 출력부(13)와 상기 제2합산 회로(18)의 상기 제1입력부( 20)간에 제2지연수단(30)이 배열되어 상기 제2지연 수단이 상기 제1지연 수단(31)과 동일한 지연을 가지는 것과, 상기 제1합산 회로(10)는 한 클럭 주기만큼 지연된 상기 제1합산 회로(10)의 출력 신호를 수신하기 위한 제3입력부(32)를 가지는 것과, 상기 제1합산 회로(10)는 한 클럭 주기만큼 지연된 상기 양자화기(14)의 출력 신호를 수신하기 위한 제4입력부(33)를 가지는 것과, 상기 필터(28)의 전달 함수는 ZH(Z)-1로 주어지는 것을 특징으로 하는 엔코딩 장치.
  10. 제9항에 있어서, 상기 제1루프에서, 상기 제1지연 수단(31)은, 상기 제1합산 회로(10)의 출력부와 상기 양자화기(14)의 입력부(15) 사이에서 상기 제1합산 회로(10)의 출력 신호를 클럭 주기의 절반만큼 지연시키는 제3지연 수단(36) 및, 상기 양자화기(14)의 입력부(15)와 상기 제2합산 회로(18)의 상기 제2입력부(19) 사이에서 상기 제1합산 회로(10)의 출력 신호를 클럭 주기의 절반만큼 지연시키는 제4지연 수단(35)을 구비하는 것과, 상기 제2루프에서, 상기 제2지연수단(30)은, 상기 제3지연 수단(36) 및, 상기 양자화기(14)의 출력부(17)와 상기 제2합산 회로(18)의 상기 제1입력부(20) 사이에서 상기 양자화기(14)의 출력 신호를 클럭 주기의 절반만큼 지연시키기 위한 제5지연 수단(34)을 구비하는 것과, 상기 제3지연 수단(36)의 출력부와 상기 제1합산 회로(10)의 상기 제3입력부(32) 사이에 제6지연수단(37)이 배열되어 상기 제3지연 수단(36)의 출력 신호를 클럭 주기의 절만만큼 지연시키는 것을 특징으로 하는 엔코딩 장치.
  11. 제10항에 있어서, 상기 제1합산 회로(10), 상기 제3지연 수단(36) 및, 상기 제6지연 수단(37)을 구비한 루프는 스위칭형 캐패시터 적분기(40)를 형성하고, 상기 제1합산 회로(10)의 제1입력, 제2입력 및 제4입력은 클럭 주기의 제1절반부동안 샘플되며, 상기 적분기(40)의 출력 신호는 클럭 주기의 제2절반부동안 상기 적분기(40)의 출력부에 인가되고, 상기 양자화기(14)의 출력 신호는 클럭 주기의 제2절반부 동안 상기 양자화기(14)의 출력부(17)에 공급되며, 상기 제4지연 수단(35)은 제1클럭 주기동안 상기 적분기(40)의 출력을 상기 필터(28)의 제1입력부에 접속하기 위한 제1스위치(S5)를 구비하고, 상기 제5지연수단(34)은 제1클럭 주기동안 상기 양자화기 (14)의 출력부(17)를 상기 필터(28)의 제2입력부에 접속하기 위한 제2스위치(S6)를 구비하며, 상기 필터는 상기 필터의 상기 제1입력 및 제2입력 상의 합신호를 처리 하는 입력단(60)을 구비한 스위칭형 캐패시터 필터인 것을 특징으로 하는 엔코딩 장치.
  12. 제7항에 있어서, 상기 엔코딩 장치는 n-비트의 입력 신호(1, ..., 24)를 수신하기 위한 n-비트의 제1입력, 상기 필터(28)의 m-비트의 출력(1, ..., 25)를 수신하기 위한 m-비트의 제2입력 및, 이들 신호의 K+1-비트의 합신호를 공급하는 K+1-1비트의 출력(22, ..., 25)을 갖는 제1합산 회로(10)와, 합신호의 최상위 비트를 상기 양자화기(14)의 입력부(15)에 공급하는 수단과, K최하위 비트(1, ..., 22)를 상기필터(28)의 K+1-비트 입력부에 공급하는 수단 및 1-비트 입력 신호와 1비트로 표현된 양자화기 출력신호의 1-비트 차신호를 필터의 K+1입력부에 공급하는 1-비트출력(22, ..., 25)을 갖는 논리 회로 장치(90)의 1-비트 출력에 합신호의 1최상위 비트를 공급하는 수단을 구비하는 것을 특징으로 하는 엔코딩 장치.
  13. 제7항에 있어서, 상기 장치는 또한, 입력 신호를 수신하는 제1입력, 필터의 출력 신호를 수신하는 제2입력 및 상기 두 신호의 합신호를 양자화기의 입력에 공급하는 출력을 갖는 제1합산 회로, 양자화기의 출력 신호를 수신하는 제1입력, 제1합산 회로의 출력 신호를 수신하는 제2입력 및 이들 신호간의 차를 필터의 입력에 공급하는 출력을 갖는 제2합산 회로를 구비하며, 상기 제한수단은 제1합산 회로, 제2합산 회로 및 필터를 구비한 제1루프에서 제1합산 회로의 출력과 필터의 입력간에 배열되는 것을 특징으로 하는 엔코딩 장치.
  14. 제1항, 제2항, 제3항, 제4항, 제5항, 제8항, 제9항, 제10항, 제11항, 제12항 또는 제15항중 어느 한항에서 청구된 바와 같이 엔코딩 장치를 구비하는 것을 특징으로 아날로그-디지탈 변환기.
  15. 제1항, 제2항, 제3항, 제4항, 제5항, 제8항, 제9항, 제10항, 제11항, 제12항 또는 제15항중 어느 한 항에서 청구된 바와 같은 엔코딩 장치를 구비하는 것을 특징으로 하는 디지탈-아날로그 변환기.
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