JPS6013614B2 - アナログ−デイジタル変換器 - Google Patents
アナログ−デイジタル変換器Info
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- JPS6013614B2 JPS6013614B2 JP54109565A JP10956579A JPS6013614B2 JP S6013614 B2 JPS6013614 B2 JP S6013614B2 JP 54109565 A JP54109565 A JP 54109565A JP 10956579 A JP10956579 A JP 10956579A JP S6013614 B2 JPS6013614 B2 JP S6013614B2
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- voltage
- reference voltage
- analog integrator
- time
- Prior art date
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- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
- H03M1/52—Input signal integrated with linear return to datum
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
この発明はアナログーディジタル変換器に関し、特に簡
単な構成により精度の高いアナログーデイジタル変換器
を得るようにしたものである。
単な構成により精度の高いアナログーデイジタル変換器
を得るようにしたものである。
アナログーディジタル変換器（以下Ａ−Ｄ変換器略称す
る）の一つの方式として二重積分型Ａ−Ｄ変換器がある
。この二重積分型Ａ−Ｄ変換器‘被測定電圧を一定時間
アナログ積分器に与え、その一定時間経過後被測定電圧
の供ｇ費を断ち、こに代えて被測定電圧とは逆極性の基
準弦圧をアナログ積分器に与える。これと同時に既知の
周波を持つクロツクパルスをカウンタに与えアナログ積
分器の積分電圧が元の基準値に戻った時点でカウンタへ
のクロツクパルスの供給を停止させる。このときカウン
外こ計数された計数値が被測定電圧に対応し、カウンタ
の計数値からディジタル値を得るようにしている。とこ
ろでこの二重積分器Ａ−Ｄ変換器によれば第２積分の終
了時点は必ずしもクロックパルスと一致しない。
る）の一つの方式として二重積分型Ａ−Ｄ変換器がある
。この二重積分型Ａ−Ｄ変換器‘被測定電圧を一定時間
アナログ積分器に与え、その一定時間経過後被測定電圧
の供ｇ費を断ち、こに代えて被測定電圧とは逆極性の基
準弦圧をアナログ積分器に与える。これと同時に既知の
周波を持つクロツクパルスをカウンタに与えアナログ積
分器の積分電圧が元の基準値に戻った時点でカウンタへ
のクロツクパルスの供給を停止させる。このときカウン
外こ計数された計数値が被測定電圧に対応し、カウンタ
の計数値からディジタル値を得るようにしている。とこ
ろでこの二重積分器Ａ−Ｄ変換器によれば第２積分の終
了時点は必ずしもクロックパルスと一致しない。
このため少なくともクロツクパルスの時間間隔に左右さ
れる微少誤差が発生する。この微少誤差を分解能よくＡ
一○変換する方法の一つに例えば第１図に示すように第
２積分の頭部において一定の大きさを持つ突変電圧Ｅ，
を与え、この突変電圧Ｅ，の増分だけ第２積分時間Ｔ２
を短かくし、第２積分終了と同時に突変電圧Ｅ，と同じ
大きさで逆極性の突変電圧−Ｅ，を与えこの突変電圧−
Ｅ，が基準値Ｅｏに戻るまで第３積分する方法が考えら
れている。この第３積分はその積分速度を第２積分の整
数分の１に落して積分し、カゥンタの計数桁を１桁分下
桁に移し、この結果第２積分の終了時に発生する微少誤
差分は第３積分時にＡ−Ｄ変換され、下位桁のＡ−Ｄ変
換精度を向上するようにしている。この３重積分方式に
よれば第２積分時に必要とする正と負の基準電圧とは別
に第１と第２の突変電圧Ｅ，と−Ｅ，を必要とする。
れる微少誤差が発生する。この微少誤差を分解能よくＡ
一○変換する方法の一つに例えば第１図に示すように第
２積分の頭部において一定の大きさを持つ突変電圧Ｅ，
を与え、この突変電圧Ｅ，の増分だけ第２積分時間Ｔ２
を短かくし、第２積分終了と同時に突変電圧Ｅ，と同じ
大きさで逆極性の突変電圧−Ｅ，を与えこの突変電圧−
Ｅ，が基準値Ｅｏに戻るまで第３積分する方法が考えら
れている。この第３積分はその積分速度を第２積分の整
数分の１に落して積分し、カゥンタの計数桁を１桁分下
桁に移し、この結果第２積分の終了時に発生する微少誤
差分は第３積分時にＡ−Ｄ変換され、下位桁のＡ−Ｄ変
換精度を向上するようにしている。この３重積分方式に
よれば第２積分時に必要とする正と負の基準電圧とは別
に第１と第２の突変電圧Ｅ，と−Ｅ，を必要とする。
この突変電圧虫，と−Ｅ，は極性が逆で絶対値が全く等
しくなければならない。この突変電圧を発生させる回路
を作ることがむずかしく高価になる欠点がある。またア
ナログ信号を加減算して３重積分を行なうように構成し
ているから切換回路も複雑になりこの点でもコスト高と
なる欠点がある。この発明の目的は突変電圧源を必要と
することなく上述の３重積分型Ａ−○変換器と同等乃至
はそれ以上の精度を得ることができるＡ−○変換器を得
ることにある。
しくなければならない。この突変電圧を発生させる回路
を作ることがむずかしく高価になる欠点がある。またア
ナログ信号を加減算して３重積分を行なうように構成し
ているから切換回路も複雑になりこの点でもコスト高と
なる欠点がある。この発明の目的は突変電圧源を必要と
することなく上述の３重積分型Ａ−○変換器と同等乃至
はそれ以上の精度を得ることができるＡ−○変換器を得
ることにある。
この発明では第１積分終了から第２積分状態に切換る際
に突変電圧を与えることなく一定時間カウンタの計数動
作を停止させておき、アナログ鏡分器に与えられる亀技
が被測定電圧から基準電圧に切換えられて一定時間経過
後カリン夕の計数動作を開始させる。
に突変電圧を与えることなく一定時間カウンタの計数動
作を停止させておき、アナログ鏡分器に与えられる亀技
が被測定電圧から基準電圧に切換えられて一定時間経過
後カリン夕の計数動作を開始させる。
カウンタの計数動作を停止させておく時間は後述する第
３積分時間の２倍の時間とする。第２積分の終了はアナ
ログ積分器の積分亀圧が初期の基準値を越えて逆極性に
なってから一定のクロックを計数した時点とする。第２
積分終了後に第２積分時に使われた基準電圧と逆極性の
基準電圧をアナ。グ積分器に予め決められた一定の時間
与え第３積分する。この第３積分終了後基準電圧の極性
を切換え、第２積分と同極性で第４積分を行なう。第４
積分の積分速度は第２及び第３積分の積分速度の整数分
の１に落して重み付けをし、この重み付けにより下位桁
の精度を向上するように構成したものである。以下にこ
の発明の一実施例を図面を用いて詳細に説明する。
３積分時間の２倍の時間とする。第２積分の終了はアナ
ログ積分器の積分亀圧が初期の基準値を越えて逆極性に
なってから一定のクロックを計数した時点とする。第２
積分終了後に第２積分時に使われた基準電圧と逆極性の
基準電圧をアナ。グ積分器に予め決められた一定の時間
与え第３積分する。この第３積分終了後基準電圧の極性
を切換え、第２積分と同極性で第４積分を行なう。第４
積分の積分速度は第２及び第３積分の積分速度の整数分
の１に落して重み付けをし、この重み付けにより下位桁
の精度を向上するように構成したものである。以下にこ
の発明の一実施例を図面を用いて詳細に説明する。
第２図にこの発明の一実施例を示す。
第３図にこの発明によるＡ−Ｄ変換器のアナログ積分器
の積分電圧の変化を示す。第２図において１はＡ−Ｄ変
換すべきアナログ入力電圧Ｅｘの入力端子を示す。この
入力端子１はスイッチＳ，と抵抗器Ｒ，，Ｒ２を通じて
アナログ積分器４の入力端子に接続される。２及び３は
基準電圧入力端子を示し、この入力様子２及び３に正の
基準電圧＋ＥＲと負の基準電圧−８Ｒが供給される。
の積分電圧の変化を示す。第２図において１はＡ−Ｄ変
換すべきアナログ入力電圧Ｅｘの入力端子を示す。この
入力端子１はスイッチＳ，と抵抗器Ｒ，，Ｒ２を通じて
アナログ積分器４の入力端子に接続される。２及び３は
基準電圧入力端子を示し、この入力様子２及び３に正の
基準電圧＋ＥＲと負の基準電圧−８Ｒが供給される。
これら基準亀圧入力端子２と３はスイッチＳ２とＳ３を
それぞれ通じてスイッチＳ，と抵抗器Ｒ，との接続点に
接続され、アナログ入力電圧Ｅｘと同様に抵抗器Ｒ．と
Ｒ２の直列回路を通じてアナログ積分器４の入力端子に
接続される。これらスイッチＳ，，Ｓ２，Ｓ３によって
第１切換手段を構成している。尚抵抗器Ｒ２には並列に
スイッチＳ４が接続され、平素はこのスイッチＳ４がオ
ンに保持され、アナログ入力電圧Ｅｘ及び基準電圧＋Ｅ
Ｒ，一ＥＲは抵抗器Ｒ，だけを通じて積分器４に供給さ
れる。スイッチＳ４は第４積分期間中だけオフに制御さ
れ、第４積分期間ではアナログ積分器４の積分時定数を
第１、第２、第３積分時の整数倍の重み付けを附すよう
にしている。このスイッチＳ４は第２切換手段を構成し
ている。またアナログ積分器４の積分コンデンサＣには
スイッチＳ５を並列接続し、Ａ−○変換終了時にこのス
イッチＳ５をオンに制御し、コンデンサＣの充電電圧が
ゼロとなるようにリセットするようにしている。アナロ
グ積分器４の出力側にはしベル比較器５が接続される。
それぞれ通じてスイッチＳ，と抵抗器Ｒ，との接続点に
接続され、アナログ入力電圧Ｅｘと同様に抵抗器Ｒ．と
Ｒ２の直列回路を通じてアナログ積分器４の入力端子に
接続される。これらスイッチＳ，，Ｓ２，Ｓ３によって
第１切換手段を構成している。尚抵抗器Ｒ２には並列に
スイッチＳ４が接続され、平素はこのスイッチＳ４がオ
ンに保持され、アナログ入力電圧Ｅｘ及び基準電圧＋Ｅ
Ｒ，一ＥＲは抵抗器Ｒ，だけを通じて積分器４に供給さ
れる。スイッチＳ４は第４積分期間中だけオフに制御さ
れ、第４積分期間ではアナログ積分器４の積分時定数を
第１、第２、第３積分時の整数倍の重み付けを附すよう
にしている。このスイッチＳ４は第２切換手段を構成し
ている。またアナログ積分器４の積分コンデンサＣには
スイッチＳ５を並列接続し、Ａ−○変換終了時にこのス
イッチＳ５をオンに制御し、コンデンサＣの充電電圧が
ゼロとなるようにリセットするようにしている。アナロ
グ積分器４の出力側にはしベル比較器５が接続される。
この例では２個のレベル比較器を縦続後続した例を示し
ている。レベル比較器５の出力は同期回路６に供繋台さ
れる。同期回路６ではしベル比較器５の比較出力をクロ
ツクパルス源から出力されるクロックバルスに同期した
信号に変換し、その出力をゲート回路８に供給し、ゲー
ト回路８にてクロツクバルス源７からカウンタ９に供Ｖ
給されるクロツクパルスをゲート制御する。この発明に
おいてはゼロデツドバンドコントロール回路１０を設け
る。このゼロデッドバンドコントロール回路１０は第２
積分の開始時に後述する第３積分時間Ｌの２倍の時間の
３だけゲート回路８を開に制御し、その時間の３だけ力
ゥンタ９にクロックパルスが供給されないように構成す
るものである。即ち第１、第２、第３、第４積分の各状
態に切換る制御は制御回略１１によって制御される。
ている。レベル比較器５の出力は同期回路６に供繋台さ
れる。同期回路６ではしベル比較器５の比較出力をクロ
ツクパルス源から出力されるクロックバルスに同期した
信号に変換し、その出力をゲート回路８に供給し、ゲー
ト回路８にてクロツクバルス源７からカウンタ９に供Ｖ
給されるクロツクパルスをゲート制御する。この発明に
おいてはゼロデツドバンドコントロール回路１０を設け
る。このゼロデッドバンドコントロール回路１０は第２
積分の開始時に後述する第３積分時間Ｌの２倍の時間の
３だけゲート回路８を開に制御し、その時間の３だけ力
ゥンタ９にクロックパルスが供給されないように構成す
るものである。即ち第１、第２、第３、第４積分の各状
態に切換る制御は制御回略１１によって制御される。
先ず制御回路１ １によりスイッチＳ，がオンに制御さ
れ、アナログ入力電圧Ｅｘが積分器４に供給される。こ
のときスイッチＳ４は先に説明したようにオンに制御さ
れ、スィツチミはオフに制御されている。スイッチＳ，
をオンに制御すると同時にカウンタ９はクロツクパルス
の計数を開始する。カウンタ９にて一定の数のクロツク
パルスを計数するとカウンタ９から制御回路１１にその
計数出力を与え、その計数信号によってスイッチＳ，を
オフに制御し、第１積分を終了する。アナログ入力電圧
Ｅｘが例えば負電圧であったとすると、第２積分時には
正極性の基準電圧を与える。
れ、アナログ入力電圧Ｅｘが積分器４に供給される。こ
のときスイッチＳ４は先に説明したようにオンに制御さ
れ、スィツチミはオフに制御されている。スイッチＳ，
をオンに制御すると同時にカウンタ９はクロツクパルス
の計数を開始する。カウンタ９にて一定の数のクロツク
パルスを計数するとカウンタ９から制御回路１１にその
計数出力を与え、その計数信号によってスイッチＳ，を
オフに制御し、第１積分を終了する。アナログ入力電圧
Ｅｘが例えば負電圧であったとすると、第２積分時には
正極性の基準電圧を与える。
このため制御回路１１はスイッチＳ，をオフに戻すと同
時にスイッチＳ２をオンに制御し、第２積分状態に切換
る。第２積分に切換ると同時に制御回路１１からゼロデ
ッドバンドコントロール回路１０１こ制御信号が送られ
、予め決められた一定の時間汀３だけゲート回路８を閉
じカウンタ９にクロックパルスを与えないようにし、一
定の時間２ｒ３が経過すると、ゲート回路８を開に制御
し、その直後からカウンタ９はクロックパルスを計数す
る。アナログ積分器４の積分電圧が初期値つまりゼロ電
位に戻るとしベル比較器５の出力は第４図Ｃに示すよう
に例えばＨ論理からＬ論理に戻る。尚第４図はクロック
パルスを示し、ＢはスィッチＳ，のオンの状態を示す波
形図である。レベル比的軟投溝５の出力がＬ論理に戻る
と、制御回路１ １ではその後に与えられるクロツクパ
ルスが一定数に達すると例えば３個目のクロックバルス
と同期してスイッチＳ２をオフに戻し第２積分を終了す
る。第４図０にスイッチこのオンの状態を説明する波形
図を示す。第２積分の終了後、制御回路１１はスイッチ
らを第４図８に示すようにオンに制御し、アナログ入力
電圧Ｅｘと同機性の基準電圧一ＥＲをアナログ積分器４
１こ供給する。
時にスイッチＳ２をオンに制御し、第２積分状態に切換
る。第２積分に切換ると同時に制御回路１１からゼロデ
ッドバンドコントロール回路１０１こ制御信号が送られ
、予め決められた一定の時間汀３だけゲート回路８を閉
じカウンタ９にクロックパルスを与えないようにし、一
定の時間２ｒ３が経過すると、ゲート回路８を開に制御
し、その直後からカウンタ９はクロックパルスを計数す
る。アナログ積分器４の積分電圧が初期値つまりゼロ電
位に戻るとしベル比較器５の出力は第４図Ｃに示すよう
に例えばＨ論理からＬ論理に戻る。尚第４図はクロック
パルスを示し、ＢはスィッチＳ，のオンの状態を示す波
形図である。レベル比的軟投溝５の出力がＬ論理に戻る
と、制御回路１ １ではその後に与えられるクロツクパ
ルスが一定数に達すると例えば３個目のクロックバルス
と同期してスイッチＳ２をオフに戻し第２積分を終了す
る。第４図０にスイッチこのオンの状態を説明する波形
図を示す。第２積分の終了後、制御回路１１はスイッチ
らを第４図８に示すようにオンに制御し、アナログ入力
電圧Ｅｘと同機性の基準電圧一ＥＲをアナログ積分器４
１こ供給する。
この積分状態を第３積分と称する。この第３穣分の時情
軸３は例えば単安定マルチバイブレーターにより一定の
時間となるように規定される。一定時間経過後、制御回
路１１はスイッチＳをオフに戻し、第３積分を終了する
。第３積分が終了すると制御回路１１は第４図Ｄに示す
ようにスイッチＳ２を再びオンに制御し、第２積分時と
同じ極性の基準電圧＋ＥＲをアナログ積分器川こ与える
。
軸３は例えば単安定マルチバイブレーターにより一定の
時間となるように規定される。一定時間経過後、制御回
路１１はスイッチＳをオフに戻し、第３積分を終了する
。第３積分が終了すると制御回路１１は第４図Ｄに示す
ようにスイッチＳ２を再びオンに制御し、第２積分時と
同じ極性の基準電圧＋ＥＲをアナログ積分器川こ与える
。
これと同時に第４図Ｆに示すようにスイッチＳ４をオフ
にし、アナログ積分器４の積分時定数を今までの時定数
の整数倍、例えば１“音の時定数に変更する。この切襖
により第４積分状態となる。従って第４積分状態ではア
ナログ積分器４の電圧変化は第２及び第３積分時の１′
１０の速度で変化する。これと同時にカウンタ９のクロ
ツクパルスの供給端子を１桁分下位桁に移し、つまりカ
ウンタの入力端子を９ａから９ｂに切換え、今までの技
下位桁より更に下の桁つまり１／１０の桁からカウント
アップさせる。この第４積分はアナログ積分器４の積分
電圧が初期値即ちゼロ電圧に戻ると同時に終了する。つ
まりこの終了はしベル比較器５の出力が第４図Ｃに示す
ようにＨ論理からＬ論理に立下つた時点で終了する。こ
のときカウンタ９に計数されて計数値はラッチ回路１２
にラッチされ必要に応じて表示器１３で表示される。上
述の構成において第４積分期間の計数値により第２積分
の終了時に発生する微少誤導きを精度よくＡ‐Ｄ変換で
きる理由を以下に説明する。
にし、アナログ積分器４の積分時定数を今までの時定数
の整数倍、例えば１“音の時定数に変更する。この切襖
により第４積分状態となる。従って第４積分状態ではア
ナログ積分器４の電圧変化は第２及び第３積分時の１′
１０の速度で変化する。これと同時にカウンタ９のクロ
ツクパルスの供給端子を１桁分下位桁に移し、つまりカ
ウンタの入力端子を９ａから９ｂに切換え、今までの技
下位桁より更に下の桁つまり１／１０の桁からカウント
アップさせる。この第４積分はアナログ積分器４の積分
電圧が初期値即ちゼロ電圧に戻ると同時に終了する。つ
まりこの終了はしベル比較器５の出力が第４図Ｃに示す
ようにＨ論理からＬ論理に立下つた時点で終了する。こ
のときカウンタ９に計数されて計数値はラッチ回路１２
にラッチされ必要に応じて表示器１３で表示される。上
述の構成において第４積分期間の計数値により第２積分
の終了時に発生する微少誤導きを精度よくＡ‐Ｄ変換で
きる理由を以下に説明する。
第４積分の時鷹ｍ４は第５図に示すように第３積分期間
中にアナログ積分器４の積分電圧が正電圧にある時間Ｔ
′３＝Ｔ‘十Ｔ″３の１０倍の時間ｌＯＴ′３＝１中ご
＋ｌｍ″３となる。つまり第２積分時の微少誤差Ｔごを
１０倍に拡大したこととなり、このｌｍごをカウンタ９
の１／１０の桁からカウントアップさせることにより謙
畠葦時間Ｔどをｌｑ費の分解館でＡ−Ｄ変換したことと
なる。次に第２積分の初期に江３の時間クロックの計数
を阻止したことにより第４積分時に余計に計数される時
間ｌｍ′３と、及び第３積分期間に計数される計数値と
、第２積分時にアナログ積分器４の積分鰭圧が負電圧に
なっている間の計数値が除去できる理由について説明す
る。
中にアナログ積分器４の積分電圧が正電圧にある時間Ｔ
′３＝Ｔ‘十Ｔ″３の１０倍の時間ｌＯＴ′３＝１中ご
＋ｌｍ″３となる。つまり第２積分時の微少誤差Ｔごを
１０倍に拡大したこととなり、このｌｍごをカウンタ９
の１／１０の桁からカウントアップさせることにより謙
畠葦時間Ｔどをｌｑ費の分解館でＡ−Ｄ変換したことと
なる。次に第２積分の初期に江３の時間クロックの計数
を阻止したことにより第４積分時に余計に計数される時
間ｌｍ′３と、及び第３積分期間に計数される計数値と
、第２積分時にアナログ積分器４の積分鰭圧が負電圧に
なっている間の計数値が除去できる理由について説明す
る。
即ち第４積分期間中のｌｍ′３は重み付けしない前の状
態との関係についてみればつまり１桁上の計数値につい
てみれば第３積分期間中の時間ｒ３の計数値と等価であ
る。一方第２積分期間中にアナログ積分電圧が負極性と
なっている時間は第３積分期間の時情耳ｒ３−ｒ３と等
価である。よって第２積分期間中の負極性となっている
領域の時情爪３−ｒ３と第４積分期間の余計に計数して
いる時間Ｔ′３とを加算すると第３積分の時鷹則３と同
じになる。従ってこの時間Ｌと第３積分期間の時間Ｔ３
を合せれば２Ｔ３となる。結局第２積分期間中に時間汀
３の間だけクロックの計数を阻止していることにより不
吉異な計数値を除去でき、第２積分の終了時に発生する
微少誤差Ｔごをこの例では帆音の精度でＡ−Ｄ変換する
ことができる。第４図Ｇはゼロデッドバンドコントロー
ル回路１０の出力波形を示し、この出力波形がＨ論理に
ある間、第４図日に示すようにゲート回路８はクロック
パルスの通過を阻止するようにしている。以上説明した
ところより明らかなようにこの発明によれば突変電圧を
与えることないこ第２積分終了時に発生する微少誤差を
精度よくＡ一Ｄ変換することができる。
態との関係についてみればつまり１桁上の計数値につい
てみれば第３積分期間中の時間ｒ３の計数値と等価であ
る。一方第２積分期間中にアナログ積分電圧が負極性と
なっている時間は第３積分期間の時情耳ｒ３−ｒ３と等
価である。よって第２積分期間中の負極性となっている
領域の時情爪３−ｒ３と第４積分期間の余計に計数して
いる時間Ｔ′３とを加算すると第３積分の時鷹則３と同
じになる。従ってこの時間Ｌと第３積分期間の時間Ｔ３
を合せれば２Ｔ３となる。結局第２積分期間中に時間汀
３の間だけクロックの計数を阻止していることにより不
吉異な計数値を除去でき、第２積分の終了時に発生する
微少誤差Ｔごをこの例では帆音の精度でＡ−Ｄ変換する
ことができる。第４図Ｇはゼロデッドバンドコントロー
ル回路１０の出力波形を示し、この出力波形がＨ論理に
ある間、第４図日に示すようにゲート回路８はクロック
パルスの通過を阻止するようにしている。以上説明した
ところより明らかなようにこの発明によれば突変電圧を
与えることないこ第２積分終了時に発生する微少誤差を
精度よくＡ一Ｄ変換することができる。
またこの発明によれば基準電圧源は従来から用いられて
いる正と負の基準電圧十ＥＲと−ＥＲがあればよいから
、基準電圧源を作るコストを安くすることができる。ま
た第２積分から第３積分及び第４積分を通じて全て同じ
基準電圧源＋ＥＲと−ＥＲを用いるからその切換回略も
簡単に構成でき、切換回路を安価に作ることができる。
然も第２積分の終了はアナログ積分電圧が負極性に入っ
た直後から一定数のクロックを計数した時点で規定する
ようにし、更に第３積分時間Ｌも一定数のクロックパル
スを計数する時間によって規定することができるからス
イッチＳ，，ミ．Ｓ３，Ｓ４．ミの開閉制御は全てロジ
ック回路によって制御することができる。よってスイッ
チＳ，．Ｓ２，ふ．Ｓ４，ミ等の制御回路１１も簡単に
礎成することができる。尚上述ではアナログ入力電圧Ｅ
ｘが負極性であった場合を説明したがアナログ入力電圧
Ｅｘが正極性の場合も同様にＡ−○変換することができ
る。
いる正と負の基準電圧十ＥＲと−ＥＲがあればよいから
、基準電圧源を作るコストを安くすることができる。ま
た第２積分から第３積分及び第４積分を通じて全て同じ
基準電圧源＋ＥＲと−ＥＲを用いるからその切換回略も
簡単に構成でき、切換回路を安価に作ることができる。
然も第２積分の終了はアナログ積分電圧が負極性に入っ
た直後から一定数のクロックを計数した時点で規定する
ようにし、更に第３積分時間Ｌも一定数のクロックパル
スを計数する時間によって規定することができるからス
イッチＳ，，ミ．Ｓ３，Ｓ４．ミの開閉制御は全てロジ
ック回路によって制御することができる。よってスイッ
チＳ，．Ｓ２，ふ．Ｓ４，ミ等の制御回路１１も簡単に
礎成することができる。尚上述ではアナログ入力電圧Ｅ
ｘが負極性であった場合を説明したがアナログ入力電圧
Ｅｘが正極性の場合も同様にＡ−○変換することができ
る。
この場合には第１積分時にアナ。グ積分器４の積分電圧
は負極性となり、負極性の或る電圧から第２積分が開始
される。従って第２積分終了時はアナログ積分電圧は正
極性となっている。よって第３積分に用いる基準電圧は
先の例とは逆極性の基準電圧が用いられる。これら基準
電圧の選択は従来から周知の磁性判別手段によってアナ
ログ入力電圧Ｅｘの極性を判別して実行される。また上
述の実施例では第４積分時にスイッチＳ４をオフに制御
し積分時定数を１“音に増加させて重み付けをしたが、
その他の例として第６図に示すように基準電圧入力端子
２と３に供給される基準電圧を抵抗器Ｒ３とＲ４にて分
圧し、この分圧された基準電圧をスイッチＳ４を通じて
アナログ積分器４に供聯合するようにしてもよい。この
場合も抵抗器Ｒ３とＲ４の分圧比を例えば１／１０とす
れば第４積分時間Ｔ４を第２、第３積分時間の１０倍の
重み付けをすることができ、よって１ぴ音の分解能で微
少誤差をＡ−Ｄ変換することができる。尚第２図及び第
６図の実施例を含めて第４積分の積分速度を例えば１／
１００１／Ｉ０００に落すことにより１００及び１００
Ｍ音の分解能でＡ−Ｄ変換することができること容易に
理解できよう。
は負極性となり、負極性の或る電圧から第２積分が開始
される。従って第２積分終了時はアナログ積分電圧は正
極性となっている。よって第３積分に用いる基準電圧は
先の例とは逆極性の基準電圧が用いられる。これら基準
電圧の選択は従来から周知の磁性判別手段によってアナ
ログ入力電圧Ｅｘの極性を判別して実行される。また上
述の実施例では第４積分時にスイッチＳ４をオフに制御
し積分時定数を１“音に増加させて重み付けをしたが、
その他の例として第６図に示すように基準電圧入力端子
２と３に供給される基準電圧を抵抗器Ｒ３とＲ４にて分
圧し、この分圧された基準電圧をスイッチＳ４を通じて
アナログ積分器４に供聯合するようにしてもよい。この
場合も抵抗器Ｒ３とＲ４の分圧比を例えば１／１０とす
れば第４積分時間Ｔ４を第２、第３積分時間の１０倍の
重み付けをすることができ、よって１ぴ音の分解能で微
少誤差をＡ−Ｄ変換することができる。尚第２図及び第
６図の実施例を含めて第４積分の積分速度を例えば１／
１００１／Ｉ０００に落すことにより１００及び１００
Ｍ音の分解能でＡ−Ｄ変換することができること容易に
理解できよう。
またゼロデツドバンドコントロ−ル回路１川こよって第
２積分の開始時節こおいて第３積分時間九の２倍の時間
、ゲート回路８を閉に制御したが第２積分期間の開始時
点に限らず、第２積分と第３積分期間ならばどの時点で
ゲート回路８を閉に制御してもよい。
２積分の開始時節こおいて第３積分時間九の２倍の時間
、ゲート回路８を閉に制御したが第２積分期間の開始時
点に限らず、第２積分と第３積分期間ならばどの時点で
ゲート回路８を閉に制御してもよい。
第１図は従来の高精度Ａ−Ｄ変換器の動作を説明するた
めの波形図、第２図はこの発明の一実施例を示す系統図
、第３図乃至第５図はこの発明の動作の説明に供する波
形図、第６図はこの発明の他の実施例を示す系統図であ
る。 １：アナログ電圧入力端子、２，３：基準電圧入力端子
、４：アナログ積分器、６：クロツクパルス源、８：ゲ
ート回路、９：カウンタ、Ｌ：第３積分時間、１０：ゼ
ロデツドバンドコントロール回路。 弊 １ 図 努２ 図 努 ろ 図 群・ 図 三４ 弊 ５ 図 ※ ６ 図
めの波形図、第２図はこの発明の一実施例を示す系統図
、第３図乃至第５図はこの発明の動作の説明に供する波
形図、第６図はこの発明の他の実施例を示す系統図であ
る。 １：アナログ電圧入力端子、２，３：基準電圧入力端子
、４：アナログ積分器、６：クロツクパルス源、８：ゲ
ート回路、９：カウンタ、Ｌ：第３積分時間、１０：ゼ
ロデツドバンドコントロール回路。 弊 １ 図 努２ 図 努 ろ 図 群・ 図 三４ 弊 ５ 図 ※ ６ 図
Claims (1)
- １ Ａ 被測定電圧が与えられる被測定電圧入力端子と
、Ｂ 正極性の基準電圧が与えられる正極基準電圧入力
端子と、Ｃ 負極性の基準電圧が与えられる負極基準電
圧入力端子と、Ｄ これら被測定電圧入力端子、正極基
準電圧入力端子及び負極基準電圧入力端子に与えられる
電圧を選択的に取り出す第１切換手段と、Ｅ この第１
切換手段によつて取り出された電圧を積分するアナログ
積分器と、Ｆ このアナログ積分器の積分速度を整数分
の１の比率で切換る第２切換手段と、Ｇ 既知の周波数
を持つクロツクパルスを発生するクロツクパルス源と、
Ｈ 被測定電圧を一定時間上記アナログ積分器に与える
第１積分状態及び被測定電圧と逆極性の基準電圧を選択
して上記アナログ積分器に与えアナログ積分器の積分電
圧が積分開始時の極性に対して逆転し、積分電圧が逆転
してから上記クロツクパルス源のクロツクパルスを所定
数計数した時点で積分終了とする第２積分状態及び第２
積分状態において選択した基準電圧と逆極性の関係にあ
る基準電圧を予め決めた上記第１積分状態の積分時間と
は異なる一定時間上記アナログ積分器に与える第３積分
状態及び第３積分状態終了後に上記第２積分状態で上記
アナログ積分器に与えたと同じ基準電圧を上記アナログ
積分器に与えアナログ積分器の積分電圧が基準電位に達
した時点で終了とする第４積分状態の各状態となるよう
に上記第１切換手段を制御すると共に上記第４積分状態
において上記アナログ積分器の積分速度を第１乃至第３
積分状態の積分速度の整数分の１となるように上記第２
切換手段を制御する制御回路と、Ｉ 上記クロツクパル
ス源から与えられるクロツクパルスを上記第２積分状態
及び第４積分状態において通過させるゲート回路と、Ｊ
上記第２積分状態において上記ゲート回路を第３積分
時間の２倍の時間閉に制御する制御手段と、Ｋ 上記ゲ
ート回路から出力されるクロツクパルスを計数し被測定
電圧に対応したデイジタル値を得るカウンタと、Ｌ 上
記第４積分状態において上記カウンタの入力端子を下位
桁側に移す制御手段と、から成るアナログ−デイジタル
変換器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54109565A JPS6013614B2 (ja) | 1979-08-27 | 1979-08-27 | アナログ−デイジタル変換器 |
| US06/178,028 US4354176A (en) | 1979-08-27 | 1980-08-14 | A-D Converter with fine resolution |
| NLAANVRAGE8004816,A NL188493C (nl) | 1979-08-27 | 1980-08-26 | Analoog/digitaal-omvormer. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54109565A JPS6013614B2 (ja) | 1979-08-27 | 1979-08-27 | アナログ−デイジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5632827A JPS5632827A (en) | 1981-04-02 |
| JPS6013614B2 true JPS6013614B2 (ja) | 1985-04-08 |
Family
ID=14513458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54109565A Expired JPS6013614B2 (ja) | 1979-08-27 | 1979-08-27 | アナログ−デイジタル変換器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4354176A (ja) |
| JP (1) | JPS6013614B2 (ja) |
| NL (1) | NL188493C (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5880927A (ja) * | 1981-11-09 | 1983-05-16 | Advantest Corp | 多重スロ−プ積分形ａｄ変換器 |
| JPS5897919A (ja) * | 1981-12-05 | 1983-06-10 | Advantest Corp | 多重スロ−プ積分形ａｄ変換器の校正方法 |
| US4584566A (en) * | 1984-12-21 | 1986-04-22 | Honeywell Inc. | Analog to digital converter |
| GB8703100D0 (en) * | 1987-02-11 | 1987-03-18 | Secretary Trade Ind Brit | Analogue to digital converters |
| US4768019A (en) * | 1987-09-25 | 1988-08-30 | Honeywell Inc. | Analog-to-digital converter |
| EP0357616B1 (de) * | 1988-03-15 | 1994-05-25 | Keller AG für Druckmesstechnik | Verfahren und vorrichtung zur messfehlerkompensation |
| EP0530666B1 (de) * | 1991-09-02 | 1997-10-29 | Krohne Messtechnik Gmbh & Co. Kg | Verfahren zur Wandlung eines Analogsignals in ein Digitalsignal |
| JPH0559977U (ja) * | 1992-01-14 | 1993-08-06 | 株式会社アドバンテスト | Ａ／ｄコンバータ |
| US5321403A (en) * | 1993-04-14 | 1994-06-14 | John Fluke Mfg. Co., Inc. | Multiple slope analog-to-digital converter |
| US5416481A (en) * | 1993-09-24 | 1995-05-16 | Advanced Micro Devices, Inc. | Analog-to-digital converter with multi-level dither current input |
| CN100583644C (zh) * | 2006-02-10 | 2010-01-20 | 中控科技集团有限公司 | 一种积分式a/d转换方法及其模数转换装置 |
| JP5546020B2 (ja) * | 2011-03-28 | 2014-07-09 | パナソニック株式会社 | Ａｄ変換装置 |
| CN113839677B (zh) * | 2021-08-31 | 2024-02-02 | 中国计量大学 | 一种积分型模数转换器及其模数转换方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3577140A (en) * | 1967-06-27 | 1971-05-04 | Ibm | Triple integrating ramp analog-to-digital converter |
-
1979
- 1979-08-27 JP JP54109565A patent/JPS6013614B2/ja not_active Expired
-
1980
- 1980-08-14 US US06/178,028 patent/US4354176A/en not_active Expired - Lifetime
- 1980-08-26 NL NLAANVRAGE8004816,A patent/NL188493C/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| NL188493B (nl) | 1992-02-03 |
| US4354176A (en) | 1982-10-12 |
| JPS5632827A (en) | 1981-04-02 |
| NL188493C (nl) | 1992-07-01 |
| NL8004816A (nl) | 1981-03-03 |
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