JPH0714384A - 電圧発生装置 - Google Patents
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- JPH0714384A JPH0714384A JP5352867A JP35286793A JPH0714384A JP H0714384 A JPH0714384 A JP H0714384A JP 5352867 A JP5352867 A JP 5352867A JP 35286793 A JP35286793 A JP 35286793A JP H0714384 A JPH0714384 A JP H0714384A
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Abstract
と共に、電流ポンプの電力消費を最少とする。 【構成】電圧発生装置10は、集積回路において低電力
化のために、高電圧を生成し、制御し、維持する。この
装置10は、異なる状況の下で、DRAMのVCCP のポ
ンピングを行うために、別々のスタンバイ回路とアクテ
ィブ回路とを備えている。スタンバイ回路とアクティブ
回路は、VCCP に電荷を汲み上げるために、互いに独立
に駆動するが、同時に駆動することもできる。スタンバ
イ回路は、電力導入や電流漏れの状況でVCCP を維持す
るための低電力回路である。アクティブ回路はもっと大
きな回路であり、より多くの電流のポンピングを行い得
る。アクティブ回路は駆動されたワード線に応答する。
Description
生装置に係り、特に集積回路において低電力化のために
高電圧を生成し、制御し、維持するための電圧発生装置
に関する。
s Memory)セルや他のメモリ装置のワード線がアクセス
されているとき、VCCP と呼ばれる高電圧は下がる傾向
にある。従って、ノードに電荷を汲み上げることで、V
CCP を維持する必要がある。従来、このような集積回路
の高電圧は、電流ポンプを駆動する自由振動の発振器又
は直流レギュレータ回路によって生成されていた。
はしばしばかなりの電力を消費する。低電力とするため
には、回路内部の電流や電力を減らすことが望ましい。
電力を減す方法の1つは、低周波数の発振器を用い、電
圧レギュレータ回路の直流径路を遮断することである。
しかしながら、電流は、発振器や電圧レギュレータ回路
がオンであれば、それらによって消費されてしまうとい
う問題があった。
回路とアクティブ回路とを用いることにより、DRAM
やその他の回路のVCCP を維持することができると共
に、電流ポンプの電力消費を最少にすることができる電
圧発生装置を提供することにある。
連続的に維持する低電力スタンバイ回路と、VCCP が所
定の値よりも下がり、DRAMのワード線がアクセスさ
れたときはいつでも起動されるアクティブ回路を備え、
電流ポンプの電力消費を最少にすることができる電圧発
生装置を提供することにある。
CCP を連続的に維持する低電力スタンバイ回路と、DR
AMのワード線がアクセスされたときはいつでも起動さ
れるアクティブ回路とを備え、電流ポンプの電力消費を
最少にすることができる電圧発生装置を提供することに
ある。
置は、異なる状況の下で、VCCP を維持するために、別
々のスタンバイ回路とアクティブ回路とを組み合わせる
ものである。これらの回路の夫々は、VCCP を維持する
ために互いに独立に動作するが、同時に動作することも
できる。スタンバイ回路は、電源投入や電流漏れに応答
して、VCCP を維持するのに用いられる。電力消費を最
少に抑えるために、スタンバイ回路の電流は可能な限り
低く維持される。特に、スタンバイ回路は、電源投入や
電流漏れによるVCCP の低下に応答するのに十分な低電
力スタンバイ電圧レギュレータ回路と低電力スタンバイ
ポンプ回路とを備えている。スタンバイ電圧レギュレー
タ回路は、VCCP を監視し、VCCP が所望の値よりも下
がったときに、スタンバイクロック回路を起動する。こ
のスタンバイクロック回路は、自己タイミングクロック
であり、従って、定常的に動作する発振器を必要としな
い。更に、VCCP が所望の値にあるときは、電力消費を
抑えるために、スタンバイクロック回路とスタンバイポ
ンプ回路はオフされる。スタンバイ電圧レギュレータ回
路のみが、定常的に動作し電流を流す。
しかも、大きな電流が流れてVCCPが下がった場合にV
CCP を速やかに回復させるのは困難なので、アクティブ
電圧レギュレータ回路と、1つ以上のアクティブクロッ
ク回路と、これらに連携するアクティブチャージポンプ
を持つアクティブ回路を別に設けることは効果的であ
る。アクティブチャージポンプはVCCP に応答すると共
に、本発明による回路や装置がVCCP から電流を取り出
すことを示す信号RASBPにも応答する。アクティブ
電圧レギュレータ回路は、より多くの電流を流す要素を
備え、アクティブチャージポンプはより大きく且つV
CCP を高速に所望の値まで引き上げることができるの
で、本発明に関係する回路によって多くの電流が流れた
とき、例えば、ワード線が駆動され多くの電流が流れV
CCP を引き下げるとき、VCCP は所望の値に保持され
る。
数のアクティブポンプ回路を用いることができる。例え
ば、4Kサイクルに対して2Kサイクルでリフレッシュ
を行うことのできる16MEG世代のDRAMでは、2
つのアクティブポンプ回路を用いることができる。2K
サイクルでは、2倍のワード線をリフレッシュするの
で、このタイプのDRAMでは2倍の電流が流れて、V
CCP を下げる。従って、採用されるポンプの大きさに応
じて、2つあるいはそれ以上のチャージポンプを用いる
ことは効果的である。複数のアクティブポンプ回路を1
つのアクティブクロック回路で起動することもできる
が、好ましくは夫々のアクティブポンプ回路は別々のア
クティブクロック回路で駆動される。
電圧レギュレータ回路を取り除き、本発明の電圧発生装
置に接続された回路がある状態となった場合には、いつ
でもアクティブポンプ回路を起動することができる。例
えば、RASBP信号がローレベルとなり、DRAMの
ワード線がアクセスされたことを示した場合は何時で
も、チャージポンプを駆動することができる。ワード線
がアクセスされた場合、しばしばVCCP は降下するの
で、ポンプとその周辺回路は十分速やかに応答して、R
ASBPがローレベルの間に失われる電荷を補うように
設計することが可能である。
する。
発生装置10のブロック図である。本実施例の電圧発生
装置10は、DRAMや他のメモリ装置のような集積回
路内部で低電力で利用する高電圧VCCP を発生し、制御
し、維持するために用いられる。本実施例はDRAMを
例に説明するが、この回路は、ノードの電圧が下降する
可能性があり、その電圧を一定に保たなければならない
他の回路でも利用可能である。
力電圧VCCP を発生させる。入力端子14、16は、夫
々信号RASBP、2KREFPADを受ける。これら
の信号は、以下に説明する。出力ノード12での電圧
は、例えば第1図のスイッチS1、S2(例えばデコー
ダ)で制御される回路18、20で示されるようなメモ
リセルアレイのワード線を駆動するのに用いられる。典
型的なDRAMでは電圧VCCP は、最初に電源を入れた
ときや、電流漏れによって低下するであろう。このV
CCP の電圧降下は、図1では、連続的な電流漏れを示す
定電流源22によって示されている。スタンバイ電圧レ
ギュレータ回路110とアクティブ電圧レギュレータ回
路200を持つ電圧レギュレータ回路100は、VCCP
が下り過ぎたかどうかを決めるべく電圧VCCP を監視す
る。VCCP が所定の値よりも下がった場合には、スタン
バイ電圧レギュレータ回路110は、スタンバイクロッ
ク回路300を起動し、スタンバイポンプ回路478を
駆動する。スタンバイ電圧レギュレータ回路110は常
に動作しており、回路の電力消費を最少にすべく、一般
に低電流を流すように設計されている。これらスタンバ
イ回路は、電流漏れに十分速やかに反応して十分の電流
を流して、VCCP を所定の値に維持する。
以上の損失があり、アクティブポンプ回路が必要となる
ことがある。例えば、DRAMのワード線を駆動する場
合、回路18、20の動作によって、しばしば電流が出
力ノード12から流れ、電圧VCCP が降下することがあ
る。RASBPが下がりスイッチS1、S2が閉じてワ
ード線がアクセスされ駆動された場合には、DRAMに
電流が流れる。なお、回路で示されている定電流源1
8、20、22は、単に電流漏れやワード線のアクセス
による電流損失を表わしている。
ブ電圧レギュレータ回路200が起動し、VCCP を監視
する。ワード線がアクセスされVCCP が低ければ、アク
ティブ電圧レギュレータ回路200はアクティブクロッ
ク回路500を起動し、アクティブポンプ回路478’
にクロック信号を発生する。アクティブ電圧レギュレー
タ回路200は、ワード線がアクセスされたとき、スタ
ンバイ電圧レギュレータ回路110よりも素早く反応
し、VCCP を維持するために電荷のポンピングを行う。
アクティブ電圧レギュレータ回路200はより多くの電
流を流し、より多くの電力を消費するので、ワード線が
アクセスされ所定の値よりもVCCP が下降した場合にの
み、駆動されることが望ましい。加えて、アクティブポ
ンプ回路478’は、大きなポンプ(即ち、スタンバイ
ポンプ回路よりも多くの電流のポンピングを行うことが
できる。)であり、ワード線がアクセスされたとき、よ
り素早い電荷のポンピングによりVCCP の維持が行われ
る。更に、アクティブクロック回路500は、自己タイ
ミングの回路であり、従って、自由発振器は必要ない。
自己タイミングという特徴は、以下に詳しく述べる。
6は、選択肢として第2のアクティブポンプ回路47
8’を起動するために用いられる。このアクティブポン
プ回路478’及びそれと連携するクロック回路500
はDRAMの2Kリフレッシュサイクルを利用する場合
に、採用される。2Kリフレッシュサイクルを利用する
場合、2倍のワード線がアクセスされ、VCCP を下げる
ためにより多くの電流が流される。任意の数のアクティ
ブポンプ回路を設けることができるが、それらのポンプ
及び関係する回路はすべて同じものである。同様に、1
つのアクティブクロック回路が複数のアクティブポンプ
回路を駆動でき、又は別々のアクティブクロック回路が
夫々のポンプを駆動することもできる。従って、以下の
アクティブ回路の説明は、1つのアクティブクロック回
路と1つのアクティブポンプ回路について行われる。
互いに関連しており、同時に動作したりしなかったりす
るが、ここでは理解を容易にするために、別々に説明す
る。
ロック回路の両方のためにVCCP を監視する電圧レギュ
レータ回路100のブロック図が示されている。電圧レ
ギュレータ回路100には、抵抗113、114、11
5と出力ノードN1を持つ第1の抵抗分割ネットワーク
112が備えられている。ネットワーク112は、電力
供給電圧VCCP に比例する基準信号VCCPREFを発生す
る。更に、抵抗117、118及び出力ノードN2を持
つ第2の抵抗分割ネットワーク116は、電力供給電圧
VCCに比例する基準信号VCCREF を生成する。
は、スタンバイ電圧レギュレータ回路110に含まれる
差動増幅器120の夫々の負及び正(反転及び非反転)
の入力端子に与えられる。VCCREF がVCCPREFを超えた
とき、差動増幅器120の出力はハイレベルになり、直
列接続されたインバータ140、150、ラッチ170
及びインバータ190を経て、ハイレベルのPUMP信
号が出力される。スタンバイ回路は回路の電力を抑える
ように設計され、そのためインバータ140、160、
ラッチ170及びインバータ190は、回路を流れる電
流を抑えるように設計されている。
を参照して説明する。
図2にも示されており、どのようにスタンバイ電圧レギ
ュレータ回路110とアクティブ電圧レギュレータ回路
200とが出力ノードN1、N2の基準電圧を比較し、
夫々スタンバイポンプ回路478とアクティブポンプ回
路478´とを駆動するためのスタンバイクロック回路
300とアクティブクロック回路500とを起動する信
号を出力するかが示されている。アクティブ電圧レギュ
レータ回路200は、VCCREF とVCCPREFとを入力する
のに加え、ENREGB信号を入力とし、ある条件のも
とでのみ動作を行う。アクティブ電圧レギュレータ回路
200は差動増幅器220を備え、この差動増幅器22
0も抵抗分割ネットワーク112、および抵抗117、
118からなる抵抗分割ネットワーク116から基準信
号VCCREF とVCCPREFを受ける。
0はインバータ202とイネーブルトランジスタ210
とをも含んでいる。イネーブルトランジスタ210は、
ENREGB信号に応答し、ワード線がアクセスされた
かどうかによって、差動増幅器220を動作状態又は非
動作状態とする。このイネーブルトランジスタ210
は、出力ノードN1、N2の電圧によってのみ信号を出
力するスタンバイ電圧レギュレータ回路110の差動増
幅器120には設けられていない。スイッチ回路240
もインバータ202に接続されている。スイッチ回路2
40は、差動増幅器220の出力信号がシュミットトリ
ガインバータ260とインバータ270とに転送されP
UMPA信号を出力するか否かを制御する。なお、この
アクティブ電圧レギュレータ回路200については、ア
クティブ回路と共に後述する。
般的な構成が示されているが、図3では電流損失と電力
消費を抑えるスタンバイ電圧レギュレータ回路110の
別の特徴が詳しく示されている。図3やその他の図面の
トランジスタの好適な寸法は、次表1〜5に示されてい
るが、本発明の範囲内で他の寸法も採用できる。又、こ
の図面に示された好適な装置(例えば、トランジスタ1
14は、Pチャネル型エンハンスメント型トランジスタ
である)は業界で良く知られたものであるが、他の装置
も採用できる。例えば、すべてのトランジスタは好まし
くはエンハンスメント型トランジスタであるが、デプレ
ッション型トランジスタも用いられる。
タンバイ電圧レギュレータ回路110は、低電流で動作
し、回路の電流損失を抑えるように設計されている。こ
の好適なスタンバイ電圧レギュレータ回路110では、
抵抗分割ネットワーク112、116は、抵抗として用
いられているトランジスタを含んでいる(即ち、トラン
ジスタのソース又はドレインとゲートが接続されてい
る。)。トランジスタを流れる電流は、チャネル幅/チ
ャネル長の比の関数であるため、トランジスタネットワ
ークを流れる電流を抑えるために、これらのエンハンス
メント型トランジスタのチャネル長は一般に長くなって
いる。
16のトランジスタを長く選択することによって、ノー
ドN1、N2の電圧の変化は夫々ゆっくりになる。従っ
て、キャパシタ111a、111b、119を夫々ノー
ドN1、N2に設けて、これらノードでの変化を速くす
ることができる。好ましくは、キャパシタ111aの容
量は2pFであり、キャパシタ111bの容量は1pF
である。キャパシタ119の容量は好ましくは1pFで
ある。なお、トランジスタは、金属と酸化膜を用いて形
成されているが、キャパシタとして使うこともできる。
スタ122、124、126、128を用いた従来の構
成からなり、ノードN2のVCCREF とノードN1のV
CCPREFを比較して、PUMP信号を出力する。差動増幅
器120を構成するトランジスタ122〜128の好ま
しい寸法は、表1ないし表5に記載したように、特に回
路を流れる電流を低く抑え、従って電力消費を最少にす
るように選択されている。特に、差動増幅器120のト
ランジスタ122〜128のチャネル幅/チャネル長の
比は、長いチャネル長を選ぶことによって小さくされ、
電流を抑えている。
ンジスタは電流を抑えるが、回路の反応は一般に遅くな
り、ノードN3での信号の変化は遅くなる(即ち、ハイ
レベル状態とローレベル状態の間の遷移の遅い信号とな
る)。遅く変化する信号は、2つのトランジスタインバ
ータに入力された場合、しばしば電流損失を招く。特
に、インバータのトランジスタの両方がオンした場合、
「スルー電流」や「クローバ電流」がこの直列トランジ
スタを流れる。従って、この遷移の間に、2つのトラン
ジスタからなるインバータを介して、しばしばVCCから
接地レベルへの電流損失が生じる。
ために、差動増幅器120にはトランジスタ130、1
32、134、136が設けられている。トランジスタ
130、132の各ソースは共にVCCに接続されてお
り、トランジスタ130、132の各ドレインは共にト
ランジスタ122に接続されている。トランジスタ13
0、132の各ゲートは接続されており、共にトランジ
スタ122、124、134の各ゲートに接続されてい
る。同様に、トランジスタ134、136の各ソースは
共にVCCに接続されており、各ドレインは共にトランジ
スタ124に接続されている。トランジスタ136のゲ
ートは、差動増幅器120の出力端子( VOUT ) に接続
されている。差動増幅器120のトランジスタ122〜
128を用いた従来の構成の動作は、業界で良く知られ
ている。トランジスタ130〜136は、余分な電流を
流すことなく出力をより素早く駆動するために設けられ
ている。特に、これらのトランジスタ130〜136
は、出力VOUT が遷移点にあるとき(即ち、ハイレベル
の出力とローレベルの出力との間)に、差動増幅器12
0のノードN3での出力VOUT を駆動する。
い電位に達すると、トランジスタ126はより確実にオ
ン状態に向い、ノードN3をローレベルに下げる。ノー
ドN3はPチャネル型トランジスタであるトランジスタ
136のゲートに接続されているので、トランジスタ1
36はより確実にオン状態に向かう。トランジスタ13
6のソースードレイン経路は、高い電位に達したトラン
ジスタ124のソースをVCCに接続し、従って、トラン
ジスタ124を確実にオンにする。これによりトランジ
スタ124のドレイン及びトランジスタ122、13
0、132のゲート電極の電位が引き上げられる。ま
た、ノードN3の出力の素早い引き下げをも可能として
いる。
CCPREF(ノードN1)がVCCREF (ノードN2)以下に
落ち始めたとき、ノードN3の出力を素早くハイレベル
に駆動する。特に、VCCPREFが降下し始めると、トラン
ジスタ126は非導通となり、ノードN3の電圧が上が
り始める。これが起こると、Pチャネル型トランジスタ
136は非導通となり、トランジスタ124のソース電
圧を降下させる。その結果、トランジスタ124のドレ
イン電圧が降下し、トランジスタ122、130、13
2はより確実にオンして、ノードN3の出力VOUT をよ
り素早くハイレベルへ駆動する。
器120の出力VOUT をより素早く駆動するために設け
られているが、これらは又、出力ノードN3でのキャパ
シタンスを抑えるように設計されている。大きな容量負
荷に接続されたノードを駆動するには長い時間と大きな
電荷を必要とするので、ノードN3のキャパシタンスを
抑えることは、効果的である。特に、トランジスタのキ
ャパシタンスは直接チャネル長に依存するので、長いチ
ャネル長は、トランジスタのゲートに接続されたノード
に、次式1による大きな容量負荷を発生させる。従っ
て、トランジスタ136は、出力のキャパシタンスを抑
えるように、一般に短いチャネル長と幅を持つように選
ばれている。
酸化膜のキャパシタンス、lはチャネル長、wはチャネ
ル幅をそれぞれ示す)
変化する出力VOUT を補償するため(ここで、遅く変化
する出力は、回路の電流を最少にするように差動増幅器
を設計した結果である)に、インバータ140、160
及びラッチ170は、特に、インバータの「スルー電
流」を減らし、シャープな遷移を持つPUMP信号(即
ち、クロックイネーブル信号)を出力するように設計さ
れている。トランジスタのスイッチング時間は、一般に
チャネル幅/チャネル長の比に依存する。従って、チャ
ネル長とチャネル幅は、トランジスタが何時スイッチン
グを行うかを決定するように選ばれている。インバータ
140のトランジスタのチャネル幅は同じなので、スイ
ッチング時間はそれらのチャネル長の関数である。イン
バータ140を構成するトランジスタ144、146、
156、158の各チャネル長は、ノードN4、N5
(従って、インバータ160を構成するトランジスタ1
62、164)の電圧を、適当なタイミングで切り替え
るように選ばれている。
ハイレベルへ遷移して、ノードN6の電圧をハイレベル
からローレベルへ遷移させたとき、トランジスタ164
がオンする前にトランジスタ162をオフさせ、インバ
ータ160でVCCから接地レベルへ流れるスルー電流を
抑えることは有益である。この順序でインバータ160
のトランジスタのスイッチングを行わせるために、イン
バータ140のトランジスタのチャネル幅/チャネル長
の比が選択されている。特に、トランジスタ144のチ
ャネル幅/チャネル長の比は、一般にトランジスタ15
6のそれよりも大きくなっている。その結果、トランジ
スタ144は、トランジスタ156よりも速くオンす
る。従って、ノードN5がハイレベルへ引き上げられる
よりも速く、ノードN4はハイレベルへ引き上げられ、
トランジスタ162がトランジスタ164より前にスイ
ッチングを行うことを確実にしている。
ベルへ遷移したとき、トランジスタ162がオンする前
にトランジスタ164をオフさせ、インバータ160で
VCCから接地レベルへ流れるスルー電流を抑えることは
有益である。従って、トランジスタ146、158のチ
ャネル幅/チャネル長の比は特に選ばれている。特に、
トランジスタ158のチャネル幅/チャネル長の比は、
トランジスタ146のそれよりも大きくなっている。そ
の結果、トランジスタ158は、トランジスタ146よ
りも早くオンする。従って、ノードN4がローレベルへ
引き下げられるよりも早く、ノードN5はローレベルへ
引き下げられ、トランジスタ164がトランジスタ16
2より前にスイッチングを行うことを確実にしている。
従って、インバータ140におけるトランジスタのチャ
ネル長の選択は、いずれの遷移でもインバータ160で
VCCから接地レベルへ流れるどんな電流径路の形成をも
制限している。
を抑えるために、電流制御トランジスタ148、154
がインバータ140に加えられ、インバータ143、1
53のどのようなスルー電流も除かれている。電流制御
トランジスタ148、154のチャネル長は長いので、
ノードN4、ノードN5は、VCCや接地レベルへ夫々素
早く駆動されない。従って、トランジスタ162、16
4を駆動している間、VCCから接地レベルへの径路は存
在するが、トランジスタ148、154の長いチャネル
長によって、トランジスタ144、146、148とト
ランジスタ162、164の直列接続回路を流れる電流
が抑えられる。
も選ばれており、前述のトランジスタのスイッチングの
タイミングも影響されることはない。ノードN3がハイ
レベルからローレベルへ遷移するとき、インバータ14
3はトランジスタ144を極めて高速に駆動して、トラ
ンジスタ162をオフすることが望ましい。従って、電
流制御トランジスタ148はインバータ143のNチャ
ネル側のみに設けられ、電流制御トランジスタ148の
トランジスタ144への影響を抑えている。即ち、トラ
ンジスタ144にとって、スイッチングを素早く行い、
速やかにノードN4を駆動することが望ましいので、電
流制御トランジスタはインバータ143のPチャネル側
(トランジスタ144とVCCとの間)には設けられてい
ない。電流制御トランジスタ148は、ノードN3がロ
ーレベルからハイレベルへ遷移するときに、ノードN4
を駆動するタイミングに影響を与えるが、トランジスタ
148とノードN4の容量性結合は十分に大きく、ノー
ドN4をローレベルに十分引き下げ、トランジスタ16
2を適切なタイミングでオンする。
レベルへ遷移するとき、インバータ153は、トランジ
スタ158をオンすることによりノードN5を極めて高
速に駆動して、トランジスタ164をオフすることが望
ましい。このため電流制御トランジスタ154はインバ
ータ153のPチャネル側のみに設けられ、トランジス
タ154のトランジスタ158への影響を抑えている。
トランジスタ158がノードN5を接地レベルへ引き下
げる速度を抑えてしまうのを避けるために、電流制御ト
ランジスタはトランジスタ158と接地レベルの間には
設けられていない。電流制御トランジスタ154は、ノ
ードN3がハイレベルからローレベルへ遷移するとき
に、ノードN5を駆動するタイミングに影響を与える
が、トランジスタ154とノードN5の容量性結合は十
分に大きく、ノードN5をハイレベルに引き上げトラン
ジスタ164を適切なタイミングでオンする。
たように特定の差動増幅器120を用いているが、2つ
の信号を比較して出力信号を発生させる他の回路も、本
発明の範囲内で使用することができるものである。
110は、上述したようにスルー電流を防止するために
ラッチ170を備え、インバータ160のトランジスタ
162及びトランジスタ164のいずれもオンでない期
間、PUMP信号の出力を保持する。反転されたPUM
P信号は、信号線185を介してトランジスタネットワ
ーク174、176、178、180にフィードバック
され、インバータ160がノードN6を駆動してノード
N6の状態が変わるまで、ノードN6の最初の電圧を保
つ。
170自体は弱くラッチを行うと共に、スルー電流を制
限するように設計されている。トランジスタ162、1
64は、それぞれ小さな(即ち、小さなチャネル長とチ
ャネル幅の)トランジスタであり、インバータ160の
スイッチングのためにインバータ140に対して要求さ
れる電流を抑えている。しかし、それらのサイズのため
に、それらは一般にノードN6の大きな容量性負荷を駆
動することができない。ノードN6のキャパシタンス
は、このノードでの電圧の変化を遅くするので、大きす
ぎるキャパシタンスは好ましくない。従って、トランジ
スタ174とトランジスタ176とのチャネル長とチャ
ネル幅をより小さく(好ましくは1〜2μm)すること
によってラッチを弱くし、キャパシタンスを抑えてい
る。
174、176のチャネル長とチャネル幅はほぼ同じな
ので、これらは大きなチャネル幅/チャネル長の比を持
ち、大きな電流を駆動できる。それゆえ電流制御トラン
ジスタ178、180が設けられている。これらのトラ
ンジスタ178、180は、長いチャネル長を持ち(従
って、チャネル幅/チャネル長の比は小さい)、ラッチ
170を流れる電流を制限し、回路の電力消費を抑えて
いる。
細に説明してきたが、次に、図4を参照しながら、スタ
ンバイ回路の残りの部分(即ち、スタンバイクロック回
路300とスタンバイポンプ回路478)を、ポンプの
幾つかのサイクルと共に詳細に説明する。
ためのスタンバイマスタークロック回路301を示して
いる。スタンバイマスタークロック回路301はPUM
P信号を入力として、マスタークロック出力信号MCL
KSを出力する。
うに、ポンプ回路は、プリチャージサイクルとポンピン
グサイクルの2つのサイクル原理に従ってポンピングを
行う。従って、マスタークロック回路301は、これら
のサイクルの間異なる信号を発生しなければならない。
まず、ポンピングサイクルの間に発生するクロック信号
を最初に説明し、次にプリチャージサイクルの間に発生
するクロック信号を説明する。
る図4のスタンバイマスタークロック回路301を最初
に説明し、次に図5に示したクロック信号を説明する。
に振動しているスタンバイ電圧レギュレータ回路110
(図3)が、VCCPREFが選択された値よりも下がったこ
とを検出した場合、スタンバイ電圧レギュレータ回路1
10はハイレベルのPUMP信号を出力する。プリチャ
ージポンピングサイクルが開始したとき、ハイレベルの
PUMP信号がトランジスタ312のゲートを駆動す
る。始めに、後述するようにトランジスタ314はオン
しており、トランジスタ312がオンしたとき、トラン
ジスタ304、306のゲートを引き下げる。トランジ
スタ304、306は、出力ノードSTARTを持つイ
ンバータ302を形成しており、これがハイレベルに引
き上げられる。ハイレベルに引き上げられたSTART
信号がインバータ316、322を経て転送されたと
き、スタンバイマスタークロック回路301の出力信号
MCLKSはハイレベルとなる。好ましくはハイレベル
のポンプ信号とMCLKSが、これらの回路によって生
成され、チャージポンプを駆動するが、本発明の範囲内
で、これらの回路を、ローレベルをアクティブとするポ
ンプ信号やMCLKS信号を発生させるように構成して
もよい。
スタンバイポンプ回路478(図6参照)を駆動するク
ロック信号を発生するクロック回路445(図5参照)
を動作させるのに用いられるので、MCLKS信号は異
なるサイクルの間で変化する。従って、MCLKS信号
を2値のハイレベルとローレベルの間で変化させるよう
に設計されたスタンバイマスタークロック回路301の
フィードバック動作を、最初に説明し、次にMCLKS
信号を受けるクロック回路445の説明を行う。
サイクルが終了すると、MCLKSは、図4のスタンバ
イマスタークロック回路301を介してフィードバック
し、プリチャージサイクルの間ローレベルのMCLKS
を生成し、次のポンピングサイクルのために、ポンプ回
路のノード電圧と入力のリセットを行う。インバータ3
28、334を通った後、MCLKS信号は2つの経路
に分かれる。この2つの経路は、プリチャージサイクル
とポンピングサイクルのために、STARTのノードに
適当な電圧を生成するように設計されている。MCLK
Sの状態によって、一方の経路では速やかに転送され、
他方の経路では遅延がもたらされる。第1の経路は、イ
ンバータ342、遅延回路350およびゲート370、
380、390からなる。第2の経路は、(トランジス
タ404、412のゲート電極の入力を持つ)遅延回路
400およびインバータ430、440からなる。速い
経路(どちらが速い経路かは、MCLKSの状態で決ま
る)からの信号が最初にラッチ302に到達し、ラッチ
の状態を決定するので、最初に速い経路を説明し、次に
遅い方を説明する。
ンピングサイクルの間)、この信号はインバータ32
8、334を通り、ハイレベルの信号がインバータ34
2に入力する。インバータ342の出力はローレベルで
あり、トランジスタ354をオンし、トランジスタ35
2をオフする。トランジスタ352、360を通るノー
ドN1から接地レベルへの経路はないので、トランジス
タ354のソース・ドレイン経路を介して、キャパシタ
364はVCCに引かれる。その結果、キャパシタ364
は速やかに充電し、この回路を経てラッチ302へ至る
速い経路を形成する。特に、ノードN1の電圧は、シュ
ミットトリガインバータ370、インバータ380、3
90を通って、トランジスタ314のゲートにローレベ
ルの信号を出力し、これをオフする。トランジスタ31
4がオフすると、回路はトランジスタ312のゲートの
PUMP信号を無視し、この回路に自己タイミング特性
をもたらす。従って、クロック回路のタイミングをとる
ための発振器は必要ではない。
遅延回路400(この場合、回路の遅い経路を形成す
る)に入力する。インバータ334の出力信号はハイレ
ベルなので、トランジスタ404はオフしトランジスタ
412はオンする。従って、トランジスタ406と抵抗
410とを介してキャパシタ402から接地レベルへの
経路が形成され、キャパシタ402の放電が行われる。
キャパシタ402は比較的大きく(好ましくは1.2p
F)、抵抗410も大きい(好ましくは10KΩ)の
で、このキャパシタ402の放電は長い時間(例えば、
40〜60nsec)かかる。このキャパシタ402の
放電でもたらされる遅延によって、ポンプ回路478は
ポンピングサイクルを終了する。ポンプ回路478につ
いては後に詳しく説明する
圧は、シュミットトリガインバータ420、インバータ
430、440に入力され、Nチャネル型のトランジス
タ450のゲートに出力信号を与える。トランジスタ4
50のゲートに与えられるハイレベルの信号は、このト
ランジスタ450をオンし、ノードSTARTを接地レ
ベルへ引き下げ、ラッチ302を反転させる。ノードS
TARTのローレベルの電圧は、インバータ316、3
22を経て、ローレベルのMCLKSを生成する。この
ローレベルのMCLKSは、ポンプ回路478のプリチ
ャージサイクルを開始させ、次のポンピングサイクルの
ために回路の準備を行う。
のとき、MCLKSはインバータ328、334を経て
転送され、インバータ334からローレベルの出力信号
が生成される。インバータ342の出力はハイレベルで
あり、トランジスタ354をオフし、トランジスタ35
2をオンする。キャパシタ364から接地レベルへの経
路はトランジスタ360、352によって形成されてお
り、ノードN1に対応するキャパシタ364の放電が行
われるので、遅延回路400の短い遅延に対して遅延回
路350による遅延は長くなる。従って、遅延回路35
0を通るローレベルのMCLKSの経路は、遅延回路4
00を通る短い経路の後に説明する。
は、遅延回路400のトランジスタ404、412に入
力される。このローレベルの信号は、トランジスタ40
4をオンし、トランジスタ412をオフする。従って、
キャパシタ402はトランジスタ404を経てVCCに接
続され、速やかに充電が行われ、ノードN2をハイレベ
ルに引き上げる。ノードN2の電圧はシュミットトリガ
インバータ420、インバータ430、440を通って
転送される。インバータ440のローレベルの出力は、
トランジスタ450に入力される。トランジスタ450
のゲートに入力されるローレベルの信号が、このトラン
ジスタ450をオフし、遅い経路(即ち遅延回路35
0)を通って信号が転送され、回路がラッチ302をリ
セットするアクティブなポンプ信号を受けた後で、ポン
ピングサイクルが再開される。
サイクルの間、遅延回路350を通るとき、キャパシタ
364の放電が遅延をもたらす。即ち、インバータ33
4のローレベルの出力信号が、インバータ342に入力
される。インバータ342の出力信号は、遅延回路35
0に入力される。このハイレベルの入力信号は、トラン
ジスタ352をオンし、トランジスタ354をオフす
る。結果として、トランジスタ360、抵抗362(好
ましくは10KΩ)、トランジスタ352によるキャパ
シタ364から接地レベルへの経路が形成される。トラ
ンジスタ356、抵抗358(好ましくは10KΩ)
は、ノードN1から接地レベルへの経路を流れる一定の
電流を維持して所定の遅延をもたらすために設けられて
いる。この遅延の間、ポンプ回路への入力と、このポン
プの夫々のノードの電圧は、後続のプリチャージサイク
ル及びポンピングサイクルのためにリセットされる。
N1の電圧が下がるので、この電圧はシュミットトリガ
インバータ370、インバータ380、390を通って
転送され、Nチャネル型のトランジスタ314のゲート
にハイレベルの信号が入力される。トランジスタ314
のゲートに入力されたハイレベルの信号は、このトラン
ジスタ314をオンし、これによりトランジスタ312
が、後続のポンピングサイクルのためにポンプ信号を受
けることができるようになる。
て、プリチャージサイクルのために遅延回路350で設
定された遅延は、ポンピングサイクルのための遅延回路
400で設定された遅延よりも短い。ポンプの内部電圧
は、より速やかにプリチャージレベルに達するので、プ
リチャージサイクルのための長い遅延は特に必要はな
い。何故なら、ゲート・ソース電圧は高く、より多くの
電流をより高速に駆動できるからである。
タークロック回路301は、アクティブなPUMP信号
(又は、VCCPREFが所定の値よりも下がったときに、図
3に示したスタンバイ電圧レギュレータ回路110から
出力されるクロックイネーブル信号)に応答して、MC
LKS信号を生成する。MCLKSは、回路を介してフ
ィードバックされ、異なるサイクルの間で変化する。M
CLKSは、図5のクロック回路445に入力される。
MCLKSがハイレベル又はローレベルに遷移したと
き、クロック回路445は、異なるサイクルに異なるク
ロック信号を発生し、チャージポンプを駆動する。
る。クロック回路445はMCLKSを入力とし、CP
1からCP5までの信号を出力する。このクロック回路
445は図6のポンプを駆動する信号を生成するための
ゲートの好適な構成を示している。クロック回路445
によって生成された信号が、図7のタイミング図に示さ
れている。クロック回路445は、一連のゲートの直列
接続とフィードバック経路を用いて、図7のタイミング
図に示した信号を生成する。
知られている。夫々の信号は、1つのフィードバック信
号の一部をなし、信号の状態に応じた反転出力を形成す
る。その結果、先行する信号と同様に、これらの出力も
マスタークロック信号の状態に応じて遷移する。
る。これらゲートの構成は、図7に示された信号を生成
するように設計されており、同様の信号を生成する限り
別の回路構成とすることは、本発明の範囲内で問題が無
いことは言うまでもない。ここでは理解を容易にするた
めに、基本的に図7の信号の変化を参照しながら時間的
順序に従って説明する。初期条件は、ポンプ信号、マス
タークロックMCLKS、CP1、CP3、CP4がそ
れぞれローレベルで、CP2、CP5がハイレベルであ
る(t0)。先ず、ポンプ信号がハイレベルになると、
マスタークロックMCLKSもハイレベルとなる(t
1)。マスタークロックMCLKSがハイレベルになる
と、インバータ451の出力はローレベルとなり、ナン
ドゲート452の出力は無条件にハイレベルとなる。こ
のナンドゲート452の出力は、インバータ453及び
一対のインバータ454を介して、ローレベルのCP2
を生成する。
5に入力されるが、一方の入力ではそのまま、他方の入
力では5つのインバータ列456を介して入力されるの
で、ノアゲート455の出力CP4は一旦ハイレベルと
なった後に(t2)、インバータ列456による遅延の
後にローレベルへと戻る(t3)。又、CP4はインバ
ータ463及びナンドゲート464、465を経てロー
レベルのCP5となるが(t2)、ナンドゲート46
4、465は互いにその入力端子と出力端子が接続され
ているので、ナンドゲート465の他方の入力がローレ
ベルとなるまでその出力を保持する。なお、インバータ
468に接続されたノアゲート467の他方の入力は、
ノアゲート467にCP3及びその反転信号が入力され
ているので、インバータ列466の遅延時間を除いて通
常はハイレベルとなっている。
バータ446を備えたトランスファゲート445にも入
力しているが、このトランスファゲート445はノアゲ
ート457の出力によって制御されている。従って、C
P3及びCP2が共にローレベルであれば、トランスフ
ァゲート445が開き、ハイレベルのマスタークロック
MCLKSはラッチ回路447に転送される。トランジ
スタ413、415、416、抵抗417、418及び
キャパシタ419からなる遅延回路の動作及び機能は、
図4の遅延回路のそれと同じなので、詳しい説明を省略
する。即ち、インバータ447の出力がハイレベルから
ローレベルとなった時は、速やかにキャパシタ419が
充電して、インバータ列448及びインバータ449を
経てハイレベルのCP1を生成する(t2)。逆に、イ
ンバータ447の出力がローレベルからハイレベルとな
った時は、キャパシタ419の放電はトランジスタ41
4、416及び抵抗417を介して行われるので所定の
遅延時間の後に、CP1はハイレベルからローレベルへ
と変化する(t8)。尚、インバータ列448からはC
P1のローレベルの反転信号CP1Bが出力される。
ゲート458に入力される。この段階でCP4がハイレ
ベルになるタイミングは、CP1がハイレベルとなるタ
イミングよりも早く設定されているので(t2)、ノア
ゲート458の出力はローレベルである。このノアゲー
ト458の出力は、マスタークロックMCLKS及びイ
ンバータ446の出力と共に、ナンドゲート459に入
力される。ノアゲート458の出力はローレベルなの
で、このナンドゲート459の出力はハイレベルであ
り、インバータ460及び一対のインバータ461を経
て、CP3はローレベルが維持される。インバータ46
0のローレベルの出力は、インバータ462を介してナ
ンドゲート452にフィードバックされている。又、イ
ンバータ列456による遅延の後、CP4がローレベル
となると(t3)、ノアゲート458の出力はハイレベ
ルとなるので、CP3はハイレベルとなる(t4)。一
方、インバータ462の出力はローレベルとなり、ナン
ドゲート452を閉じ、ナンドゲート452をハイレベ
ルに固定しておく。
(t5)、前述のように一定の遅延時間の後にマスター
クロックMCLKSがローレベルとなる(t6)。マス
タークロックMCLKSがローレベルとなると、インバ
ータ451の出力はハイレベルとなる。しかし、ナンド
ゲート452の他方の入力はローレベルなので、CP2
はすぐには変化しない。一方、CP3はナンドゲート4
59の入力の1つがローレベルとなるので、直ちに反転
してローレベルとなる(t6)。それと共に、インバー
タ462の出力はハイレベルとなり,CP2も一定の遅
延時間の後にマスタークロックMCLKSの変化が転送
され反転してハイレベルとなる(t9)。一方、CP3
がローレベルとなった時、CP2は未だローレベルなの
で、ノアゲート457の出力がハイレベルとなり、マス
タークロックMCLKSが、ラッチ447と、トランジ
スタ413、415、416、抵抗417、418及び
キャパシタ419からなる遅延回路と、インバータ列4
48、449とを経て、ローレベルのCP1を生成する
(t8)。他方、CP3がハイレベルからローレベルへ
と変化すると(t6)、インバータ列466の遅延時間
の間、ノアゲート467の入力は共にローレベルとな
り、その出力は一時的にハイレベルとなる。従って、ナ
ンドゲート465の出力CP5はハイレベルにラッチさ
れる(t7)。
る。なお、本実施例のチャージポンプの詳細は、本件出
願と同一出願人により先に出願された出願明細書(特願
平5−249254号公報)に記載されている。ポンプ
回路478は、クロック信号CP1〜CP5を入力と
し、出力信号VCCP を生成する。以下、VCCを2.7V
としてこのポンプの動作を説明するが、VCCはその他の
値でも差し支えない。2.7Vを採用したのは、単に説
明のためだけである。
テージ477を有する2ステージハイブリットタイプの
チャージポンプである。ポンピングサイクルの第1のス
テージの間、第1のステージによって汲み上げられた電
荷は、ポンピングサイクルの第2のステージの間、チャ
ージポンプがノードN1からVCCへ電荷を汲み上げるの
に用いられる。信号CP1は、ノードN1、N2を、キ
ャパシタ479、480を使ってより高い電位へ駆動す
るのに用いられる。信号CP2、CP3、CP4、CP
5は、ポンピングサイクルの間、回路の残りのトランジ
スタの動作を制御して、VCCへ電荷を汲み上げ、プリチ
ャージサイクルの間、ノードのリセットを行うのに用い
られる。
ミング図を参照して、ポンプ回路478の動作を説明す
る。ポンプ回路478の入力信号と夫々のノードの電圧
は、t0 ではポンプ回路が静止状態にあるときについて
示されている。前に述べたように、入力信号CP1〜C
P5は、図5に示されたクロック回路445によって形
成され、図6のポンプ回路478の各ノードの電圧はク
ロック信号CP1〜CP5によって決定される。最初、
CP2はハイレベル(VCC)であり、トランジスタ48
6、491をオンし、ノードN1、N2をVCCに保つ。
ュレータ回路110がVCCP での電圧降下を検出した後
で、PUMP信号がハイレベルへ遷移する。図4のスタ
ンバイマスタークロック回路301に関して説明したよ
うに、MCLKS信号もまたハイレベルへと遷移する。
このMCLKSが図5のクロック回路445を通りCP
2をローレベルに下げ、トランジスタ486をオフし
て、電荷がトランジスタ486を介してノードN1から
VCCへ転送するのを防止すると共に、トランジスタ49
1を介してノードN2からVCCへ電荷が転送するのを防
止しており、CP4もハイレベルとなり、CP1がt2
でハイレベルになったとき、トランジスタ490をオン
してN2からN4への電荷の転送が行われる。それと共
に、CP5はローレベルとなり、トランジスタ488を
オフして、ノードN4をVCCから開放する。
り、ノードN1、N2の電圧をほぼ2VCC(2.7Vの
VCCに対応して5.4V) へ駆動する。このときトラン
ジスタ490はオン状態なので、ノードN4は2V
CC(又は、概略2VCCーVt又は3VCC/2)へ近づ
く。この電荷転送は、時間t4でトランジスタ489を
オンするために必要である。
り、トランジスタ490をオフし、そしてノードN4か
らノードN2への電荷転送を妨げて、ノードN4のポン
ピングサイクルの第1のステージを終了する。
り、ポンピングサイクルの第2のステージが開始され
る。ハイレベルのCP3信号は、ノードN4の電圧を更
に引き上げ、トランジスタ489をオンして、ノードN
1からVCCP への電荷の転送を行う。図7から明らかな
ように、ノードN1とVCCP は等しくなり始める。
たように、VCCP がその所望の値に回復したか否かに応
じて下がることも下がらないこともある。図7では、破
線がハイレベルのポンプ信号を示しており、更にプリチ
ャージサイクルの終わり(時間t10)に関連して記述す
る。
復したか否かに拘らず、マスタークロック回路301を
介して、図4で説明したようにハイレベルのMCLKS
がフィードバックすると、ポンピングサイクルが終了す
る。MCLKSがローレベルとなると、CP3がローレ
ベルとなりポンピングサイクルが終わる。ここで、ポン
プは、入力電圧(CP1〜CP5)とノード(N1〜N
5)の電圧を、次のプリチャージサイクルとポンピング
サイクルのために、それらの静止状態の値にリセットし
なければならない。時間t7では、CP5はハイレベル
になり、ノードN4をVCCに接続する。時間t8では、
CP1はローレベルになり、ノードN1、N2をVCCへ
駆動する。時間t9では、CP2はハイレベルになり、
ノードN1、N2をVCCヘ接続し、それらのノードの電
圧を維持する。
ック回路301を通り、ポンプ信号を入力すべくトラン
ジスタ314をオンする。もし、十分な電荷がt5まで
に汲み上げられれば、即ち、PUMP信号が破線で示し
たように下がっていなければ、MCLKSが、破線で示
したようにハイレベルになり、ポンピングがt10で開始
する。このポンピングサイクルは、時間t1で示したよ
うに再開される。さもなければ、VCCP が再び降下し、
スタンバイ電圧レギュレータ回路110によってアクテ
ィブなPUMP信号が参照され、ポンピングサイクルが
再開する時間t11まで、回路は静止状態に保たれる。
VCCP を監視し、VCCP が所望の電圧を維持するように
スタンバイチャージポンプを起動する。スタンバイ電圧
レギュレータ回路110、クロック回路300及びスタ
ンバイポンプ回路478は、少ない電力を消費するよう
に設計されている。特に、スタンバイ電圧レギュレータ
回路110のみが、VCCP を監視するために常に駆動し
ており、特に電力消費を最少にするように設計されてい
る。クロック回路300とポンプ回路478は、例えば
最初の起動ときや電流の漏れのためにVCCP が所望の値
から下がったときのみ、起動され電流を流す。
を決めるために、連続的にVCCP を監視するスタンバイ
回路をみてきたが、次に、アクティブ回路500につい
て説明する。一般に、アクティブ回路500は、アクテ
ィブ電圧レギュレータ回路200(図8)、アクティブ
マスタークロック回路501(図9)、クロック回路4
45(図5)及びポンプ回路478’(図6)を含んで
いる。前に述べたように、アクティブ回路はスタンバイ
回路とは独立に駆動し(同時に駆動するのであるが)、
RASBP信号で示したようにDRAMのワード線をア
クセスしたときに起動される。もし、ワード線がアクセ
スされ、VCCP が所望の値よりも下がり、アクティブ回
路が起動されると、アクティブポンプ回路(これは、一
般にスタンバイポンプ回路よりも大きい)478’は電
荷をVCCP に汲み上げて、VCCPの所望の電圧を維持す
る。
レータ回路200(図1、図2にもブロックとして記載
されている)は、夫々ノードN1、N2でVCCPREFとV
CCREF を制御して、VCCP が所望の値から下がったか否
かを決定する。VCCP が所望の値から下がったときは、
何時でもスタンバイ回路300を起動するスタンバイ電
圧レギュレータ回路110とは違って、アクティブ電圧
レギュレータ回路200はENREGB信号も受け、こ
の信号がアクティブ電圧レギュレータ回路200を動作
状態にしたり非動作状態にしたりする。例えば、DRA
Mのワード線が駆動されるかどうか、従ってVCCP を下
げる電流が流れるかどうかで、ENREGB信号の状態
が決まる。
ンバータ202で反転され、トランジスタ210のゲー
トを駆動し、差動増幅器220を動作状態とする。差動
増幅器220は、トランジスタ222、224、22
6、228からなる通常の構成をとる。この差動増幅器
の動作は業界で良く知られている。しかし、本実施例の
差動増幅器220は更にトランジスタ232、234を
有し、この増幅器220が高速に応答して、VOUT に出
力することを可能としている。トランジスタ232、2
34は、スタンバイ差動増幅器120のトランジスタ1
30、132、134、136(図3)と同様の機能を
持っている。しかし、スタンバイ差動増幅器120とは
異なり、この差動増幅器220では電流を制限するよう
に長いチャネル長のトランジスタを用いていないので、
出力ノードVOUT でのキャパシタンスはそれ程大きくな
い。従って、トランジスタ232、234は、トランジ
スタ222、224と、夫々並列に接続することがで
き、出力ノードVOUT でのキャパシタンスを増加させる
ことなく、高速で出力が駆動される。
に応答して、差動増幅器220の出力を、スタンバイマ
スタークロック回路のPUMP信号と同様にPUMPA
信号として出力することを可能としている。特に、ロー
レベルのENREGB信号は、インバータ202、24
1によって2度反転されており、ノードN7はローレベ
ルとなり、トランジスタ208のゲートに入力し、この
トランジスタ208をオフする。インバータ241のロ
ーレベルの出力信号はインバータ249に入力され、更
にトランジスタ252のゲートに入力され、これをオン
する。インバータ249の出力信号は、トランジスタ2
50をオンし、差動増幅器220の出力(VOUT )から
インバータ260、270を経てPUMPAの出力に至
る経路を形成する。即ち、差動増幅器220の出力V
OUT は、スイッチ回路240からノードN8ヘ転送され
る。ノードN8はシュミットトリガインバータ260に
接続され、このシュミットトリガインバータ260の出
力信号は、インバータ270で反転されて出力信号PU
MPAとなる。PUMPA信号は、図9に示すアクティ
ブマスタークロック回路501で、MCLKS信号を生
成するのに用いられる。
ク回路501は、RASBPがローレベルで、入力PU
MPL(即ち、前もってPUMPLとしてラッチされた
PUMPA)がハイレベルのとき、ハイレベルのMCL
KS信号を出力する。ハイレベルのRASBPは、EN
REGBをローレベルに駆動し、このENREGBは図
8を参照して既に説明した動作状態の電圧レギュレータ
回路100がVCCP を監視するのを可能とする。
作状態の電圧レギュレータ回路100はアクティブレベ
ルのPUMPA信号(これは図9のアクティブマスター
クロック回路501に入力される)を出力する。PUM
PLがハイレベルのとき、MCLKSはハイレベルとな
り、クロック回路がポンプ回路を駆動する。同じクロッ
ク回路445が図5に示され、クロック信号CP1〜C
P5を生成してアクティブポンプ回路478’を駆動す
る。なお、アクティブポンプ回路478’はスタンバイ
ポンプ回路と同一構成である。しかし、このアクティブ
ポンプ回路478’には、異なるチャネル長とチャネル
幅のトランジスタが設けられ、VCCP の電圧を保つため
により多くの電流を駆動する。アクティブポンプ回路4
78’に採用されているチャネル長とチャネル幅の好適
な値は前記の表1ないし表5の括弧内に示されている。
ンプ回路478’の動作は、スタンバイ回路のそれと同
じである。特に、クロック回路445はMCLKS信号
(スタンバイマスタークロック回路301のMCLKS
と同じである)に応答して、クロック信号を生成して、
アクティブポンプ回路478’を駆動する。クロック回
路445とアクティブポンプ回路478’に対するMC
LKS信号の関係は、スタンバイ回路を参照して詳しく
説明したので、ここでは特に繰り返さない。
ていることを示すRASBP信号の役割と、MCLKS
信号を生成するアクティブマスタークロック回路501
の他の回路について詳しく説明する。
路501の動作の詳細を説明する。RASBPはハイレ
ベルかローレベルかのいずれかを示す(DRAMのワー
ド線がアクセスされているかどうかと、VCCP が所望の
値から下がった場合アクティブポンプ回路を駆動すべき
であるかどうかを示す)ので、回路の動作は夫々の場合
について別々に説明する。RASBPがハイレベルから
ローレベルヘ遷移したとき、即ちワード線が駆動された
とき、遅延回路502は若干の遅延の後、ノードN2に
ローレベルのRASBPPを生成する。後述するよう
に、RASBPPは、RASBPよりも更に追加の時間
だけ長くローレベルに保たれる信号である。RASBP
がローレベルとなったとき、トランジスタ506はオフ
し、電流源509から接地レベルへの経路を開放する。
ローレベルのRASBP信号は、トランジスタ504も
オンしてノードN1をVCCへ接続する。トランジスタ5
04は、ノードN1とVCCとの間に殆ど抵抗を形成しな
いので、キャパシタ508はほぼ瞬時に充電し、ノード
N1は速やかにVCCへ遷移する。ノードN1のハイレベ
ル状態は、インバータ列520、530、536を介し
てハイレベルのRASBPPを生成する。
御する幾つかの回路に入力される。回路のタイミング
は、図10を参照して理解されるであろう。遅延をもた
らすキャパシタの放電には、通常、定電流源が用いられ
るが、遅延を生じる他の回路を用いてもよい。図10に
示したように、RASBPが(時間t1で)ローレベル
に遷移したとき、RASBPPはほんの短い遅延の後、
ローレベルへ遷移する。しかし、RASBPが、後に詳
しく説明するように時間t5でローレベルからハイレベ
ルへ遷移したとき、RASBPPは遅延3の後、時間t
6までハイレベルヘは遷移しない。この遅延は、十分の
電荷を汲み上げ、所定のVCCP を保つのに十分長くポン
ピングサイクルが継続するように利用されている。
ベルからローレベルへと遷移したとき、遅延回路540
がオフし、電流源549から接地レベルへの経路を開放
する。又、トランジスタ544がオンし、ノードN3の
キャパシタ548をVCCへ接続する。このキャパシタは
速やかに充電され、ノードN3のハイレベルの出力信号
がインバータ560、570に入力される。
号は、ノードN4、N5で夫々ナンドゲート580に入
力される。ナンドゲート580の出力信号NANDOUT
は、従ってハイレベルである。このナンドゲート580
のハイレベルの出力信号は、NANDOUT がインバータ
590、596を通った後で、ハイレベルのENREG
Bを形成する。従って、RASBPがローレベルのと
き、アクティブマスタークロック回路500は、図8に
示されたアクティブ電圧レギュレータ回路200とレギ
ュレータ回路200を非動作状態にし、もはやVCCP が
所望の値から下がっても、VCCP の監視も、ハイレベル
のPUMPA信号の転送も行われない。
OUT はスイッチ回路600にも供給される。このスイッ
チ回路600は、PUMPA入力信号が、PUMPLと
してラッチ610によってラッチされるようにする。イ
ンバータ590、596にはナンドゲート580の出力
信号が供給され、短い遅延を加え、ENREGBがハイ
レベルになる前にスイッチ回路600を閉じ、電圧レギ
ュレータ回路100を非動作状態にする。これにより、
正しいPUMPA信号がラッチされることになる。
Lであるインバータ620に接続されている。RASB
Pがローレベルのとき、スイッチ回路600はPUMP
A信号がトランジスタ626へ転送されるのを防止す
る。従って、PUMPLの値は、直前に、即ちRASB
PPがハイレベルのときに、ラッチされたPUMPA信
号によって決定される。PUMPLはトランジスタ62
6へ入力される。ラッチ630は、トランジスタ640
がインバータ642を通ったRASBPP信号によって
オンしたとき、PUMPLを入力する。RASBPPが
ローレベルのとき、トランジスタ648はオフし、ラッ
チ630の出力がPUMPLによって決定される。
50、660を通過して、出力信号MCLKSが生成さ
れる。若し、PUMPLがハイレベルでRASBPPが
ローレベルであれば、START信号はハイレベルとな
り、インバータ650、660を通って出力し、ハイレ
ベルのMCLKSが生成される。もし、PUMPLがロ
ーレベルであれば、START信号はローレベルとな
り、ローレベルのMCLKSが生成される。
ベルヘ時間t5で遷移したときの、アクティブマスター
クロック501の動作を説明する。このときトランジス
タ504はオフし、トランジスタ506はオンする。従
って、キャパシタ508は定電流源509を介して接地
レベルへ放電する。従って、図10の遅延3で示される
遅延がもたらされる。前述のように、この遅延は、ポン
プ回路478’のポンピングサイクルを、VCCP を所望
の電圧まで適切に引き上げるのに十分な時間だけ持続さ
せる。キャパシタ508が放電するとき、ノードN1の
ローレベルの信号が、インバータ520、530、53
6を介して転送される。インバータ536は、キャパシ
タ508が放電した後、即ち遅延3の後、時間t6でハ
イレベルのRASBPPを出力する。
路540に入力される。このハイレベルの信号は、トラ
ンジスタ544をオフし、トランジスタ546をオンし
て、電流源549を経てキャパシタ548のノードN3
から接地レベルへの経路を形成する。ノードN3で、キ
ャパシタ548が放電するとき、遅延がもたらされる。
この遅延の間、インバータ570の出力はハイレベルで
あり、RASBPPもハイレベルである。RASBPP
とインバータ570の出力信号は共に、ナンドゲート5
80に入力される。その結果、ナンドゲート580の出
力信号NANDOUT はローレベルとなり、ローレベルの
ENREGBを生成する。トランジスタ548が放電し
た後、インバータ570の出力はローレベルとなり、ナ
ンドゲート580の出力信号(及びENREGB)をハ
イレベルへ駆動する。
ASBPがローレベルのときに次のサイクルでポンピン
グを行うか否かを決定するために、電圧レギュレータ回
路100がVCCPREFとVCCREF との比較を行うように、
ENREGBは所定時間ローレベルに留まることにな
る。又、前に述べたように、インバータ590、596
がナンドゲート580の出力側に設けられ、スイッチ回
路600が閉じたとき、即ち、ナンドゲート580の出
力信号NANDOUT がローレベルとなったとき、ENR
EGBはローレベルに留まり、RASBPがハイレベル
のときに正しいPUMP信号がラッチ610によってラ
ッチされる。
GB信号を生成して、RASBP信号がローレベルのと
き、ポンピングを行うか否かを決定すると同時に、この
ハイレベルのRASBPPは、図10の時間t7でロー
レベルのMCLKS信号を生成する。特に、ラッチ63
0は、インバータ642を通過したローレベルのRAS
BPP信号によってトランジスタ540がオンしたとき
のみ、PUMPLを受け付ける。RASBPPはハイレ
ベルなので、インバータ642の出力はローレベルであ
り、トランジスタ540をオフしてPUMPL信号が無
視されると共に、発振器を不要とする自己タイミングク
ロックが形成される。又、トランジスタ648のゲート
はハイレベルであり、従ってトランジスタ648がオン
して、STARTノードをローレベルに駆動し、ローレ
ベルのMCLKS信号を生成する。
き、スイッチ回路600が閉じる。そしてトランジスタ
626のゲートに入力され、適当なMCLKS信号が出
力されて、前もって決められたポンピング信号(PUM
PL)に基づいてポンピングを行える回路状態となる。
従って、適当な条件が整ったときのみ、即ちRASBP
信号が、ワード線が駆動され、VCCから電荷を引き抜く
ことを示し、PUMPLとしてラッチされたPUMPA
信号がハイレベルにありVCCP が下がったことを示した
ときのみ、MCLKSはアクティブチャージポンプを駆
動する。
表すものである。この第2の実施例では、第1の実施例
ではアクティブ電圧レギュレータ回路200は省略する
ことができ、チャージポンプはRASBPがローレベル
のときは何時でもポンピングを行うことができる。第1
の実施例と本実施例との違いは、マスタークロック回路
501にある。図12の対応する回路要素には、図9と
同様の符号が付けられている。この回路の主たる違い
は、アクティブ電圧レギュレータ回路が必要ないことで
ある。第2の実施例では、ポンプ信号、即ちPUMPA
又はPUMPLはVCCに固定され、このマスタークロッ
ク回路501の出力MCLKSは、RASBPがローレ
ベルのときは何時でもハイレベルである。この回路の動
作は、PUMPA信号、PUMPL信号、ENREGB
信号を生成する必要性が無いことを除いて、図9の回路
と同じであり、従って、その説明は省略する。
明を説明したが、ここでの記載はこれに限定されること
を意図したものではなく、本発明の趣旨の範囲内で如何
なる変更も可能であることは言うまでもない。当業者に
とっては、ここでの記載を参考にして、多くの変形例や
他の実施例は自明のことである。本発明の趣旨は添付の
請求の範囲に記載されている。
置によれば、互いに独立のスタンバイ回路とアクティブ
回路とを用いるようにしたので、DRAMやその他の回
路のVCCP を維持することができると共に、電流ポンプ
の電力消費を最少にすることができるという効果を奏す
る。
すブロック図である。
路とアクティブ電圧レギュレータ回路を含む電圧レギュ
レータ回路を示すブロック図である。
図である。
る。
回路の両方のクロック回路を示す図である。
回路のためのポンプ回路を示す図である。
信号や電圧を示すタイミング図である。
の詳細図である。
る。
の信号や電圧を示すタイミング図である。
ブロック図である。
のマスタークロック回路の詳細図である。
Claims (32)
- 【請求項1】 メモリ装置の高電圧を維持するための電
圧発生装置であって、 前記高電圧を監視し、前記高電圧を維持するために電荷
を汲み上げるように設けられた低電力スタンバイ回路
と、 アクティブ回路起動信号を受ける第1の入力端子を持
ち、前記高電圧を維持するために電荷を汲み上げるよう
に設けられたアクティブ回路とを備えたことを特徴とす
る電圧発生装置。 - 【請求項2】 前記メモリ装置は、DRAMである請求
項1記載の電圧発生装置。 - 【請求項3】 前記高電圧は、VCCP である請求項2記
載の電圧発生装置。 - 【請求項4】 前記スタンバイ回路は、前記高電圧を監
視し、前記高電圧が所定のレベルより変化した場合、ス
タンバイクロック回路起動信号を出力するスタンバイ電
圧レギュレータ回路と、 前記スタンバイクロック回路起動信号に応答して、スタ
ンバイクロック回路信号を発生させるスタンバイクロッ
ク回路と、 前記スタンバイクロック回路信号に応答して、前記高電
圧を変化させるべく電荷を汲み上げるスタンバイポンプ
回路とを備えたことを特徴とする請求項1記載の電圧発
生装置。 - 【請求項5】 前記スタンバイポンプ回路は、第1のサ
イクル及び第2のサイクルの間駆動している請求項4記
載の電圧発生装置。 - 【請求項6】 前記スタンバイクロック回路は、前記ポ
ンプの第2のサイクルの間、前記スタンバイクロック回
路起動信号を無視する自己タイミングクロック回路であ
る請求項5記載の電圧発生装置。 - 【請求項7】 前記アクティブ回路は、前記高電圧を監
視し、前記アクティブ回路起動信号を受ける第1の入力
端子を持つアクティブ電圧レギュレータ回路を備え、前
記アクティブ電圧レギュレータ回路は、アクティブ回路
起動信号によって駆動され前記高電圧が所定のレベルよ
り変化した場合、アクティブクロック回路起動信号を出
力し、 前記アクティブ回路は、更に、アクティブクロック回路
起動信号に応答して、アクティブクロック回路信号を発
生する少なくとも1つのアクティブクロック回路と、ア
クティブクロック回路信号に応答して、前記高電圧を変
化させるべく、電荷の汲み上げを行う少なくとも1つの
アクティブポンプ回路とを備えた請求項1記載の電圧発
生装置。 - 【請求項8】 少なくとも1つのアクティブポンプ回路
は第1のサイクルと第2のサイクルで動作する請求項7
記載の電圧発生装置。 - 【請求項9】 少なくとも1つのアクティブクロック回
路は、ポンプの第2のサイクルの間アクティブクロック
回路起動信号を無視する自己タイミングクロック回路で
ある請求項8記載の電圧発生装置。 - 【請求項10】 前記アクティブクロック回路起動信号
と第2のクロック起動信号に応答して、アクティブクロ
ック回路信号を生成する第2のアクティブクロック回路
を備えた請求項7記載の電圧発生装置。 - 【請求項11】 前記第2のアクティブクロック回路に
よって発生されたアクティブクロック回路信号に応答す
る第2のアクティブポンプ回路を有する請求項10記載
の電圧発生装置。 - 【請求項12】 複数のアクティブクロック回路と複数
のアクティブポンプ回路を備え、前記複数のアクティブ
クロック回路はクロック信号を生成して、前記複数のア
クティブポンプ回路を起動する請求項7記載の電圧発生
装置。 - 【請求項13】 前記アクティブ回路は、前記アクティ
ブ回路起動信号に応答して、前記アクティブ回路起動信
号を受けたときアクティブクロック回路信号を生成する
少なくとも1つのアクティブクロック回路と、前記アク
ティブクロック回路信号に応答して、前記高電圧を変化
させるべく電荷の汲み上げを行う少なくとも1つのアク
ティブポンプ回路とを備えてなる請求項1記載の電圧発
生装置。 - 【請求項14】 前記アクティブクロック回路起動信号
と第2のクロック起動信号に応答して、アクティブクロ
ック回路信号を生成する第2のアクティブクロック回路
を備えた請求項13記載の電圧発生装置。 - 【請求項15】 前記第2のアクティブクロック回路に
よって発生されたアクティブクロック回路信号に応答す
る第2のアクティブポンプ回路を有する請求項13記載
の電圧発生装置。 - 【請求項16】 複数のアクティブクロック回路と複数
のアクティブポンプ回路を備え、前記複数のアクティブ
クロック回路は、クロック信号を生成して、前記アクテ
ィブポンプ回路を起動する請求項13記載の電圧発生装
置。 - 【請求項17】 前記少なくとも1つのアクティブポン
プ回路は、第1サイクル及び第2のサイクルの間駆動し
ている請求項13記載の電圧発生装置。 - 【請求項18】 前記少なくとも1つのアクティブクロ
ック回路は、前記ポンプの第2のサイクルの間、スタン
バイクロック回路起動信号を無視する自己タイミングク
ロックである請求項17記載の電圧発生装置。 - 【請求項19】 DRAMの電圧VCCP を保持する電圧
発生装置であって、 スタンバイ電圧レギュレータ回路と、スタンバイクロッ
ク回路と、第1のサイクル及び第2のサイクルの間駆動
するスタンバイポンプ回路を有するスタンバイ回路とを
備え、 前記スタンバイ電圧レギュレータは、前記電圧VCCP を
監視し、前記電圧が所定のレベルより変化した場合、ス
タンバイクロック回路起動信号を出力するように設けら
れ、前記スタンバイクロック回路は、スタンバイクロッ
ク回路起動信号に応答して、スタンバイクロック回路信
号を生成し、前記スタンバイポンプ回路の第2のサイク
ルの間、前記スタンバイクロック回路起動信号を無視す
る自己タイミング回路であり、 前記スタンバイポンプ回路は、前記スタンバイクロック
回路信号を受け、前記電圧VCCP を変化させるべく、電
荷の汲み上げを行うように設けられ、 前記電圧発生装置は、更に、少なくとも1つのアクティ
ブクロック回路と、第1サイクル及び第2のサイクルの
間駆動している少なくとも1つのアクティブポンプ回路
を有するアクティブ回路を備え、 前記少なくとも1つのアクティブクロック回路は、起動
信号に応答して、アクティブクロック回路信号を生成
し、前記ポンプの第2のサイクルの間、前記起動信号を
無視する自己タイミング回路であり、 前記少なくとも1つのアクティブポンプ回路は、前記ア
クティブクロック回路信号を受け、前記電圧VCCP を変
化させるべく、電荷の汲み上げを行うように設けられた
ことを特徴とする電圧発生装置。 - 【請求項20】 前記高電圧を監視し、前記起動信号を
受ける第1の入力を持つアクティブ電圧レギュレータ回
路を更に備え、前記アクティブ電圧レギュレータは、前
記起動信号によって駆動され前記VCCP の電圧が所定の
レベルより変化した場合、アクティブクロック回路起動
信号を出力する請求項19記載の電圧発生装置。 - 【請求項21】 前記起動信号と第2のクロック起動信
号に応答して、アクティブクロック回路信号を生成する
第2のアクティブクロック回路を備えた請求項19記載
の電圧発生装置。 - 【請求項22】 前記第2のアクティブクロック回路に
よって発生されたアクティブクロック回路信号に応答す
る第2のアクティブポンプ回路を有する請求項21記載
の電圧発生装置。 - 【請求項23】 複数のアクティブクロック回路と複数
のアクティブポンプ回路を備え、前記複数のアクティブ
クロック回路はクロック信号を生成して、前記複数のア
クティブポンプ回路を駆動する請求項19記載の電圧発
生装置。 - 【請求項24】 メモリ装置の高電圧を維持する方法で
あって、 継続的に前記高電圧の電圧降下を監視するステップと、 間欠的に前記高電圧の電圧降下を監視するステップとか
らなり、前記高電圧を間欠的に監視するステップは、前
記メモリのスイッチが駆動されるときは何時でも、前記
高電圧を継続的に監視するステップとは独立に行われる
高電圧維持方法。 - 【請求項25】 前記メモリ装置は、DRAMである請
求項24記載の高電圧維持方法。 - 【請求項26】 前記高電圧は、VCCP である請求項2
5記載の高電圧維持方法。 - 【請求項27】 前記継続的に監視するステップは、低
い電流損失に関して前記高電圧を監視する請求項24記
載の高電圧維持方法。 - 【請求項28】 前記高電圧の低い電流損失は、前記メ
モリ装置の最初の電力投入と、メモリ装置内の電流漏れ
によるものを含む請求項27記載の高電圧維持方法。 - 【請求項29】 前記高電圧を間欠的に監視するステッ
プは、大きな電流損失に関して前記高電圧を監視するこ
とを含む請求項28記載の高電圧維持方法。 - 【請求項30】 前記継続的に監視するステップは、ス
タンバイ回路によって行われ、前記スタンバイ回路は、
前記高電圧を監視し、前記電圧が所定のレベルより変化
した場合、スタンバイクロック回路起動信号を出力する
スタンバイ電圧レギュレータ回路と、 前記スタンバイクロック回路起動信号に応答して、スタ
ンバイクロック回路信号を発生させるスタンバイクロッ
ク回路と、 前記スタンバイクロック回路信号に応答して、前記高電
圧を変化させるべく、電荷を汲み上げるスタンバイポン
プ回路とを備えた請求項24記載の高電圧維持方法。 - 【請求項31】 前記高電圧を間欠的に監視するステッ
プは、アクティブ回路によって行われ、前記アクティブ
回路は、前記高電圧を監視し、起動信号を受ける前記第
1の入力を持つ電圧レギュレータ回路を備え、前記アク
ティブ電圧レギュレータ回路は、前記起動信号によって
駆動され前記高電圧が所定のレベルより変化した場合、
アクティブクロック回路起動信号を出力し、前記アクテ
ィブ回路は、更に、 前記アクティブクロック回路起動信号に応答して、アク
ティブクロック回路信号を発生する少なくとも1つのア
クティブクロック回路と、 前記アクティブクロック回路信号に応答して、前記高電
圧を変化させるべく電荷の汲み上げを行う少なくとも1
つのアクティブポンプ回路とを備えた請求項24記載の
高電圧維持方法。 - 【請求項32】 前記高電圧を間欠的に監視するステッ
プは、アクティブ回路によって行われ、前記アクティブ
回路は、 起動信号に応答して、アクティブクロック回路信号を発
生する少なくとも1つのアクティブクロック回路と、ア
クティブクロック回路信号に応答して、前記高電圧を変
化させるべく電荷の汲み上げを行う少なくとも1つのア
クティブポンプ回路とを備えた請求項24記載のメモリ
装置の高電圧を維持する方法。
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