JP2006172687A - 半導体装置 - Google Patents
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Abstract
【解決手段】負電圧生成回路は、チャージポンプ回路1、当該チャージポンプ回路1の出力(VNEG)と電源VDDとの間を分圧して検出用電位VDIVを出力する第1分圧回路21、基準電位VREFを生成する基準電圧生成回路3、検出用電位VDIVと基準電位VREFとを比較するコンパレータ回路22を備える。チャージポンプ回路1は、コンパレータ回路22の出力信号SDETで駆動され負電圧VNEGを生成する。第1分圧回路21は、負電圧VNEGと電源VDDとの間をNMOSトランジスタN1,N2で分圧して検出用電位VDIVを得る。
【選択図】図1
Description
ことを特徴とするものである。
図1は、本発明の実施の形態1に係る半導体装置が備える負電圧生成回路の構成を示す図である。同図のように、当該負電圧生成回路は、チャージポンプ回路1、ディテクタ回路2および基準電圧生成回路3から構成されている。
VDIV=(VDD+VNEG)/2
となる。検出用電位VDIVは、コンパレータ回路22に入力される。
VREF0=VDD/2
となる。第2分圧回路31が出力する電位VREF0は、バッファ回路は32(調整回路)に入力される。バッファ回路32は、電位VREF0の大きさを所定の調整値だけ小さくするように調整し、それを基準電位VREFとして出力する。
VREF=VREF0+S×log((WP7×WN6×WP9×WN8)/(WN7×WP6×WN9×WP8))
で表される。
ΔV=|S×log((WP7×WN6×WP9×WN8)/(WN7×WP6×WN9×WP8))|
と定義すると、基準電位VREFの式は、
VREF=VREF0−ΔV
と表すことができる。即ちΔVは、上記の「調整値」である。
実施の形態1では、第1分圧回路21の分圧比と第2分圧回路31の分圧比とが、互いに等しくなるようにした。その場合、負電圧生成回路が出力する負電圧VNEGは、電源VDDの電位に依存しない値になる。例えば実施の形態1では、第1分圧回路21の分圧比と第2分圧回路31の分圧比が共に1/2であるので、VNEG=−ΔV×2となり、負電圧VNEGが電源VDDの電位に依存しない値であることが分かる。
VREF0=VDD×m/(m+n)=VDD/2−VDD×(n−m)/(2n+2m)
と表される。VREF=VREF0−ΔVの関係より、ディテクタ回路2の検出電位、即ち負電圧生成回路が出力する負電圧VNEGは、
VNEG=(−VDD×(n−m)/(2n+2m)−ΔV)×2
と表される。この式から分かるように、n≠mのとき、負電圧VNEGは電源電位VDDに対する依存性を有する。
本実施の形態では、実施の形態1の負電圧生成回路に、不要な電流消費を抑制するための電流カット(遮断)機能を設ける。即ち、ディテクタ回路2の動作が不要な場合には、当該ディテクタ回路を流れる電流を遮断する「電流カットモード」に切替えて、ディテクタ回路2を休止状態にすることで、消費電力の低減を図る。
図1に示した負電圧生成回路の構成において、電源投入時の過渡状態において電源VDDの電位が充分に高くないとき、基準電位VREFはグラウンドGNDの電位に近いままである。このとき、コンパレータCPのPMOSトランジスタP1,P2には電流が流れるが、NMOSトランジスタN3,N4には電流が流れないという状態になり、コンパレータCPの出力はHレベルとなる。その間、ディテクタ回路2はLレベルの検出信号SDETを出力するので、チャージポンプ回路1は非活性のままである。その結果、チャージポンプ回路1の動作開始が遅れ、負電圧生成回路の起動時間が長くなってしまう。
実施の形態5では、コンパレータCPの出力電圧VCを受けるインバータI1のしきい値が、当該電圧VCにおけるHレベルの電位とLレベルの電位との中間近傍になるように設定する。
図1の負電圧生成回路では、電源VDDが低い場合やディテクタ回路2が検出する負電圧VNEGが深い場合、検出用電位VDIVは低くなる。検出用電位VDIVが過度に低くなると、コンパレータCPの動作は不安定になる。そこで本実施の形態では、検出用電位VDIVが低い場合にも安定動作が可能な負電圧生成回路を提案する。
本発明において、基準電圧生成回路3が出力する基準電位VREFは、微小な電流を用いて生成されるため、ノイズの影響を受けやすい。そこで本実施の形態では、図8の如く、基準電位VREFのノード(基準電圧生成回路3とディテクタ回路2との間)に、抵抗R3およびコンデンサC3で構成されたノイズフィルタ回路4を設ける。そのことを除いては、図1に示した負電圧生成回路と同様である。
本発明の負電圧生成回路において、チャージポンプ回路1による給電時(活性時)や半導体装置による電流消費時に、負電圧VNEG電位にノイズが生じる場合がある。そこで本実施の形態では、図9の如く、負電圧VNEGのノード(チャージポンプ回路1(負図示)とディテクタ回路2との間)に、抵抗R4およびコンデンサC4で構成されたノイズフィルタ回路5を設ける。そのことを除いては、図1に示した負電圧生成回路と同様である。
以上の実施の形態においては、第1分圧回路21における検出用電位VDIVの生成は、電源VDDと負電圧VNEGとの間をNMOSトランジスタN1,N2を用いて分圧することにより行われていた。実施の形態9においては、それをMOSトランジスタ以外の素子を用いて行う変形例を示す。
先に述べたように、負電圧生成回路のアプリケーションとしては、DRAMセルのトランスファゲートにPMOSトランジスタを用いた半導体装置がある。本実施の形態では、本発明に係る負電圧生成回路およびDRAMセルを有する半導体装置(DRAM装置)、特にDRAMセルのトランスファゲートの制御電極が接続するワード線を駆動するための駆動回路(ワード線ドライバ)について説明する。
Claims (11)
- 負電圧のレベルを検出するディテクタ回路を有する半導体装置であって、
前記ディテクタ回路は、
前記負電圧の電位と正の電源電位との間を直列に接続された複数のMOSトランジスタで分圧して生成した検出用電位を出力する第1分圧回路と、
前記検出用電位と所定の基準電位とを比較するコンパレータ回路とを備える
ことを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記第1分圧回路は、
前記複数のMOSトランジスタを流れる電流を、所定の制御信号に基づいて遮断可能なスイッチング素子をさらに備える
ことを特徴とする半導体装置。 - 請求項1または請求項2記載の半導体装置であって、
前記コンパレータ回路は、
電源からグラウンドへ当該コンパレータ回路を通して流れる貫通電流を、所定の制御信号に基づいて遮断可能な貫通電流遮断回路をさらに備える
ことを特徴とする半導体装置。 - 請求項1から請求項3のいずれか記載の半導体装置であって、
前記コンパレータ回路は、当該コンパレータ回路の前記出力信号を波形整形するインバータを含んでおり、
前記インバータは、そのしきい値が、当該コンパレータ回路の前記出力信号におけるH(High)レベルの電位とL(Low)レベルの電位との中間近傍になるように設定されている
ことを特徴とする半導体装置。 - 請求項1から請求項4のいずれか記載の半導体装置であって、
前記基準電位を生成する基準電圧生成回路と、
前記コンパレータ回路の出力信号で駆動されることにより前記基準電位に応じた前記負電圧を生成するチャージポンプ回路とをさらに備え、
前記ディテクタ回路、前記チャージポンプ回路および前記基準電圧生成回路は、
前記負電圧を出力とする負電圧生成回路を構成している
ことを特徴とする半導体装置。 - 請求項5記載の半導体装置であって、
前記基準電圧生成回路は、
グラウンドと電源との間を分圧して得た所定電位を出力する第2分圧回路と、
前記第2分圧回路が出力する前記所定電位を所定の調整値だけ小さくし、それを前記基準電位として出力する調整回路とを備える
ことを特徴とする半導体装置。 - 請求項5または請求項6記載の半導体装置であって、
前記コンパレータ回路は、
電源投入時の過渡状態において、チャージポンプ回路を活性化する前記出力信号を出力する
ことを特徴とする半導体装置。 - 請求項5から請求項7のいずれか記載の半導体装置であって、
前記検出用電位および前記基準電位のそれぞれを、所定の電位レベルにシフトさせてから前記コンパレータ回路に入力する第1および第2のレベルシフト回路をさらに備える
ことを特徴とする半導体装置。 - 請求項5から請求項8のいずれか記載の半導体装置であって、
前記基準電位のノイズを除去してから前記コンパレータ回路に入力する第1ノイズフィルタ回路をさらに備える
ことを特徴とする半導体装置。 - 請求項5から請求項9のいずれか記載の半導体装置であって、
前記負電圧のノイズを除去してから前記第1分圧回路に入力する第2ノイズフィルタ回路をさらに備える
ことを特徴とする半導体装置。 - 請求項5から請求項10のいずれか記載の半導体装置であって、
DRAM(Dynamic Random Access Memory)セルと、
前記DRAMセルのワード線を駆動するワード線ドライバとをさらに備え、
前記ワード線ドライバは、
ドレインが前記ワード線に接続し、ソースに前記負電圧が印加されるNMOSトランジスタを含み、
前記NMOSトランジスタは、
P型基板に形成されたボトムNウェル内のPウェルに形成されている
ことを特徴とする半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005289854A JP4942979B2 (ja) | 2004-11-17 | 2005-10-03 | 半導体装置 |
TW094137107A TW200619638A (en) | 2004-11-17 | 2005-10-24 | Semiconductor device |
US11/272,798 US7479820B2 (en) | 2004-11-17 | 2005-11-15 | Semiconductor device including detector circuit capable of performing high-speed operation |
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Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004332847 | 2004-11-17 | ||
JP2004332847 | 2004-11-17 | ||
JP2005289854A JP4942979B2 (ja) | 2004-11-17 | 2005-10-03 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006172687A true JP2006172687A (ja) | 2006-06-29 |
JP4942979B2 JP4942979B2 (ja) | 2012-05-30 |
Family
ID=36385634
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005289854A Expired - Fee Related JP4942979B2 (ja) | 2004-11-17 | 2005-10-03 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (2) | US7479820B2 (ja) |
JP (1) | JP4942979B2 (ja) |
TW (1) | TW200619638A (ja) |
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- 2005-11-15 US US11/272,798 patent/US7479820B2/en not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP4942979B2 (ja) | 2012-05-30 |
TW200619638A (en) | 2006-06-16 |
US20090102544A1 (en) | 2009-04-23 |
US20060103434A1 (en) | 2006-05-18 |
US7479820B2 (en) | 2009-01-20 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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RD04 | Notification of resignation of power of attorney |
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A711 | Notification of change in applicant |
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A977 | Report on retrieval |
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