KR100605591B1 - 반도체 소자의 승압전압 발생기 - Google Patents

반도체 소자의 승압전압 발생기 Download PDF

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Abstract

본 발명은 반도체 회로 기술에 관한 것으로, 특히 반도체 소자의 승압전압(VPP) 발생기에 관한 것이다. 본 발명은 파워 인가 초기에 래치-업 발생을 억제할 수 있는 반도체 소자의 승압전압 발생기를 제공하는데 그 목적이 있다. 본 발명에서는 파워 인가 초기에 승압전압(VPP)을 견인하기 위한 초기 회로를 구현함에 있어서, 기존의 다이오드 접속된 NMOS 트랜지스터를 대신하여 풀업 드라이버(예컨대, PMOS 트랜지스터)를 적용하였다. 한편, 풀업 드라이버의 인에이블 구간을 설정하기 위하여 파워 인가시 전원전압(VDD)과 승압전압(VPP)의 레벨을 비교하기 위한 초기 레벨 감지기를 사용한다.
승압전압 발생기, 초기 레벨 감지기, 레벨 쉬프터, 풀업 드라이버, 래치-업

Description

반도체 소자의 승압전압 발생기{BOOSTED VOLTAGE GENERATOR IN SEMICONDUCTOR DEVICE}
도 1은 CMOS 인버터가 구현된 웨이퍼의 단면도.
도 2는 상기 도 1에서 기생 접합에 의한 래치-업 발생 메커니즘을 모델링한 도면.
도 3은 종래기술에 따른 승압전압(VPP) 발생기의 블럭 다이어그램.
도 4는 상기 도 3의 승압전압 발생기의 타이밍 다이어그램.
도 5는 본 발명의 일 실시예에 따른 승압전압 발생기의 블럭 다이어그램.
도 6a 및 도 6b는 각각 상기 도 5의 초기 레벨 감지기의 구현예를 나타낸 회로도.
도 7은 상기 도 5의 승압전압 발생기의 타이밍 다이어그램.
* 도면의 주요 부분에 대한 부호의 설명
110 : 레벨 감지기 120 : 발진기
130 : 전하펌프 140 : 초기 회로
142 : 초기 레벨 감지기 144 : 레벨 쉬프터
146 : 풀업 드라이버
본 발명은 반도체 회로 기술에 관한 것으로, 특히 반도체 소자의 승압전압(VPP) 발생기에 관한 것이다.
대부분의 반도체 소자는 외부로부터 공급되는 전원전압(VDD)을 사용하여 내부전압을 발생시키기 위한 내부전압 발생기를 칩 내에 구비하여 칩 내부회로의 동작에 필요한 전압을 자체적으로 공급하고 있다. 이러한 내부전압 발생기를 설계함에 있어서 주된 이슈는 원하는 레벨의 내부전압을 안정적으로 공급하는 것이다.
반도체 소자를 구성하는 집적회로 선폭의 지속적인 스케일링 다운이 진행됨에 따라 전원전압의 저전압화가 가속되고 있으며, 이에 따라 저전압 환경에서 요구되는 성능을 만족시키기 위한 설계 기술이 요구되고 있다.
이러한 저전압 환경하에서 대부분의 반도체 소자는 전원전압(VDD)을 이용하여 동작하는 경우에 발생하는 전압 손실을 보상하고, 정상적인 데이터를 유지할 수 있도록 전원전압에 비해 일정 정도 높은 레벨을 가지는 승압전압(VPP)을 필요로 한다.
특히, DRAM에서는 워드라인 구동회로, 비트라인 분리회로, 데이터 출력 버퍼회로 등에서 MOS 트랜지스터의 문턱전압(threshold voltage)에 의한 손실을 보상하 기 위한 목적으로 승압전압(VPP) 발생기가 널리 사용되고 있다.
한편, 외부로부터 파워가 인가되면 반도체 소자 내부적으로 다양한 레벨의 내부전압 생성 동작이 일어난다. 그런데, 이러한 파워업 동작시 일정 시간 동안 전원전압(VDD)의 불안정한 레벨이 유지되므로, 반도체 소자 내부의 트랜지스터와 웰에 의해 생성되는 기생 접합에 의해 래치-업과 같은 비정상적인 동작이 수반될 가능성이 있다.
도 1은 CMOS 인버터가 구현된 웨이퍼의 단면도이며, 도 2는 상기 도 1에서 기생 접합에 의한 래치-업 발생 메커니즘을 모델링한 도면으로서, 이하 이를 참조하여 설명한다.
통상적으로, 반도체 소자에서는 MOS 트랜지스터의 소오스 전압과 기판 바이어스(바디 바이어스) 전압을 다르게 설계하고 있다. NMOS 트랜지스터의 경우에는 소오스 전압으로 접지전압(VSS)을 사용하고, 이 보다 낮은 전위를 가지는 백바이어스 전압(VBB)을 바디 바이어스로 사용하고 있으며, PMOS 트랜지스터의 경우에는 소오스 전압으로 전원전압(VDD) 또는 코어전압(VCORE)을 사용하고, 이 보다 높은 전위를 가지는 승압전압(VPP)을 바디 바이어스로 사용하고 있다(도 1 참조).
이 경우, 외부로부터 파워가 인가되어 전원전압(VDD)이 빠르게 상승할 때, 승압전압(VPP)이 전원전압(VDD)의 상승 속도를 따라가지 못하여 전원전압(VDD)과 승압전압(VPP)의 전위차에 의해 기생 바이폴라 트랜지스터(도 2 참조)가 턴온되어 승압전압단(VPP)에서 접지전압단(VSS)으로, 그리고 전원전압단(VDD)에서 기판 바이어스 전압단(VBB)으로 과도한 단락 전류가 흐르게 된다(래치-업 현상).
따라서, 이러한 래치-업 현상을 방지하기 위해서, 정상적인 로직에 의한 펌핑 동작을 보증하기가 어려운 파워 인가 초기에 승압전압단(VPP)의 전위를 보다 빠르게 상승시키기 위한 초기 회로를 승압전압 발생기 내에 구비하고 있다.
도 3은 종래기술에 따른 승압전압(VPP) 발생기의 블럭 다이어그램이다.
도 3을 참조하면, 종래기술에 따른 승압전압(VPP) 발생기는, 타겟(목표) 승압전압(VPP) 전위를 갖는 기준전압(VREF_PP)에 대한 승압전압(VPP)의 레벨 상태를 감지하기 위한 레벨 감지기(10)와, 레벨 감지기(10)로부터 출력된 레벨 감지신호(PPE)에 응답하여 주기신호(tOSC)를 생성하기 위한 발진기(20)와, 주기신호(tOSC)에 응답하여 전하펌핑 동작을 실시하여 승압전압(VPP)을 생성하기 위한 전하펌프(30)와, 전하펌프(30)가 제대로 동작하지 않는 파워 인가 초기에 승압전압(VPP)을 견인하기 위한 초기 회로(40)를 구비한다.
여기서, 초기 회로(40)는 전원전압단(VDD)와 승압전압단(VPP) 사이에 다이오드 접속된 NMOS 트랜지스터(M1)로 구성된다.
도 4는 상기 도 3의 승압전압 발생기의 타이밍 다이어그램으로서, 이하 이를 참조하여 종래기술에 따른 승압전압 발생기의 동작을 살펴본다.
레벨 감지기(10)는 기준전압(VREF_PP) 보다 승압전압(VPP)의 레벨이 낮은 경우에 레벨 감지신호(PPE)를 논리레벨 하이로 활성화시키고, 이에 따라 레벨 감지신호(PPE)를 인가 받은 발진기(20)가 인에이블 되어 주기신호(tOSC)를 생성한다. 한편, 전하펌프(30)는 주기신호(tOSC)의 토글링에 맞춰 전원전압(VDD)을 이용하여 전하펌핑 동작과 펌핑된 동작을 승압전압단(VPP)으로 트랜스퍼한다.
그런데, 도 4에 도시된 바와 같이 전하펌프(30)는 파워 인가 후 전원전압(VDD)이 일정 레벨 이상 상승하기 전에는 펌핑 동작을 수행하지 못하기 때문에 - 낮은 전원전압(VDD) 레벨에서도 전하펌프(30)가 동작하기는 하나, 정상적인 펌핑 동작을 보증할 수 없음 -, 이 구간에서 초기 회로(40)가 전원전압(VDD)의 상승에 따라 승압전압(VPP)을 견인하게 된다.
초기 회로(40)의 NMOS 트랜지스터(M1)는 전원전압(VDD)이 승압전압(VPP) 보다 NMOS 트랜지스터(M1)의 문턱전압(Vt) 이상으로 높은 경우에 다이오드가 턴온되어 승압전압(VPP) 레벨을 상승시킨다.
그런데, 이처럼 초기 회로(40)가 승압전압(VPP)을 상승시키는 경우에도 승압전압단(VPP)의 최대 전위는 VDD-Vt가 되며, 더구나 승압전압단(VPP)의 배선 저항과 로드에 의해 실질적으로는 승압전압단(VPP)의 상승이 더욱 제한된다. 따라서, 전원전압(VDD)과 승압전압(VPP)의 전위차가 소자 내부의 불순물 확산영역의 빌트-인 포텐셜(built-in potential, 통상 0.7V) 이상이 되면 기생 PN 접합의 순방향 턴온이 유발되어 래치-업 현상이 발생할 우려가 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 파워 인가 초기에 래치-업 발생을 억제할 수 있는 반도체 소자의 승압전압 발생기를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 타겟 승압전압 전위를 갖는 기준전압에 대한 승압전압의 레벨 상태를 감지하기 위한 레벨 감지수단; 상기 레벨 감지수단으로부터 출력된 레벨 감지신호에 응답하여 주기신호를 생성하기 위한 발진수단; 상기 주기신호에 응답하여 전하펌핑 동작을 실시하여 승압전압을 생성하기 위한 전하펌핑수단; 전원전압에 대한 승압전압의 레벨 상태를 감지하기 위한 초기 레벨 감지수단; 상기 초기 레벨 감지수단으로부터 출력된 초기 레벨 감지신호를 전달하기 위한 전달 수단; 및 상기 전달 수단의 출력신호에 응답하여 상기 전원전압으로 승압전압단을 풀업 구동하기 위한 풀업 구동수단을 구비하는 반도체 소자의 승압전압 발생기가 제공된다.
본 발명에서는 파워 인가 초기에 승압전압(VPP)을 견인하기 위한 초기 회로를 구현함에 있어서, 기존의 다이오드 접속된 NMOS 트랜지스터를 대신하여 풀업 드라이버(예컨대, PMOS 트랜지스터)를 적용하였다. 한편, 풀업 드라이버의 인에이블 구간을 설정하기 위하여 파워 인가시 전원전압(VDD)과 승압전압(VPP)의 레벨을 비교하기 위한 초기 레벨 감지기를 사용한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 5는 본 발명의 일 실시예에 따른 승압전압 발생기의 블럭 다이어그램이 다.
도 5를 참조하면, 본 실시예에 따른 승압전압 발생기는, 타겟 승압전압(VPP) 전위를 갖는 기준전압(VREF_PP)에 대한 승압전압(VPP)의 레벨 상태를 감지하기 위한 레벨 감지기(110)와, 레벨 감지기(110)로부터 출력된 레벨 감지신호(PPE)에 응답하여 주기신호(tOSC)를 생성하기 위한 발진기(120)와, 주기신호(tOSC)에 응답하여 전하펌핑 동작을 실시하여 승압전압(VPP)을 생성하기 위한 전하펌프(130)와, 전하펌프(130)가 정상적으로 동작하지 않는 파워 인가 초기에 승압전압(VPP)을 견인하기 위한 초기 회로(140)를 구비한다.
한편, 초기 회로(140)는 전원전압(VDD)에 대한 승압전압(VPP)의 레벨 상태를 감지하기 위한 초기 레벨 감지기(142)와, 초기 레벨 감지기(142)로부터 출력된 초기 레벨 감지신호(PPE_ini)를 전달하기 위한 레벨 쉬프터(144)와, 레벨 쉬프터(144)의 출력신호인 드라이버 제어신호(drvonb)에 응답하여 전원전압(VDD)으로 승압전압단(VPP)을 풀업 구동하기 위한 풀업 드라이버(146)를 구비한다.
여기서, 레벨 쉬프터(144)는 승압전압단(VPP)에 각각 접속되며, 서로의 게이트와 드레인이 크로스 커플된 PMOS 트랜지스터(M2, M3)와, 접지전압단(VSS)과 PMOS 트랜지스터(M2)의 드레인 사이에 접속되며, 인버터(INV1)를 통해 반전된 초기 레벨 감지신호(PPE_ini)를 게이트 입력으로 하는 NMOS 트랜지스터(M4)와, 접지전압단(VSS)과 PMOS 트랜지스터(M3)의 드레인(출력단) 사이에 접속되며, 초기 레벨 감지신호(PPE_ini)를 게이트 입력으로 하는 NMOS 트랜지스터(M5)를 구비한다.
또한, 풀업 드라이버(146)는 전원전압단(VDD)과 승압전압단(VPP) 사이에 접 속되며, 드라이버 제어신호(drvonb)를 게이트 입력으로 하는 PMOS 트랜지스터(M6)로 구현할 수 있다.
한편, 초기 레벨 감지기(142)의 구현예를 도 6a 및 도 6b에 도시하였다.
도 6a를 참조하면, 초기 레벨 감지기(142)는 통상적인 NMOS 바이어스 타입의 전류미러형 차동증폭기 회로로 구현할 수 있다.
초기 레벨 감지기(142)는, 바이어스 전압(V_bias)를 게이트 입력으로 하는 바이어스 NMOS 트랜지스터(M11)와, 승압전압(VPP) 및 전원전압(VDD)을 게이트 입력으로 하는 입력 NMOS 트랜지스터(M9, M10)와, 전류미러를 구성하는 2개의 PMOS 트랜지스터(M7, M8)와, 출력단에 연결되어 초기 레벨 감지신호(PPE_ini)를 출력하기 위한 인버터(INV2)를 구비한다.
도시된 초기 레벨 감지기(142)는 승압전압(VPP)이 전원전압(VDD) 보다 높으면 초기 레벨 감지신호(PPE_ini)를 논리레벨 로우로 출력하고, 승압전압(VPP)이 전원전압(VDD) 보다 낮으면 초기 레벨 감지신호(PPE_ini)를 논리레벨 하이로 출력한다.
한편, 초기 레벨 감지기(142)를 구현함에 있어서, 상기 도 6a와 같이 승압전압(VPP) 및 전원전압(VDD)을 직접 비교하는 방식을 사용할 수 있으며, 도 6b에 도시된 바와 같이 승압전압(VPP) 및 전원전압(VDD)를 각각 전압 분배기(60, 70)로 분배한 전압(VA, VB)을 비교하는 방식을 사용할 수도 있다.
이 경우, 두 전압 분배기(60, 70)의 저항비 R1/R2와 R3/R4를 동일하게 설정하면 상기 도 6a에 도시된 회로와 동일한 출력파형을 나타낼 것이며, 실제 칩의 상 태에 따라 이 저항비를 적절히 조정하여 승압전압(VPP)과 전원전압(VDD)의 전위차에 따른 전하펌프 동작 영역과 초기 회로 동작 영역을 조절할 수 있다. 당연한 얘기지만, 저항 R1, R2, R3, R4는 MOS 트랜지스터와 같은 능동 소자로 구현할 수 있다.
도 7은 상기 도 5의 승압전압 발생기의 타이밍 다이어그램으로서, 이하 이를 참조하여 본 실시예에 따른 승압전압 발생기의 동작을 살펴본다.
우선, 레벨 감지기(110), 발진기(120), 전하펌프(130)의 기본적인 동작은 앞서 설명한 종래기술과 동일하다. 따라서, 이하에서는 초기 회로(140)의 동작을 위주로 설명하기로 한다.
파워 인가 초기에 일정 시간 동안 승압전압(VPP)은 전원전압(VDD) 보다 낮은 레벨을 가진다. 이 경우, 초기 레벨 감지신호(PPE_ini)는 논리레벨 하이로 활성화되고, 이에 따라 드라이버 제어신호(drvonb)는 접지전압(VSS) 레벨이 되어 PMOS 트랜지스터(M6)가 턴온되어 승압전원단(VPP)을 전원전압(VDD)으로 구동하게 된다. 이때, PMOS 트랜지스터(M6)에 의한 전압 강하가 거의 없으므로 승압전원단(VPP)의 전위는 전원전압(VDD)과 동일하게 나타난다.
이후, 전원전압(VDD)이 점점 상승하여 펌핑 동작에 의한 승압전압(VPP) 레벨의 상승이 가능한 레벨에 이르게 되면, 전하펌프(130)가 정상적으로 동작하여 승압전압단(VPP)의 전위를 급격히 상승시킨다.
한편, 이처럼 승압전압(VPP)이 상승하여 전원전압(VDD) 보다 높은 전위를 가지게 되면, 초기 레벨 감지신호(PPE_ini)는 논리레벨 로우로 비활성화되고, 이에 따라 드라이버 제어신호(drvonb)는 승압전압(VPP) 레벨이 되어 PMOS 트랜지스터(M6)가 턴오프되어 승압전원단(VPP)과 전원전압단(VDD)의 단락을 해제한다.
이후, 전원전압(VDD)은 예정된 레벨까지 계속해서 상승하게 되며, 승압전원(VPP) 역시 목표 전위값인 기준전압(VREF_PP)에 이를 때까지 상승하게 된다.
전술한 바와 같이 본 실시예에 따르면, 파워 인가 초기에 전원전압(VDD)이 정상적인 전하펌핑 동작이 가능한 레벨에 이를 때까지 승압전압단(VPP)을 전원전압(VDD)으로 구동하도록 함으로써 두 전압단 사이의 전위차를 제거한다. 따라서, 소자 내부의 기생 PN 접합의 턴온을 방지하여 래치-업 발생을 억제할 수 있게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 초기 레벨 감지신호를 풀업 드라이버에 전달하기 위하여 VSS-VPP 레벨 쉬프터를 사용하는 경우를 일례로 들어 설명하였으나, 레벨 쉬프터를 대신하여 다른 전달 수단을 적용하더라도 동작 상 큰 문제점은 발생하지 않는다.
전술한 본 발명은 파워 인가 초기에 전원전압(VDD)과 승압전압(VPP)의 전위 차에 따른 래치-업이 발생을 근본적으로 방지할 수 있으며, 이로 인하여 반도체 소자의 신뢰도를 개선할 수 있다.

Claims (8)

  1. 타겟 승압전압 전위를 갖는 기준전압에 대한 승압전압의 레벨 상태를 감지하기 위한 레벨 감지수단;
    상기 레벨 감지수단으로부터 출력된 레벨 감지신호에 응답하여 주기신호를 생성하기 위한 발진수단;
    상기 주기신호에 응답하여 전하펌핑 동작을 실시하여 승압전압을 생성하기 위한 전하펌핑수단;
    전원전압에 대한 승압전압의 레벨 상태를 감지하기 위한 초기 레벨 감지수단;
    상기 초기 레벨 감지수단으로부터 출력된 초기 레벨 감지신호를 전달하기 위한 전달수단; 및
    상기 전달수단의 출력신호에 응답하여 상기 전원전압으로 승압전압단을 풀업 구동하기 위한 풀업 구동수단
    을 구비하는 반도체 소자의 승압전압 발생기.
  2. 제1항에 있어서,
    상기 풀업 구동수단은 전원전압단과 상기 승압전압단 사이에 접속되며, 상기 전달수단의 출력신호를 게이트 입력으로 하는 PMOS 트랜지스터를 구비하는 것을 특 징으로 하는 반도체 소자의 승압전압 발생기.
  3. 제1항 또는 제2항에 있어서,
    상기 전달수단은 상기 초기 레벨 감지신호를 입력으로 하는 VSS-VPP 레벨 쉬프터를 구비하는 것을 특징으로 하는 반도체 소자의 승압전압 발생기.
  4. 제1항 또는 제2항에 있어서,
    상기 초기 레벨 감지수단은,
    상기 승압전압 및 상기 전원전압을 차동 입력으로 하는 NMOS 바이어스 타입의 전류미러형 차동증폭기 회로를 구비하는 것을 특징으로 하는 반도체 소자의 승압전압 발생기.
  5. 제1항 또는 제2항에 있어서,
    상기 초기 레벨 감지수단은,
    상기 승압전압을 전압 분배하기 위한 제1 전압분배수단;
    상기 전원전압을 전압 분배하기 위한 제2 전압분배수단; 및
    상기 제1 및 제2 전아분배수단의 출력신호를 차동 입력으로 하는 NMOS 바이 어스 타입의 전류미러형 차동증폭기 회로를 구비하는 것을 특징으로 하는 반도체 소자의 승압전압 발생기.
  6. 제5항에 있어서,
    상기 제1 전압분배수단을 구성하는 제1 및 제2 저항소자의 저항비와 상기 제2 전압분배수단을 구성하는 제3 및 제4 저항소자의 저항비를 다르게 설정하는 것을 특징으로 하는 반도체 소자의 승압전압 발생기.
  7. 제6항에 있어서,
    상기 제1 내지 제4 저항소자는 능동 소자로 구현하는 것을 특징으로 하는 반도체 소자의 승압전압 발생기.
  8. 제3항에 있어서,
    상기 VSS-VPP 레벨 쉬프터는,
    상기 승압전압단(VPP)에 각각 접속되며, 서로의 게이트와 드레인이 크로스 커플된 제1 및 제2 PMOS 트랜지스터;
    접지전압단(VSS)과 상기 제1 PMOS 트랜지스터의 드레인 사이에 접속되며, 반 전된 초기 레벨 감지신호를 게이트 입력으로 하는 제1 NMOS 트랜지스터; 및
    상기 접지전압단과 상기 제2 PMOS 트랜지스터의 드레인 사이에 접속되며, 상기 초기 레벨 감지신호를 게이트 입력으로 하는 제2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자의 승압전압 발생기.
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