JP2001216780A - 半導体装置の駆動電力供給方法、半導体装置、半導体記憶装置の駆動電力供給方法及び半導体記憶装置 - Google Patents
半導体装置の駆動電力供給方法、半導体装置、半導体記憶装置の駆動電力供給方法及び半導体記憶装置Info
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Abstract
内部電源電圧を安定に保持するとともに無駄な消費電流
を低減する内部電源生成回路を提供する。 【解決手段】それぞれの用途に応じた設けられた第1〜
第3内部電源電圧生成回路11〜13はそれぞれ大電力
用降圧回路と小電力用降圧回路を備えている。第1の内
部電源電圧生成回路11は活性と非活性とに制御される
周辺機能回路群14と常時活性のセルフプレート電圧発
生回路17が接続されている。第2の内部電源電圧生成
回路12は活性と非活性とに制御される入出力回路群1
5と常時活性のビット線プリチャージ電圧発生回路18
が接続されている。第3の内部電源電圧生成回路13は
活性と非活性とに制御されるメモリコア回路群16と常
時活性のセルフリフレッシュ発振回路19が接続されて
いる。
Description
電力供給方法、半導体装置、半導体記憶装置の駆動電力
供給方法及び半導体記憶装置に係り、詳しくは外部供給
電源電圧を装置内部でフラットな内部電源電圧に生成し
その内部電源電圧を内部回路へ供給する内部電源電圧生
成回路に関するものである。
バイ電流やセルフフレッシュ電流時の消費電流削減が求
められている。そのための低消費電流技術の一つとし
て、半導体記憶装置には、内部電源電圧が供給される各
内部回路に対して内部電源電圧生成回路が2つ設けられ
ている。詳述すると、大きな消費電流で大きな駆動電力
を供給する第1内部電源電圧生成回路(大電力用降圧回
路)と、小さな消費電流で小さな駆動電力を供給する第
2内部電源電圧生成回路(小電力降圧回路)とを備えて
いる。そして、半導体記憶装置のアクティブモード時に
は、第1及び第2内部電源電圧生成回路の2つを同時に
動作させ、両内部電源電圧生成回路から各内部回路に内
部電源電圧を供給する。一方、例えばスタンバイモード
時やパワーダウンモード時には、第1内部電源電圧生成
回路を休止させ第2内部電源電圧生成回路のみ動作させ
て、第2内部電源電圧生成回路から各内部回路に内部電
源電圧を供給する。
ンモード時には、小さな消費電力の第2内部電源電圧生
成回路のみ動作させ、半導体記憶装置の低消費電力化を
図っている。
ダウンモード時、第1及び第2内部電源電圧生成回路に
つながる全ての内部回路(負荷回路)が停止して消費電
流が流れなくなると、その内部電源電圧生成回路と内部
回路とをつなげる電源線の電位は、該内部電源電圧生成
回路のトランジスタ特性(サブスレッシュホールド特
性)によって上昇する。
ウンモードからアクティブモードに移行した場合、内部
電源電圧は設計設定値より高い電位から動作することに
なり、デバイス特性が変わってしまうことになる。
電圧が供給される電源線には、内部回路としてセルプレ
ート電圧発生回路やセルフリフレッシュの発振回路等の
数回路が接続されていて、スタンバイモード時やパワー
ダウンモード時でも常時動作している。従って、これら
の回路が電力を消費するため、内部電源電圧の電位の上
昇を防いでいた。
く一部分の耐圧問題や消費電力の問題、電源ノイズや降
圧電位の設定レベル、外部インタフェース使用の多様化
等の種々の要因から、入出力用の内部電源電圧生成回路
/周辺機能回路用の内部電源電圧生成回路/メモリアレ
イ部用の内部電源電圧生成回路がそれぞれ用途に応じて
独立して設けられるようになってきている。
例えば入出力用の内部電源電圧生成回路には、スタンバ
イモード時やパワーダウンモード時に動作している負荷
回路(内部回路)がないため内部電源電圧が上昇してし
まう。
ア)部のための内部電源電圧生成回路では、スタンバイ
モード時には負荷回路(内部回路)が停止するために内
部電源電圧が上昇してしまう。又、メモリアレイ(コ
ア)部の内部電源電圧生成回路は、パワーダウンモード
時にはセルフリフレッシュ動作としてセンスアンプなど
内部回路が動作するが、平均して数十μ秒に一回の動作
(動作時間は数十ナノ秒)のみでその比は1/1000
程度であり、やはりその期間中(999/1000)に
は、内部回路が動作しないため内部電源電圧が上昇して
しまう。
電源電圧生成回路につながるそれぞれの電源線に、それ
ぞれ半導体記憶装置本来のデータの読み出しや書き込み
のための機能を果たす内部回路とは別に、それ自身は半
導体記憶装置の本来の機能を何も果たさないリーク素子
(例えば、抵抗やMOSダイオードなど)を接続する。
そして、リーク素子を介して常時、数μAから数百μA
の電流リーク量を流し、スタンバイモード時やパワーダ
ウンモード時においても一定の消費電流を消費させるこ
とで内部電源電圧の上昇を防いでいた。
導体記憶装置では、スタンバイモード時やパワーダウン
モード時に、それ自身は半導体記憶装置として何も機能
を果たさない内部電源電圧の上昇を防止するためだけの
リーク素子を介して常時、数μAから数百μAのリーク
電流が流れることになる。その結果、スタンバイモード
時やパワーダウンモード時の低消費電力化を図る上で妨
げになっていた。
されたものであって、その目的はスタンバイモード時や
パワーダウンモード時の内部電源電圧を安定に保持する
とともに、無駄な消費電流を低減することができる半導
体装置の駆動電力供給方法、半導体装置、半導体記憶装
置の駆動電力供給方法及び半導体記憶装置を提供するこ
とにある。
発明によれば、半導体装置に設けられた複数の内部電源
電圧生成回路に対して被制御内部回路とともに常時駆動
内部回路が接続されることにより、スタンバイモード又
はパワーダウンモード時に内部電源電圧生成回路から供
給される小さな駆動電力は常時駆動内部回路にて消費さ
れる。
導体記憶装置に設けられた用途に応じて設けられた複数
の内部電源電圧生成回路に対して被制御内部回路ととも
に常時駆動内部回路が接続されていることにより、スタ
ンバイモード又はパワーダウンモード時において、第2
降圧回路から供給される駆動電力は常時駆動内部回路に
て消費される請求項5に記載の発明によれば、スタンバ
イモード又はパワーダウンモード時において、第2降圧
回路から供給される駆動電力はセルプレート電圧発生回
路、ビット線プリチャージ電圧発生回路、発振回路、又
はパワーオンリセット回路にて消費される。
ぞれの内部電源電圧生成回路の出力は電気的に独立にな
りレイアウトパターンも分離される。請求項7に記載の
発明によれば、それぞれの出力は互いに相違する電源電
圧を生成する回路から出力される。
内部電源電圧を生成する内部電源電圧生成回路は、高い
内部電源電圧を生成する内部電源電圧生成回路より、外
部電源電圧が下がっても変動しないフラットな内部電源
電圧を生成する。
してのシンクロナスDRAM(以下、SDRAMとい
う)の内部電源生成回路に具体化した一実施形態を図面
に従って説明する。
成された各種の内部電源電圧生成回路を説明するための
説明図である。半導体チップ10には、複数(図1では
3個)の内部電源電圧生成回路11〜13が用途に応じ
て設けられている。第1の内部電源電圧生成回路11
は、被制御内部回路としての周辺機能回路群14のため
の内部電源電圧としての周辺回路用降圧電源電圧Vdd
を生成する。第2の内部電源電圧生成回路12は、被制
御内部回路としての入出力回路群15のための内部電源
電圧としての入出力回路用降圧電源電圧Vddiを生成
する。第3の内部電源電圧生成回路13は、被制御内部
回路としてのセンスアンプ等を含むメモリコア回路群1
6のための内部電源電圧としてのメモリコア用降圧電源
電圧Vddcを生成する。
は、SDRAM本来の機能を果たす入出力インタフェー
ス部を構成する複数の入力回路及び出力回路であって、
アクティブモードの時には活性化され、スタンバイモー
ドやパワーダウンモード時には非活性となる入力回路及
び出力回路をいう。又、メモリコア回路群16は、SD
RAM本来の機能を果たすセンスアンプ、ロウ及びコラ
ムデコーダ等を含むメモリコア回路群であって、アクテ
ィブモードの時には活性化され、スタンバイモードやパ
ワーダウンモード時には非活性となる回路をいう。さら
に、周辺機能回路群14は、入出力回路群15及びメモ
リコア回路群16を除くSDRAM本来の機能を果たす
複数の周辺機能回路であって、アクティブモードの時に
は活性化され、スタンバイモードやパワーダウンモード
時には非活性となる複数の周辺機能回路をいう。
な消費電流で大きな駆動電力を供給する第1降圧回路と
しての大電力用降圧回路11a〜13aと、小さな消費
電流で小さな駆動電力を供給する第2降圧回路としての
小電力用降圧回路11b〜13bを備えている。
11の大電力用降圧回路11aは、外部電源電圧Vex
tを降圧して安定した周辺回路用降圧電源電圧Vddを
生成し、その周辺回路用降圧電源電圧Vddを第1の内
部電源線L1に供給する。第1の内部電源電圧生成回路
11の小電力用降圧回路11bは、外部電源電圧Vex
tを降圧して安定した周辺回路用降圧電源電圧Vddを
生成し、その周辺回路用降圧電源電圧Vddを第1の内
部電源線L1に供給する。
電力用降圧回路12aは、外部電源電圧Vextを降圧
して安定した入出力回路用降圧電源電圧Vddiを生成
し、その入出力回路用降圧電源電圧Vddiを第2の内
部電源線L2に供給する。第2の内部電源電圧生成回路
12の小電力用降圧回路12bは、外部電源電圧Vex
tを降圧して安定した入出力回路用降圧電源電圧Vdd
iを生成し、その入出力回路用降圧電源電圧Vddiを
第2の内部電源線L2に供給する。
の大電力用降圧回路13aは、外部電源電圧Vextを
降圧して安定したメモリコア用降圧電源電圧Vddcを
生成し、そのメモリコア用降圧電源電圧Vddcを第3
の内部電源線L3に供給する。第3の内部電源電圧生成
回路13の小電力用降圧回路13bは、外部電源電圧V
extを降圧して安定したメモリコア用降圧電源電圧V
ddcを生成し、そのメモリコア用降圧電源電圧Vdd
cを第3の内部電源線L3に供給する。
時、大電力用降圧回路11a〜13aと小電力用降圧回
路11b〜13bは共に活性化される。但し、アクティ
ブモードの時に小電力用降圧回路11b〜13bを非活
性に制御しても大きな問題はない。又、SDRAMがス
タンバイモード又はパワーダウンモードの時、大電力用
降圧回路11a〜13aは非活性になり、小電力用降圧
回路11b〜13bのみが活性化される。
接続された周辺機能回路群14、入出力回路群15及び
メモリコア回路群16は、アクティブモードの時には活
性化され、スタンバイモード又はパワーダウンモード時
には非活性になる。
ブモード時には活性化され大電力用降圧回路11a及び
小電力用降圧回路11bから周辺回路用降圧電源電圧V
ddが供給され、スタンバイモード又はパワーダウンモ
ード時には非活性でも小電力用降圧回路11bから周辺
回路用降圧電源電圧Vddが供給される。
ド時には活性化され大電力用降圧回路12a及び小電力
用降圧回路12bから入出力回路用降圧電源電圧Vdd
iが供給され、スタンバイモード又はパワーダウンモー
ド時には非活性でも小電力用降圧回路12bから入出力
回路用降圧電源電圧Vddiが供給される。
ィブモード時には活性化され大電力用降圧回路13a及
び小電力用降圧回路13bからメモリコア用降圧電源電
圧Vddcが供給され、スタンバイモード又はパワーダ
ウンモード時には非活性でも小電力用降圧回路13bか
らメモリコア用降圧電源電圧Vddcが供給される。
機能回路群14とともにメモリセルのためのセルプレー
ト電圧発生回路17が接続されている。常時駆動内部回
路としてのセルプレート電圧発生回路17は常時活性化
されている回路であって、アクティブモード時には大電
力用降圧回路11a及び小電力用降圧回路11bの周辺
回路用降圧電源電圧Vddにて動作し、スタンバイモー
ド又はパワーダウンモード時には小電力用降圧回路11
bからの周辺回路用降圧電源電圧Vddにて動作する。
力回路群15とともにビット線プリチャージ電圧発生回
路18が接続されている。常時駆動内部回路としてのビ
ット線プリチャージ電圧発生回路18は常時活性化され
ている回路であって、アクティブモード時には大電力用
降圧回路12a及び小電力用降圧回路12bからの入出
力回路用降圧電源電圧Vddiにて動作し、スタンバイ
モード又はパワーダウンモード時には小電力用降圧回路
12bからの入出力回路用降圧電源電圧Vddiにて動
作する。
リコア回路群16とともに発振回路としてのセルフリフ
レッシュ発振回路19が接続されている。常時駆動内部
回路としてのセルフリフレッシュ発振回路19は常時活
性化されている回路であって、アクティブモード時には
大電力用降圧回路13a及び小電力用降圧回路13bか
らのメモリコア用降圧電源電圧Vddcにて動作し、ス
タンバイモード又はパワーダウンモード時には小電力用
降圧回路13bからのメモリコア用降圧電源電圧Vdd
cにて動作する。
〜13にそれぞれ接続されるセルプレート電圧発生回路
17、ビット線プリチャージ電圧発生回路18、セルフ
リフレッシュ発振回路19は一例であり、DC電流成分
が常時ある回路であればよい。又、常時消費する前記負
荷回路は基本的にどの降圧回路と接続しても問題はな
い。
詳細について説明する。尚、第1及び第2の内部電源電
圧生成回路11,12は、この第3の内部電源電圧生成
回路13を詳細に説明すれば容易に理解されるため、そ
の説明は省略する。
備えた大電力用降圧回路13a及び小電力用降圧回路1
3bの回路図を示す。図2において、大電力用降圧回路
13aは、差動アンプであって、差動増幅部としての第
1及び第2NチャネルMOSトランジスタ(以下、NM
OSトランジスタという)TN1,TN2を有し、両N
MOSトランジスタTN1,TN2のソースは共通の電
流制御用NMOSトランジスタTN3を介してグランド
電圧が印加されているグランド電源線に接続されてい
る。電流制御用NMOSトランジスタTN3のゲートは
活性化制御信号φ1が入力され、同活性化制御信号φ1
に基づいて大電力用降圧回路13aが活性・非活性に制
御される。
信号生成回路にて生成され出力される。活性化信号生成
回路は、SDRAMがスタンバイモード又はパワーダウ
ンモードになると活性化制御信号φ1をLレベルにす
る。又、活性化信号生成回路は、SDRAMがスタンバ
イモード又はパワーダウンモードからアクティブコマン
ドACTVに応答してアクティブモードになった時、活
性化制御信号φ1をHレベルにする。
2のドレインは、それぞれPチャネルMOSトランジス
タ(以下、PMOSトランジスタという)TP1,TP
2を介して外部電源電圧Vextが印加されている電源
線に接続されている。PMOSトランジスタTP1,T
P2のゲートは、互いに接続されているとともに第2N
MOSトランジスタTN2のドレインに接続されてい
る。
(反転入力端子)には、図示しない基準電圧生成回路か
らの基準電圧Vrefが入力される。第2NMOSトラ
ンジスタTN2のゲート(非反転入力端子)には、前記
第3の内部電源線L3に接続されている。
ンは駆動用のPMOSトランジスタTP3のゲートに接
続され、その第1NMOSトランジスタTN1のドレイ
ン電圧がPMOSトランジスタTP3のゲートに印加さ
れる。駆動用のPMOSトランジスタTP3は、ドレイ
ンが第3の内部電源線L3に接続され、ソースが外部電
源電圧Vextが印加されている電源線に接続されてい
る。
のゲートと外部電源電圧Vextが印加されている電源
線との間には、PMOSトランジスタTP4が接続され
ている。PMOSトランジスタTP4は、そのゲートに
前記活性化制御信号φ1が入力される。
化制御信号φ1がLレベルの時に非活性になり、活性化
制御信号φ1がHレベルの時に活性化される。そして、
非活性の時には、大電力用降圧回路13aは、PMOS
トランジスタTP3がオフし、第3の内部電源線L3へ
のメモリコア用降圧電源電圧Vddcの供給を遮断す
る。一方、活性時には、大電力用降圧回路13aは、第
2NMOSトランジスタTN2のゲート(非反転入力端
子)に入力される電圧、即ち、第3の内部電源線L3に
かかるメモリコア用降圧電源電圧Vddcを基準電圧V
refと同じレベルとなるように動作する。即ち、メモ
リコア用降圧電源電圧Vddcは基準電圧Vrefによ
って決定される。
基準電圧Vrefに基づいて外部電源電圧Vextに対
して電位がフラットな(一定となる)なメモリコア用降
圧電源電圧Vddcを生成する。そして、本実施形態で
は、図4に示すように、外部電源電圧Vextに対して
2.0Vのメモリコア用降圧電源電圧Vddcを生成す
るようになっている。さらに詳述すると、外部電源電圧
Vextが通常の動作電圧範囲の3.0〜3.6Vは勿
論、低消費電力状態となるバッテリデータ保持機能であ
るデータリテンション時の電圧(データリテンション電
圧)である例えば2.3V未満においても、2.0Vの
メモリコア用降圧電源電圧Vddcを生成するようにな
っている。
源電圧生成回路11の大電力用降圧回路11aは、図4
に示すように、外部電源電圧Vextに対して2.6V
の周辺回路用降圧電源電圧Vddを生成するようになっ
ている。又、第2の内部電源電圧生成回路12の大電力
用降圧回路12aは、図4に示すように、外部電源電圧
Vextに対して2.3Vの入出力回路用降圧電源電圧
Vddiを生成するようになっている。尚、大電力用降
圧回路11a,12aは、外部電源電圧Vextがデー
タリテンション電圧である2.3Vになると変動領域に
なり、外部電源電圧Vextに対して周辺回路用降圧電
源電圧Vdd及び入出力回路用降圧電源電圧Vddiの
値が変動する。つまり、大電力用降圧回路13aは周辺
回路用降圧電源電圧Vdd及び入出力回路用降圧電源電
圧Vddiより低い電圧のメモリコア用降圧電源電圧V
ddcを生成しているからである。
あって、差動増幅部としての第1及び第2NMOSトラ
ンジスタTN4,TN5を有し、両NMOSトランジス
タTN4,TN5のソースは共通の電流制御用NMOS
トランジスタTN6を介してグランド電源線に接続され
ている。電流制御用NMOSトランジスタTN6のゲー
トは第1NMOSトランジスタTN4のゲートに接続さ
れている。
5のドレインは、それぞれPMOSトランジスタTP
5,TP6を介して外部電源電圧Vextが印加されて
いる電源線に接続されている。PMOSトランジスタT
P5,TP6のゲートは、互いに接続されているととも
に第2NMOSトランジスタTN5のドレインに接続さ
れている。
(反転入力端子)には、前記基準電圧Vrefが入力さ
れる。従って、小電力用降圧回路13bは、常時活性化
されている。第2NMOSトランジスタTN5のゲート
(非反転入力端子)には、第3の内部電源線L3に接続
されている。
ンは駆動用のPMOSトランジスタTP7のゲートに接
続され、その第1NMOSトランジスタTN4のドレイ
ン電圧がPMOSトランジスタTP7のゲートに印加さ
れる。駆動用のPMOSトランジスタTP7は、ドレイ
ンが第3の内部電源線L3に接続され、ソースが外部電
源電圧Vextの電源線に接続されている。
第2NMOSトランジスタTN5のゲート(非反転入力
端子)に入力される電圧、即ち、第3の内部電源線L3
にかかるメモリコア用降圧電源電圧Vddcを基準電圧
Vrefと同じレベルとなるように動作する。
路13aと同様に小電力用降圧回路13bは、図4に示
すように、外部電源電圧Vextに対して2.0Vのメ
モリコア用降圧電源電圧Vddcを生成するようになっ
ている。つまり、小電力用降圧回路13bは、外部電源
電圧Vextが通常の動作電圧範囲の3.0〜3.6V
は勿論、データリテンション電圧である2.3V未満に
おいても、2.0Vのメモリコア用降圧電源電圧Vdd
cを生成するようになっている。
源電圧生成回路11の小電力用降圧回路11bは大電力
用降圧回路11aと同様な特性であって、図4に示すよ
うに外部電源電圧Vextに対して2.6Vの周辺回路
用降圧電源電圧Vddを生成するようになっている。
又、第2の内部電源電圧生成回路12の小電力用降圧回
路12bは大電力用降圧回路12aと同様の特性であっ
て、図4に示すように外部電源電圧Vextに対して
2.3Vの入出力回路用降圧電源電圧Vddiを生成す
るようになっている。同様に、小電力用降圧回路11
b,12bも、外部電源電圧Vextがデータリテンシ
ョン電圧である2.3Vになると変動領域になり、外部
電源電圧Vextに対して周辺回路用降圧電源電圧Vd
d及び入出力回路用降圧電源電圧Vddiの値が変動す
る。
圧回路13bは、その出力するメモリコア用降圧電源電
圧Vddcが同電位となるが、駆動電力が相違する。つ
まり、大電力用降圧回路13aのPMOSトランジスタ
TP3のサイズを、小電力用降圧回路13bのPMOS
トランジスタTP7のサイズより大きくしている。
たセルフリフレッシュ発振回路19の回路を示す。セル
フリフレッシュ発振回路19は奇数個(図3では5個)
のインバータ回路21〜25よりなる発振部と1つのイ
ンバータ回路26にて出力部とで構成されている。発振
部のインバータ回路21〜25はCMOSトランジスタ
よりなり、各インバータ回路21〜25は前記第3の内
部電源線L3を介してメモリコア用降圧電源電圧Vdd
cが入力されるようになっている。そして、5個のイン
バータ回路21〜25を直列に接続しその最終段のイン
バータ回路25の出力端子を初段のインバータ回路21
の入力端子に接続させている。従って、この5個のイン
バータ回路21〜25が閉ループに接続されることによ
り、発振部は発振し、その発振信号を出力部のインバー
タ回路26に出力する。
トランジスタよりなり、インバータ回路26は第3の内
部電源線L3を介してメモリコア用降圧電源電圧Vdd
cが入力されるようになっている。そして、インバータ
回路26は、発振部からの発振信号を反転させてリフレ
ッシュ用クロック信号outとして出力する。
特徴を以下に記載する。 (1)本実施形態では、第1の内部電源電圧生成回路1
1に対して周辺機能回路群14とともにセルプレート電
圧発生回路17を接続した。そして、スタンバイモード
又はパワーダウンモード時において、小電力用降圧回路
11bから供給される駆動電力をセルプレート電圧発生
回路17にて消費させるようにした。
ンモード時に、小電力用降圧回路11bの駆動電力を有
効に消費でき、周辺回路用降圧電源電圧Vddを上昇さ
せることはない。
圧生成回路12に対して入出力回路群15とともにビッ
ト線プリチャージ電圧発生回路18を接続した。そし
て、スタンバイモード又はパワーダウンモード時におい
て、小電力用降圧回路12bから供給される駆動電力を
ビット線プリチャージ電圧発生回路18にて消費させる
ようにした。
ンモード時に、小電力用降圧回路12bの駆動電力を有
効に消費でき、入出力回路用降圧電源電圧Vddiを上
昇させることはない。
圧生成回路13に対してメモリコア回路群16とともに
セルフリフレッシュ発振回路19を接続した。そして、
スタンバイモード又はパワーダウンモード時において、
小電力用降圧回路13bから供給される駆動電力をセル
フリフレッシュ発振回路19にて消費させるようにし
た。
ンモード時に、小電力用降圧回路13bの駆動電力を有
効に消費できメモリコア用降圧電源電圧Vddcを上昇
させることはない。
ュ発振回路19を、外部電源電圧Vextがデータリテ
ンション時の電圧である2.3Vより下がっても変動せ
ずフラットなメモリコア用降圧電源電圧Vddcを生成
する第3の内部電源電圧生成回路13に接続した。
は、外部電源電圧Vextが2.3Vのデータリテンシ
ョン電圧に下がっても、安定した2.0Vのメモリコア
用降圧電源電圧Vddcが供給されることから、通常動
作時と同様な安定した発振動作を行うことができる。
又はパワーダウンモード時に第1〜第3の内部電源線L
1〜L3の電位が上昇させないためだけのリーク素子を
必要としないため、そのリーク素子がない分だけ回路規
模を小さくすることができる。
源電圧生成回路11〜13はそれぞれ電気的に独立して
構成し、その生成する降圧電源電圧Vdd,Vddi,
Vddcの電圧を相違させている。従って、第1〜第3
内部電源電圧生成回路11〜13のレイアウトパターン
をそれぞれ分離して設計することができる。
れるものではなく以下のように実施してもよい。 ・上記実施形態は、3つの第1〜第3内部電源電圧生成
回路11〜13で構成しそれぞれに周辺機能回路群1
4、入出力回路群15、メモリコア回路群16を接続し
たが、周辺機能回路群14、入出力回路群15、メモリ
コア回路群16をさらに細かく区分するとともに、これ
に対応して第1〜第3内部電源電圧生成回路11〜13
もそれぞれ複数個設けて実施してもよい。
部電源電圧生成回路11〜13で構成したが、2個又は
4個以上の電圧値の異なる内部電源電圧生成回路を設け
て実施してもよい。
明の便宜上、セルプレート電圧発生回路17、ビット線
プリチャージ電圧発生回路18及びセルフリフレッシュ
発振回路19としたが、これに限定されるものではな
く、スタンバイモードやパワーダウンモードの時でも動
作する回路であればよく、例えば電源を常時監視するパ
ワーオンリセット回路でもよい。
線プリチャージ電圧発生回路18とを1つの内部電源電
圧生成回路に、即ち、複数個の常時駆動内部回路を1つ
の内部電源電圧生成回路に接続した実施してもよい。
1a〜13a及び大電力用降圧回路11b〜13bは、
帰還式の降圧回路にて具体化したが、ソースフロア式の
降圧回路にて具体化してもよく、要は外部電源電圧に対
して安定した降圧電源電圧が生成することのできる降圧
回路であれば特に限定されるものでない。
てSDRAMに具体化したが、これに限定されるもので
はなく、その他の半導体記憶装置に応用してもよい。 ・上記実施形態では、半導体記憶装置に具体化したが、
MPUやメモリコントローラ等の半導体装置に応用して
もよい。
半導体装置に設けられた複数の内部電源電圧生成回路に
対してスタンバイモード時やパワーダウンモード時の内
部電源電圧を安定に保持するとともに無駄な消費電流を
低減することができる。
体記憶装置に設けられた用途に応じて設けられた複数の
内部電源電圧生成回路に対してスタンバイモード時やパ
ワーダウンモード時の内部電源電圧を安定に保持すると
ともに無駄な消費電流を低減することができる。
セルフリフレッシュ発振回路を常に安定した発振動作を
させることができる。
内部回路との関係を示すブロック回路図
の特性を示す図
圧生成回路 12 内部電源電圧生成回路としての第2の内部電源電
圧生成回路 13 内部電源電圧生成回路としての第3の内部電源電
圧生成回路 11a〜13a 第1降圧回路としての大電力用降圧回
路 11b〜13b 第2降圧回路としての小電力用降圧回
路 14 被制御内部回路としての周辺機能回路群 15 被制御内部回路としての入出力回路群 16 被制御内部回路としてのメモリコア回路群 17 常時駆動内部回路としのセルプレート電圧発生回
路 18 常時駆動内部回路としのビット線プリチャージ電
圧発生回路 19 常時駆動内部回路としのセルフリフレッシュ発振
回路 Vdd 内部電源電圧としての周辺回路用降圧電源電圧 Vddi 内部電源電圧としての入出力回路用降圧電源
電圧 Vddc 内部電源電圧としてのメモリコア用降圧電源
電圧 Vext 外部電源電圧
Claims (9)
- 【請求項1】 スタンバイ又はパワーダウンモード時
には小さな駆動電力を供給し、アクティブモード時には
大きな駆動電力を供給する内部電源電圧生成回路を用途
に応じて複数個設けた半導体装置の駆動電力供給方法に
おいて、 スタンバイ又はパワーダウンモード時に非活性となりア
クティブモードの時には活性化される半導体装置として
機能する被制御内部回路とスタンバイモード又はパワー
ダウンモード時にも動作する半導体装置として機能する
常時駆動内部回路とを組み合わせ、 その組み合わせた前記被制御内部回路と前記常時駆動内
部回路に対してそれぞれに対応する前記内部電源電圧生
成回路から駆動電力を供給させるようにしたことを特徴
とする半導体装置の駆動電力供給方法。 - 【請求項2】 スタンバイ又はパワーダウンモード時
には小さな駆動電力を供給し、アクティブモード時には
大きな駆動電力を供給する内部電源電圧生成回路が、ア
クティブモードの時に活性化されるともにスタンバイ又
はパワーダウンモード時に非活性化される被制御内部回
路に供給する内部電源電圧生成回路を用途に応じて複数
個設けた半導体装置において、 前記複数の内部電源電圧生成回路のうちの少なくとも1
つの内部電源電圧生成回路に対して、前記被制御内部回
路とともにスタンバイモード又はパワーダウンモード時
にも動作する半導体装置として機能する常時駆動内部回
路を接続したことを特徴とした半導体装置。 - 【請求項3】 大きな消費電流で大きな駆動電力を供
給する第1降圧回路と、小さな消費電流で小さな駆動電
力を供給する第2降圧回路とをそれぞれ有した内部電源
電圧生成回路を用途に応じて複数個設けた半導体記憶装
置の駆動電力供給方法において、 複数の内部電源電圧生成回路のうちの少なくとも1つの
内部電源電圧生成回路に対して、 スタンバイ又はパワーダウンモード時に非活性となりア
クティブモードの時には活性化される半導体記憶装置と
して機能する常時駆動内部回路とスタンバイモード又は
パワーダウンモード時にも動作する半導体記憶装置とし
て機能する常時駆動内部回路とを組み合わせ、 その組み合わせた前記常時駆動内部回路と前記常時駆動
内部回路に対してそれぞれに対応する前記内部電源電圧
生成回路から駆動電力を供給させるようにしたことを特
徴とする半導体記憶装置の駆動電力供給方法。 - 【請求項4】 スタンバイ又はパワーダウンモード時
に非活性となりアクティブモードの時には活性化される
半導体記憶装置として機能する被制御内部回路に対し
て、大きな消費電流で大きな駆動電力を供給する第1降
圧回路と、前記被制御内部回路に対して小さな消費電流
で小さな駆動電力を供給する第2降圧降圧とを有した内
部電源電圧生成回路を用途に応じて複数個設け、 スタンバイ又はパワーダウンモード時には第2降圧回路
を活性化するとともに第1降圧回路を非活性化し、アク
ティブモード時には第1及び第2降圧回路を、若しく
は、第1降圧回路のみを活性化して前記被制御内部回路
に駆動電力を供給するようにした半導体記憶装置におい
て、 前記複数の内部電源電圧生成回路のうちの少なくとも1
つの内部電源電圧生成回路に対して前記被制御内部回路
とともにスタンバイモード又はパワーダウンモード時に
も動作する半導体記憶装置として機能する常時駆動内部
回路を接続したことを特徴とした半導体記憶装置。 - 【請求項5】 請求項4に記載の半導体記憶装置にお
いて、 前記常時駆動内部回路はセルプレート電圧発生回路、ビ
ット線プリチャージ電圧発生回路、発振回路、又はパワ
ーオンリセット回路であることを特徴とした半導体記憶
装置。 - 【請求項6】 請求項4に記載の半導体記憶装置にお
いて、 前記複数の内部電源電圧生成回路のそれぞれの出力は互
いに電気的に独立していることを特徴とする半導体記憶
装置。 - 【請求項7】 請求項6に記載の半導体記憶装置にお
いて、 前記複数の内部電源電圧生成回路のそれぞれの出力は生
成電圧値が相違することを特徴とした半導体記憶装置。 - 【請求項8】 請求項6又は7に記載の半導体記憶装
置において、 前記複数の内部電源電圧生成回路のうちの少なくとも1
つの内部電源電圧生成回路の出力は、メモリ回路群又は
入出力回路群又は周辺機能回路群に供給され、他の内部
電源電圧生成回路の出力はそれ以外の回路群に供給され
ることを特徴とする半導体記憶装置。 - 【請求項9】 請求項5に記載の半導体記憶装置にお
いて、 前記発振回路は、複数の内部電源電圧生成回路のうちの
最も低い内部電源電圧を生成する内部電源電圧生成回路
に接続されていることを特徴とした半導体記憶装置。
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