JPH10289574A - 電圧発生回路を有した半導体装置 - Google Patents
電圧発生回路を有した半導体装置Info
- Publication number
- JPH10289574A JPH10289574A JP9092022A JP9202297A JPH10289574A JP H10289574 A JPH10289574 A JP H10289574A JP 9092022 A JP9092022 A JP 9092022A JP 9202297 A JP9202297 A JP 9202297A JP H10289574 A JPH10289574 A JP H10289574A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- voltage
- mode
- capacitor
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Nonlinear Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dc-Dc Converters (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】本発明は、昇圧回路或いは基板電圧発生回路の
容量の面積を小さくすることにより、チップ面積の有効
利用を可能にした半導体装置を提供することを目的とす
る。 【解決手段】第1のモードと第2のモードとの少なくと
も2つの異なったモードで動作可能な半導体装置は、所
定の電圧を発生するために出力に第1の電流量を流す能
力を有し、該第1のモード及び該第2のモードで動作す
る第1の電圧発生回路と、該所定の電圧を発生するため
に出力に該第1の電流量より大きな第2の電流量を流す
能力を有し、該第2のモードでのみ動作する第2の電圧
発生回路を含み、該第1の電圧発生回路の該第1の電流
量を該第1のモードの場合よりも該第2のモードの場合
に増加させることを特徴とする。
容量の面積を小さくすることにより、チップ面積の有効
利用を可能にした半導体装置を提供することを目的とす
る。 【解決手段】第1のモードと第2のモードとの少なくと
も2つの異なったモードで動作可能な半導体装置は、所
定の電圧を発生するために出力に第1の電流量を流す能
力を有し、該第1のモード及び該第2のモードで動作す
る第1の電圧発生回路と、該所定の電圧を発生するため
に出力に該第1の電流量より大きな第2の電流量を流す
能力を有し、該第2のモードでのみ動作する第2の電圧
発生回路を含み、該第1の電圧発生回路の該第1の電流
量を該第1のモードの場合よりも該第2のモードの場合
に増加させることを特徴とする。
Description
【0001】
【発明の属する技術分野】本発明は、一般に半導体装置
に関し、詳しくは半導体装置内部で用いられる昇圧回路
或いは基板電圧発生回路に関する。
に関し、詳しくは半導体装置内部で用いられる昇圧回路
或いは基板電圧発生回路に関する。
【0002】
【従来の技術】半導体装置に於ては一般に、外部から供
給する電源電圧VDDとグランド電圧VSSとは異なっ
た電圧を、半導体装置内部で発生する必要がある。例え
ばDRAM等の半導体記憶装置に於て、メモリセルを構
成する容量に電位VDD(HIGH)を記憶させる場
合、メモリセルに接続されるセルトランジスタを導通さ
せ、このセルトランジスタを介してビット線からメモリ
セルに電荷を供給する。この際、高速にメモリセルを充
電するためには、セルトランジスタのゲートには(VD
D+Vth+α)の電位を与える必要がある。ここでV
thはセルトランジスタのしきい値電圧であり、電圧V
DDをメモリセルに充電するためには、電圧VDDより
もしきい値電圧分だけ高い電位をゲートに与える必要が
ある。またαはメモリセルを高速に充電するためのオー
バードライブ分の電圧であり、このオーバードライブ分
だけ高い電位をゲートに供給することにより、高速な充
電が可能になる。
給する電源電圧VDDとグランド電圧VSSとは異なっ
た電圧を、半導体装置内部で発生する必要がある。例え
ばDRAM等の半導体記憶装置に於て、メモリセルを構
成する容量に電位VDD(HIGH)を記憶させる場
合、メモリセルに接続されるセルトランジスタを導通さ
せ、このセルトランジスタを介してビット線からメモリ
セルに電荷を供給する。この際、高速にメモリセルを充
電するためには、セルトランジスタのゲートには(VD
D+Vth+α)の電位を与える必要がある。ここでV
thはセルトランジスタのしきい値電圧であり、電圧V
DDをメモリセルに充電するためには、電圧VDDより
もしきい値電圧分だけ高い電位をゲートに与える必要が
ある。またαはメモリセルを高速に充電するためのオー
バードライブ分の電圧であり、このオーバードライブ分
だけ高い電位をゲートに供給することにより、高速な充
電が可能になる。
【0003】このように外部から供給する電源電圧より
高い電圧を内部生成するために、半導体装置内部には昇
圧回路が設けられる。図8は、従来の昇圧回路の一例を
示す。図8の昇圧回路は、第1の昇圧回路210、第2
の昇圧回路220、昇圧センサ230、及びオシレータ
231を含む。第1の昇圧回路210は、NMOSトラ
ンジスタ211及び212、インバータ213及び21
4、及び容量215を含む。第2の昇圧回路220は、
NMOSトランジスタ221及び222、NAND回路
223、インバータ224、及び容量225を含む。な
お容量215及び容量225は一般に、トランジスタの
ソースとドレインとを結合したノードを一端とし、トラ
ンジスタのゲートを他端として、ゲートとソース・ドレ
インとの間の間隙を用いて容量としている。
高い電圧を内部生成するために、半導体装置内部には昇
圧回路が設けられる。図8は、従来の昇圧回路の一例を
示す。図8の昇圧回路は、第1の昇圧回路210、第2
の昇圧回路220、昇圧センサ230、及びオシレータ
231を含む。第1の昇圧回路210は、NMOSトラ
ンジスタ211及び212、インバータ213及び21
4、及び容量215を含む。第2の昇圧回路220は、
NMOSトランジスタ221及び222、NAND回路
223、インバータ224、及び容量225を含む。な
お容量215及び容量225は一般に、トランジスタの
ソースとドレインとを結合したノードを一端とし、トラ
ンジスタのゲートを他端として、ゲートとソース・ドレ
インとの間の間隙を用いて容量としている。
【0004】第1の昇圧回路210は常時動作し、半導
体装置がスタンバイモードにある場合及びアクティブモ
ードにある場合の両方の場合に於て用いられる。第2の
昇圧回路220は、半導体装置がアクティブモードにあ
る場合にのみ動作する。第2の昇圧回路220に於ける
両モード間の切り替えは、アクティブモードでHIGH
になるアクティブ信号を、第2の昇圧回路220のNA
ND回路223に入力することで行う。ここでスタンバ
イモードは、半導体装置が待機状態にあるモードであ
り、例えばDRAM等の半導体記憶装置であれば、デー
タ書き込み・読み出し等のアクセスを待っている状態に
相当する。またアクティブモードは、半導体装置が動作
状態にあるモードであり、DRAM等の半導体記憶装置
であれば、データ書き込み・読み出し等のアクセスを行
っている状態に相当する。
体装置がスタンバイモードにある場合及びアクティブモ
ードにある場合の両方の場合に於て用いられる。第2の
昇圧回路220は、半導体装置がアクティブモードにあ
る場合にのみ動作する。第2の昇圧回路220に於ける
両モード間の切り替えは、アクティブモードでHIGH
になるアクティブ信号を、第2の昇圧回路220のNA
ND回路223に入力することで行う。ここでスタンバ
イモードは、半導体装置が待機状態にあるモードであ
り、例えばDRAM等の半導体記憶装置であれば、デー
タ書き込み・読み出し等のアクセスを待っている状態に
相当する。またアクティブモードは、半導体装置が動作
状態にあるモードであり、DRAM等の半導体記憶装置
であれば、データ書き込み・読み出し等のアクセスを行
っている状態に相当する。
【0005】第1の昇圧回路210と第2の昇圧回路2
20の動作は基本的に同一であり、第1の昇圧回路21
0を例にとってその動作を説明する。第1の昇圧回路2
10の出力端子OUTには、昇圧電圧VDHが生成され
る。半導体装置内部で、この出力端子OUTからの電流
が消費されると、昇圧電圧VDHが下降する。昇圧セン
サ230は、昇圧電圧VDHを監視しており、昇圧電圧
VDHが所定のしきい値電圧より低くなるとオシレータ
231を駆動する。このオシレータ231が駆動するこ
とによって、第1の昇圧回路210の出力である昇圧電
圧VDHを所定のしきい値電圧以上に押し上げる。
20の動作は基本的に同一であり、第1の昇圧回路21
0を例にとってその動作を説明する。第1の昇圧回路2
10の出力端子OUTには、昇圧電圧VDHが生成され
る。半導体装置内部で、この出力端子OUTからの電流
が消費されると、昇圧電圧VDHが下降する。昇圧セン
サ230は、昇圧電圧VDHを監視しており、昇圧電圧
VDHが所定のしきい値電圧より低くなるとオシレータ
231を駆動する。このオシレータ231が駆動するこ
とによって、第1の昇圧回路210の出力である昇圧電
圧VDHを所定のしきい値電圧以上に押し上げる。
【0006】具体的には、まずオシレータ231の出力
がLOWにあるとき、インバータ214の出力はLOW
である。このときダイオードとして動作するNMOSト
ランジスタ211に電流が流れ、ノードAの電位は、電
源電圧VDDよりNMOSトランジスタ211のしきい
値電圧Vthだけ低い電位(VDD−Vth)となる。
次にオシレータ231の出力がHIGHになると、イン
バータ214の出力はHIGH(電位VDD)になる。
インバータ214の出力はノードAに容量結合されてい
るので、ノードAの電位は(2VDD−Vth)とな
る。このとき昇圧電圧VDHはノードAの電位より低い
電位にあり、NMOSトランジスタ212が導通され
る。従って、ノードAの電荷が出力端子OUTに供給さ
れて、昇圧電圧VDHが上昇する。
がLOWにあるとき、インバータ214の出力はLOW
である。このときダイオードとして動作するNMOSト
ランジスタ211に電流が流れ、ノードAの電位は、電
源電圧VDDよりNMOSトランジスタ211のしきい
値電圧Vthだけ低い電位(VDD−Vth)となる。
次にオシレータ231の出力がHIGHになると、イン
バータ214の出力はHIGH(電位VDD)になる。
インバータ214の出力はノードAに容量結合されてい
るので、ノードAの電位は(2VDD−Vth)とな
る。このとき昇圧電圧VDHはノードAの電位より低い
電位にあり、NMOSトランジスタ212が導通され
る。従って、ノードAの電荷が出力端子OUTに供給さ
れて、昇圧電圧VDHが上昇する。
【0007】オシレータ231がHIGH及びLOWの
間を繰り返し切り替わることによって、以上の動作が複
数回繰り返され、昇圧電圧VDHが所定のしきい値電圧
以上にまで押し上げられる。昇圧電圧VDHが所定のし
きい値電圧以上になると、昇圧センサ230によって制
御されるオシレータ231の動作が停止する。
間を繰り返し切り替わることによって、以上の動作が複
数回繰り返され、昇圧電圧VDHが所定のしきい値電圧
以上にまで押し上げられる。昇圧電圧VDHが所定のし
きい値電圧以上になると、昇圧センサ230によって制
御されるオシレータ231の動作が停止する。
【0008】
【発明が解決しようとする課題】スタンバイモードに於
ては、第1の昇圧回路210が動作する。スタンバイモ
ードに於ては半導体装置内部での電流消費量が少ないた
めに、昇圧電圧VDHの変化が緩慢かつ小さい。このた
め第1の昇圧回路210の電流供給能力は小さくてかま
わない。また第1の昇圧回路210自体での電力消費を
極力少なくすることが望ましい。従って、第1の昇圧回
路210の容量215は比較的小さな容量で、また容量
215を駆動するドライバであるインバータ214は駆
動能力の比較的小さなもので良い。
ては、第1の昇圧回路210が動作する。スタンバイモ
ードに於ては半導体装置内部での電流消費量が少ないた
めに、昇圧電圧VDHの変化が緩慢かつ小さい。このた
め第1の昇圧回路210の電流供給能力は小さくてかま
わない。また第1の昇圧回路210自体での電力消費を
極力少なくすることが望ましい。従って、第1の昇圧回
路210の容量215は比較的小さな容量で、また容量
215を駆動するドライバであるインバータ214は駆
動能力の比較的小さなもので良い。
【0009】第2の昇圧回路220はアクティブモード
での動作用に設けられている。アクティブモードに於て
は半導体装置内部での電流消費量が大きいために、昇圧
電圧VDHの変化が急激かつ大きい。このため第2の昇
圧回路220の電流供給能力は大きい必要がある。従っ
て、第2の昇圧回路220の容量225は比較的大きな
容量で、また容量225を駆動するドライバであるイン
バータ224は駆動能力の比較的大きなものが必要とな
る。なお第1の昇圧回路210は、アクティブモードに
於ても用いられるが、これはアクティブモードにおける
電流供給能力を少しでも向上させるために、第1の昇圧
回路210の有効利用をはかるものである。
での動作用に設けられている。アクティブモードに於て
は半導体装置内部での電流消費量が大きいために、昇圧
電圧VDHの変化が急激かつ大きい。このため第2の昇
圧回路220の電流供給能力は大きい必要がある。従っ
て、第2の昇圧回路220の容量225は比較的大きな
容量で、また容量225を駆動するドライバであるイン
バータ224は駆動能力の比較的大きなものが必要とな
る。なお第1の昇圧回路210は、アクティブモードに
於ても用いられるが、これはアクティブモードにおける
電流供給能力を少しでも向上させるために、第1の昇圧
回路210の有効利用をはかるものである。
【0010】第1の昇圧回路210の容量215と第2
の昇圧回路220の容量225との面積の比率は、例え
ば約1:2から1:4であり、両容量の面積は数千平方
μmにも達する。従って容量215と容量225の面
積、特に容量225のチップ内での面積は、全チップ面
積のかなりのパーセンテージを占めることになる。この
容量225の面積が、チップサイズが大きくなることの
大きな一つの要因となっている。
の昇圧回路220の容量225との面積の比率は、例え
ば約1:2から1:4であり、両容量の面積は数千平方
μmにも達する。従って容量215と容量225の面
積、特に容量225のチップ内での面積は、全チップ面
積のかなりのパーセンテージを占めることになる。この
容量225の面積が、チップサイズが大きくなることの
大きな一つの要因となっている。
【0011】また同一の問題点が、昇圧回路と同様の構
成でグランド電位よりも低い電位を発生する基板電圧発
生回路に於ても存在する。従って、本発明の目的は、昇
圧回路或いは基板電圧発生回路の容量の面積を小さくす
ることにより、チップ面積の有効利用を可能にした半導
体装置を提供することである。
成でグランド電位よりも低い電位を発生する基板電圧発
生回路に於ても存在する。従って、本発明の目的は、昇
圧回路或いは基板電圧発生回路の容量の面積を小さくす
ることにより、チップ面積の有効利用を可能にした半導
体装置を提供することである。
【0012】
【課題を解決するための手段】請求項1の発明に於て
は、第1のモードと第2のモードとの少なくとも2つの
異なったモードで動作可能な半導体装置は、所定の電圧
を発生するために出力に第1の電流量を流す能力を有
し、該第1のモード及び該第2のモードで動作する第1
の電圧発生回路と、該所定の電圧を発生するために出力
に該第1の電流量より大きな第2の電流量を流す能力を
有し、該第2のモードでのみ動作する第2の電圧発生回
路を含み、該第1の電圧発生回路の該第1の電流量を該
第1のモードの場合よりも該第2のモードの場合に増加
させることを特徴とする。
は、第1のモードと第2のモードとの少なくとも2つの
異なったモードで動作可能な半導体装置は、所定の電圧
を発生するために出力に第1の電流量を流す能力を有
し、該第1のモード及び該第2のモードで動作する第1
の電圧発生回路と、該所定の電圧を発生するために出力
に該第1の電流量より大きな第2の電流量を流す能力を
有し、該第2のモードでのみ動作する第2の電圧発生回
路を含み、該第1の電圧発生回路の該第1の電流量を該
第1のモードの場合よりも該第2のモードの場合に増加
させることを特徴とする。
【0013】上記発明に於ては、第1のモード及び第2
のモードで動作する第1の電圧発生回路に於て、第1の
モードの場合よりも第2のモードの場合に第1の電圧発
生回路の出力電流駆動量を増大させることによって、第
2のモードで動作する第2の電圧発生回路の負担を軽減
することが出来る。従って、第2の電圧発生回路内で使
用される容量の面積を小さく設計することが出来る。
のモードで動作する第1の電圧発生回路に於て、第1の
モードの場合よりも第2のモードの場合に第1の電圧発
生回路の出力電流駆動量を増大させることによって、第
2のモードで動作する第2の電圧発生回路の負担を軽減
することが出来る。従って、第2の電圧発生回路内で使
用される容量の面積を小さく設計することが出来る。
【0014】請求項2の発明に於ては、請求項1記載の
半導体装置に於て、前記第1の電圧発生回路は、供給さ
れた電圧に基づいて前記所定の電圧を発生するための第
1の容量と、少なくとも前記第1のモードで該第1の容
量を駆動する第1のドライバ回路と、前記第2のモード
でのみ該第1の容量を駆動する第2のドライバ回路を含
むことを特徴とする。
半導体装置に於て、前記第1の電圧発生回路は、供給さ
れた電圧に基づいて前記所定の電圧を発生するための第
1の容量と、少なくとも前記第1のモードで該第1の容
量を駆動する第1のドライバ回路と、前記第2のモード
でのみ該第1の容量を駆動する第2のドライバ回路を含
むことを特徴とする。
【0015】上記発明に於ては、少なくとも第1のモー
ドで第1の容量を駆動する第1のドライバ回路と、第2
のモードで第1の容量を駆動する第2のドライバ回路を
設けることによって、第1のモードの場合よりも第2の
モードの場合に第1の電圧発生回路の出力電流駆動量を
増大させることが出来る。請求項3の発明に於ては、請
求項2記載の半導体装置に於て、前記第2のドライバ回
路の電流駆動力が前記第1のドライバ回路の電流駆動力
よりも大きいことを特徴とする。
ドで第1の容量を駆動する第1のドライバ回路と、第2
のモードで第1の容量を駆動する第2のドライバ回路を
設けることによって、第1のモードの場合よりも第2の
モードの場合に第1の電圧発生回路の出力電流駆動量を
増大させることが出来る。請求項3の発明に於ては、請
求項2記載の半導体装置に於て、前記第2のドライバ回
路の電流駆動力が前記第1のドライバ回路の電流駆動力
よりも大きいことを特徴とする。
【0016】上記発明に於ては、第2のドライバ回路の
電流駆動力が第1のドライバ回路の電流駆動力よりも大
きいので、第1のモードの場合よりも第2のモードの場
合に第1の電圧発生回路の出力電流駆動量を増大させる
ことが出来る。請求項4の発明に於ては、請求項2記載
の半導体装置に於て、前記第2のドライバ回路の出力
は、前記第1のモードに於てはハイインピーダンス状態
であることを特徴とする。
電流駆動力が第1のドライバ回路の電流駆動力よりも大
きいので、第1のモードの場合よりも第2のモードの場
合に第1の電圧発生回路の出力電流駆動量を増大させる
ことが出来る。請求項4の発明に於ては、請求項2記載
の半導体装置に於て、前記第2のドライバ回路の出力
は、前記第1のモードに於てはハイインピーダンス状態
であることを特徴とする。
【0017】上記発明に於ては、第1のドライバ回路と
第2のドライバ回路との間で、第1のモードに於て出力
の衝突が起こらない。請求項5の発明に於ては、請求項
2記載の半導体装置に於て、前記第1のドライバ回路の
出力は、前記第2のモードに於てはハイインピーダンス
状態であることを特徴とする。
第2のドライバ回路との間で、第1のモードに於て出力
の衝突が起こらない。請求項5の発明に於ては、請求項
2記載の半導体装置に於て、前記第1のドライバ回路の
出力は、前記第2のモードに於てはハイインピーダンス
状態であることを特徴とする。
【0018】上記発明に於ては、第1のドライバ回路と
第2のドライバ回路との間で、第2のモードに於て出力
の衝突が起こらない。請求項6の発明に於ては、請求項
2記載の半導体装置に於て、前記第2の電圧発生回路
は、供給された電圧に基づいて前記所定の電圧を発生す
るための第2の容量と、前記第2のモードで該第2の容
量を駆動する第3のドライバ回路を含み、該第2の容量
は、前記第2のドライバ回路が存在することによって、
比較的小さな容量を有するよう構成可能であることを特
徴とする。
第2のドライバ回路との間で、第2のモードに於て出力
の衝突が起こらない。請求項6の発明に於ては、請求項
2記載の半導体装置に於て、前記第2の電圧発生回路
は、供給された電圧に基づいて前記所定の電圧を発生す
るための第2の容量と、前記第2のモードで該第2の容
量を駆動する第3のドライバ回路を含み、該第2の容量
は、前記第2のドライバ回路が存在することによって、
比較的小さな容量を有するよう構成可能であることを特
徴とする。
【0019】上記発明に於ては、第2のドライバ回路が
存在することによって、第2の容量を比較的小さな容量
を有するように構成可能である。従って、第2の電圧発
生回路内で使用される第2の容量の面積を小さく設計す
ることが出来る。請求項7の発明に於ては、請求項1乃
至6のいずれか一項記載の半導体装置に於て、前記第1
の電圧発生回路と前記第2の電圧発生回路は、供給され
る電圧に基づいて、該供給される電圧より高い電圧を生
成するための昇圧回路であることを特徴とする。
存在することによって、第2の容量を比較的小さな容量
を有するように構成可能である。従って、第2の電圧発
生回路内で使用される第2の容量の面積を小さく設計す
ることが出来る。請求項7の発明に於ては、請求項1乃
至6のいずれか一項記載の半導体装置に於て、前記第1
の電圧発生回路と前記第2の電圧発生回路は、供給され
る電圧に基づいて、該供給される電圧より高い電圧を生
成するための昇圧回路であることを特徴とする。
【0020】上記発明に於ては、半導体装置の昇圧回路
に於て使用される容量の面積を小さくすることにより、
チップ面積の有効利用をはかることが出来る。請求項8
の発明に於ては、請求項1乃至6のいずれか一項記載の
半導体装置に於て、前記第1の電圧発生回路と前記第2
の電圧発生回路は、供給される電圧に基づいて、該供給
される電圧より低い電圧を生成するための回路であるこ
とを特徴とする。
に於て使用される容量の面積を小さくすることにより、
チップ面積の有効利用をはかることが出来る。請求項8
の発明に於ては、請求項1乃至6のいずれか一項記載の
半導体装置に於て、前記第1の電圧発生回路と前記第2
の電圧発生回路は、供給される電圧に基づいて、該供給
される電圧より低い電圧を生成するための回路であるこ
とを特徴とする。
【0021】上記発明に於ては、半導体装置の基板電圧
発生回路に於て使用される容量の面積を小さくすること
により、チップ面積の有効利用をはかることが出来る。
請求項9の発明に於ては、スタンバイモードとアクティ
ブモードとの少なくとも2つの異なったモードで動作可
能な半導体装置は、第1の電流供給能力を有し、該スタ
ンバイモード及び該アクティブモードで動作する第1の
昇圧回路と、該第1の電流供給能力より大きな第2の電
流供給能力を有し、該アクティブモードでのみ動作する
第2の昇圧回路を含み、該第1の昇圧回路は、電源電圧
に基づいて該電源電圧より高い電圧を発生するための第
1の昇圧用容量と、少なくとも該スタンバイモードで該
第1の昇圧用容量を駆動する第1のドライバ回路と、該
アクティブモードでのみ該第1の昇圧用容量を駆動する
第2のドライバ回路を含み、該第1の電流供給能力は、
該スタンバイモードの場合よりも該アクティブモードの
場合の方が高いことを特徴とする。
発生回路に於て使用される容量の面積を小さくすること
により、チップ面積の有効利用をはかることが出来る。
請求項9の発明に於ては、スタンバイモードとアクティ
ブモードとの少なくとも2つの異なったモードで動作可
能な半導体装置は、第1の電流供給能力を有し、該スタ
ンバイモード及び該アクティブモードで動作する第1の
昇圧回路と、該第1の電流供給能力より大きな第2の電
流供給能力を有し、該アクティブモードでのみ動作する
第2の昇圧回路を含み、該第1の昇圧回路は、電源電圧
に基づいて該電源電圧より高い電圧を発生するための第
1の昇圧用容量と、少なくとも該スタンバイモードで該
第1の昇圧用容量を駆動する第1のドライバ回路と、該
アクティブモードでのみ該第1の昇圧用容量を駆動する
第2のドライバ回路を含み、該第1の電流供給能力は、
該スタンバイモードの場合よりも該アクティブモードの
場合の方が高いことを特徴とする。
【0022】上記発明に於ては、第1の昇圧回路に、ス
タンバイモード用のドライバ回路とアクティブモード用
のドライバ回路とを設けることにより、アクティブモー
ド時に第1の昇圧回路の電流供給能力を増大させ、第2
の昇圧回路の負担を軽減することが出来る。請求項10
の発明に於ては、請求項9記載の半導体装置に於て、前
記第2の昇圧回路は、前記電源電圧に基づいて該電源電
圧より高い電圧を発生するための第2の昇圧用容量と、
該アクティブモードで該第2の昇圧用容量を駆動する第
3のドライバ回路を含み、該第2の昇圧用容量は、前記
第2のドライバ回路が存在することによって、比較的小
さな容量を有するよう構成可能であることを特徴とす
る。
タンバイモード用のドライバ回路とアクティブモード用
のドライバ回路とを設けることにより、アクティブモー
ド時に第1の昇圧回路の電流供給能力を増大させ、第2
の昇圧回路の負担を軽減することが出来る。請求項10
の発明に於ては、請求項9記載の半導体装置に於て、前
記第2の昇圧回路は、前記電源電圧に基づいて該電源電
圧より高い電圧を発生するための第2の昇圧用容量と、
該アクティブモードで該第2の昇圧用容量を駆動する第
3のドライバ回路を含み、該第2の昇圧用容量は、前記
第2のドライバ回路が存在することによって、比較的小
さな容量を有するよう構成可能であることを特徴とす
る。
【0023】上記発明に於ては、第2の昇圧回路の負担
を軽減することが出来るので、第2の昇圧回路で使用さ
れる昇圧用容量の面積を小さくして、チップ面積の有効
利用をはかることが出来る。請求項11の発明に於て
は、スタンバイモードとアクティブモードとの少なくと
も2つの異なったモードで動作可能な半導体装置は、第
1の電流引込能力を有し、該スタンバイモード及び該ア
クティブモードで動作する第1の基板電圧発生回路と、
該第1の電流引込能力より大きな第2の電流引込能力を
有し、該アクティブモードでのみ動作する第2の基板電
圧発生回路を含み、該第1の基板電圧発生回路は、グラ
ンド電圧に基づいて該グランド電圧より低い電圧を発生
するための第1の容量と、少なくとも該スタンバイモー
ドで該第1の容量を駆動する第1のドライバ回路と、該
アクティブモードでのみ該第1の容量を駆動する第2の
ドライバ回路を含み、該第1の電流引込能力は、該スタ
ンバイモードの場合よりも該アクティブモードの場合の
方が高いことを特徴とする。
を軽減することが出来るので、第2の昇圧回路で使用さ
れる昇圧用容量の面積を小さくして、チップ面積の有効
利用をはかることが出来る。請求項11の発明に於て
は、スタンバイモードとアクティブモードとの少なくと
も2つの異なったモードで動作可能な半導体装置は、第
1の電流引込能力を有し、該スタンバイモード及び該ア
クティブモードで動作する第1の基板電圧発生回路と、
該第1の電流引込能力より大きな第2の電流引込能力を
有し、該アクティブモードでのみ動作する第2の基板電
圧発生回路を含み、該第1の基板電圧発生回路は、グラ
ンド電圧に基づいて該グランド電圧より低い電圧を発生
するための第1の容量と、少なくとも該スタンバイモー
ドで該第1の容量を駆動する第1のドライバ回路と、該
アクティブモードでのみ該第1の容量を駆動する第2の
ドライバ回路を含み、該第1の電流引込能力は、該スタ
ンバイモードの場合よりも該アクティブモードの場合の
方が高いことを特徴とする。
【0024】上記発明に於ては、第1の基板電圧発生回
路に、スタンバイモード用のドライバ回路とアクティブ
モード用のドライバ回路とを設けることにより、アクテ
ィブモード時に第1の基板電圧発生回路の電流引込能力
を増大させ、第2の基板電圧発生回路の負担を軽減する
ことが出来る。請求項12の発明に於ては、請求項11
記載の半導体装置に於て、前記第2の基板電圧発生回路
は、前記グランド電圧に基づいて該グランド電圧より低
い電圧を発生するための第2の容量と、該アクティブモ
ードで該第2の容量を駆動する第3のドライバ回路を含
み、該第2の容量は、前記第2のドライバ回路が存在す
ることによって、比較的小さな容量を有するよう構成可
能であることを特徴とする。
路に、スタンバイモード用のドライバ回路とアクティブ
モード用のドライバ回路とを設けることにより、アクテ
ィブモード時に第1の基板電圧発生回路の電流引込能力
を増大させ、第2の基板電圧発生回路の負担を軽減する
ことが出来る。請求項12の発明に於ては、請求項11
記載の半導体装置に於て、前記第2の基板電圧発生回路
は、前記グランド電圧に基づいて該グランド電圧より低
い電圧を発生するための第2の容量と、該アクティブモ
ードで該第2の容量を駆動する第3のドライバ回路を含
み、該第2の容量は、前記第2のドライバ回路が存在す
ることによって、比較的小さな容量を有するよう構成可
能であることを特徴とする。
【0025】上記発明に於ては、第2の基板電圧発生回
路の負担を軽減することが出来るので、第2の基板電圧
発生回路で使用される容量の面積を小さくして、チップ
面積の有効利用をはかることが出来る。
路の負担を軽減することが出来るので、第2の基板電圧
発生回路で使用される容量の面積を小さくして、チップ
面積の有効利用をはかることが出来る。
【0026】
【発明の実施の形態】以下に、本発明の実施例を添付の
図面を用いて説明する。図1は、本発明による昇圧回路
の第1の実施例を示す。図1の昇圧回路1は、第1の昇
圧回路10、第2の昇圧回路20、昇圧センサ30、オ
シレータ31、及び駆動力制御回路40を含む。第1の
昇圧回路10は、NMOSトランジスタ11及び12、
インバータ13乃至15、及び容量16を含む。第2の
昇圧回路20は、NMOSトランジスタ21及び22、
NAND回路23、インバータ24及び25、及び容量
26を含む。また駆動力制御回路40は、PMOSトラ
ンジスタ41、NMOSトランジスタ42、インバータ
43、NAND回路44、及びNOR回路45を含む。
なお説明の都合上、駆動力制御回路40は第1の昇圧回
路10とは別個に設けられたものとして説明するが、当
然ながら、駆動力制御回路40を第1の昇圧回路10の
一部と見做すことも出来る。
図面を用いて説明する。図1は、本発明による昇圧回路
の第1の実施例を示す。図1の昇圧回路1は、第1の昇
圧回路10、第2の昇圧回路20、昇圧センサ30、オ
シレータ31、及び駆動力制御回路40を含む。第1の
昇圧回路10は、NMOSトランジスタ11及び12、
インバータ13乃至15、及び容量16を含む。第2の
昇圧回路20は、NMOSトランジスタ21及び22、
NAND回路23、インバータ24及び25、及び容量
26を含む。また駆動力制御回路40は、PMOSトラ
ンジスタ41、NMOSトランジスタ42、インバータ
43、NAND回路44、及びNOR回路45を含む。
なお説明の都合上、駆動力制御回路40は第1の昇圧回
路10とは別個に設けられたものとして説明するが、当
然ながら、駆動力制御回路40を第1の昇圧回路10の
一部と見做すことも出来る。
【0027】第1の昇圧回路10は常時動作し、半導体
装置がスタンバイモードにある場合及びアクティブモー
ドにある場合の両方の場合に於て用いられる。第2の昇
圧回路20は、半導体装置がアクティブモードにある場
合にのみ動作する。駆動力制御回路40は、アクティブ
モードの場合にのみ動作するものであり、第1の昇圧回
路10の電流供給能力を増強する働きを有する。第2の
昇圧回路20及び駆動力制御回路40に於ける両モード
間の切り替えは、アクティブモードでHIGHになるア
クティブ信号を、駆動力制御回路40及び第2の昇圧回
路20に入力することで行う。
装置がスタンバイモードにある場合及びアクティブモー
ドにある場合の両方の場合に於て用いられる。第2の昇
圧回路20は、半導体装置がアクティブモードにある場
合にのみ動作する。駆動力制御回路40は、アクティブ
モードの場合にのみ動作するものであり、第1の昇圧回
路10の電流供給能力を増強する働きを有する。第2の
昇圧回路20及び駆動力制御回路40に於ける両モード
間の切り替えは、アクティブモードでHIGHになるア
クティブ信号を、駆動力制御回路40及び第2の昇圧回
路20に入力することで行う。
【0028】第1の昇圧回路10及び第2の昇圧回路2
0自体の動作は、図8の昇圧回路と同様である。即ち、
例えば第1の昇圧回路10の出力端子OUTには、昇圧
電圧VDHが生成される。半導体装置内部で、この出力
端子OUTからの電流が消費されると、昇圧電圧VDH
が下降する。昇圧センサ30は、昇圧電圧VDHを監視
しており、昇圧電圧VDHが所定のしきい値電圧より低
くなるとオシレータ31を駆動する。このオシレータ3
1が駆動することによって、第1の昇圧回路10の出力
である昇圧電圧VDHを所定のしきい値電圧以上に押し
上げる。
0自体の動作は、図8の昇圧回路と同様である。即ち、
例えば第1の昇圧回路10の出力端子OUTには、昇圧
電圧VDHが生成される。半導体装置内部で、この出力
端子OUTからの電流が消費されると、昇圧電圧VDH
が下降する。昇圧センサ30は、昇圧電圧VDHを監視
しており、昇圧電圧VDHが所定のしきい値電圧より低
くなるとオシレータ31を駆動する。このオシレータ3
1が駆動することによって、第1の昇圧回路10の出力
である昇圧電圧VDHを所定のしきい値電圧以上に押し
上げる。
【0029】具体的には、まずオシレータ31の出力が
HIGHにあるとき、インバータ15の出力はLOWで
ある。このときダイオードとして動作するNMOSトラ
ンジスタ11に電流が流れ、ノードAの電位は、電源電
圧VDDよりNMOSトランジスタ11のしきい値電圧
Vthだけ低い電位(VDD−Vth)となる。次にオ
シレータ31の出力がLOWになると、インバータ15
の出力はHIGH(電位VDD)になる。インバータ1
5の出力はノードAに容量結合されているので、ノード
Aの電位は(2VDD−Vth)となる。このとき昇圧
電圧VDHはノードAの電位より低い電位にあり、NM
OSトランジスタ12が導通される。従って、ノードA
の電荷が出力端子OUTに供給されて、昇圧電圧VDH
が上昇する。
HIGHにあるとき、インバータ15の出力はLOWで
ある。このときダイオードとして動作するNMOSトラ
ンジスタ11に電流が流れ、ノードAの電位は、電源電
圧VDDよりNMOSトランジスタ11のしきい値電圧
Vthだけ低い電位(VDD−Vth)となる。次にオ
シレータ31の出力がLOWになると、インバータ15
の出力はHIGH(電位VDD)になる。インバータ1
5の出力はノードAに容量結合されているので、ノード
Aの電位は(2VDD−Vth)となる。このとき昇圧
電圧VDHはノードAの電位より低い電位にあり、NM
OSトランジスタ12が導通される。従って、ノードA
の電荷が出力端子OUTに供給されて、昇圧電圧VDH
が上昇する。
【0030】オシレータ31がHIGH及びLOWの間
を繰り返し切り替わることによって、以上の動作が複数
回繰り返され、昇圧電圧VDHが所定のしきい値電圧以
上にまで押し上げられる。昇圧電圧VDHが所定のしき
い値電圧以上になると、昇圧センサ30によって制御さ
れるオシレータ31の動作が停止する。第2の昇圧回路
20の動作は、NAND回路23がアクティブ信号がH
IGHの場合にオシレータ31の出力に対するインバー
タとして動作し、アクティブ信号がLOWのときに第2
の昇圧回路20を非動作状態にすることを除けば、第1
の昇圧回路10の動作と同様である。また第1の昇圧回
路10及び第2の昇圧回路20に於ては、図8の昇圧回
路と比較して直列接続されるインバータが一つ付加され
ているが、これは駆動力制御回路40とゲート遅延量を
合わせるためのものであり動作に関わる本質的な要素で
はない。
を繰り返し切り替わることによって、以上の動作が複数
回繰り返され、昇圧電圧VDHが所定のしきい値電圧以
上にまで押し上げられる。昇圧電圧VDHが所定のしき
い値電圧以上になると、昇圧センサ30によって制御さ
れるオシレータ31の動作が停止する。第2の昇圧回路
20の動作は、NAND回路23がアクティブ信号がH
IGHの場合にオシレータ31の出力に対するインバー
タとして動作し、アクティブ信号がLOWのときに第2
の昇圧回路20を非動作状態にすることを除けば、第1
の昇圧回路10の動作と同様である。また第1の昇圧回
路10及び第2の昇圧回路20に於ては、図8の昇圧回
路と比較して直列接続されるインバータが一つ付加され
ているが、これは駆動力制御回路40とゲート遅延量を
合わせるためのものであり動作に関わる本質的な要素で
はない。
【0031】第1の昇圧回路10に於て、容量16を駆
動するインバータ15は、スタンバイモードに於ける必
要電流供給量を満足させればよいので、比較的駆動力の
小さいドライバである。第1の昇圧回路10は、更にア
クティブモードに於ても動作し、その際には駆動力制御
回路40によってその電流供給能力が増強される。
動するインバータ15は、スタンバイモードに於ける必
要電流供給量を満足させればよいので、比較的駆動力の
小さいドライバである。第1の昇圧回路10は、更にア
クティブモードに於ても動作し、その際には駆動力制御
回路40によってその電流供給能力が増強される。
【0032】駆動力制御回路40に於て、アクティブモ
ードの場合、NAND回路44及びNOR回路45がイ
ンバータとして動作する。従って、第1の昇圧回路10
のインバータ13の出力が、NAND回路44及びNO
R回路45によって反転され、PMOSトランジスタ4
1とNMOSトランジスタ42のゲートに入力される。
PMOSトランジスタ41とNMOSトランジスタ42
は、ゲート入力に対するインバータを構成するので、駆
動力制御回路40の出力は、第1の昇圧回路10のイン
バータ15と同相の信号となる。この駆動力制御回路4
0の出力が、第1の昇圧回路10の容量16に接続され
て、容量16を駆動する。
ードの場合、NAND回路44及びNOR回路45がイ
ンバータとして動作する。従って、第1の昇圧回路10
のインバータ13の出力が、NAND回路44及びNO
R回路45によって反転され、PMOSトランジスタ4
1とNMOSトランジスタ42のゲートに入力される。
PMOSトランジスタ41とNMOSトランジスタ42
は、ゲート入力に対するインバータを構成するので、駆
動力制御回路40の出力は、第1の昇圧回路10のイン
バータ15と同相の信号となる。この駆動力制御回路4
0の出力が、第1の昇圧回路10の容量16に接続され
て、容量16を駆動する。
【0033】従って第1の昇圧回路10では、アクティ
ブモードに於てインバータ15が容量16を駆動すると
共に、駆動力制御回路40の出力トランジスタであるP
MOSトランジスタ41が、第1の昇圧回路10の容量
16を駆動することになる。PMOSトランジスタ41
及びNMOSトランジスタ42は、ゲート幅が広く内部
抵抗が少ないトランジスタであり、インバータ15に比
較して大きな電流駆動力を有する。
ブモードに於てインバータ15が容量16を駆動すると
共に、駆動力制御回路40の出力トランジスタであるP
MOSトランジスタ41が、第1の昇圧回路10の容量
16を駆動することになる。PMOSトランジスタ41
及びNMOSトランジスタ42は、ゲート幅が広く内部
抵抗が少ないトランジスタであり、インバータ15に比
較して大きな電流駆動力を有する。
【0034】従って、インバータ15内部の出力トラン
ジスタ(図示せず)からの電流に加えて、駆動力制御回
路40のPMOSトランジスタ41からの大きな電流が
容量16に供給され、その電流量に応じた速度で容量1
6が充電され、更にその容量16の電荷が出力端子OU
Tに供給される。これにより出力端子OUTに供給され
る電荷量は、インバータ15の駆動力とPMOSトラン
ジスタ41の大きな駆動力との和に応じたものとなり、
第1の昇圧回路10はアクティブモードに於て大きな電
流供給能力を有することになる。
ジスタ(図示せず)からの電流に加えて、駆動力制御回
路40のPMOSトランジスタ41からの大きな電流が
容量16に供給され、その電流量に応じた速度で容量1
6が充電され、更にその容量16の電荷が出力端子OU
Tに供給される。これにより出力端子OUTに供給され
る電荷量は、インバータ15の駆動力とPMOSトラン
ジスタ41の大きな駆動力との和に応じたものとなり、
第1の昇圧回路10はアクティブモードに於て大きな電
流供給能力を有することになる。
【0035】スタンバイモードの場合、駆動力制御回路
40のNAND回路44の出力はHIGH固定となり、
NOR回路45の出力はLOW固定となる。このときP
MOSトランジスタ41及びNMOSトランジスタ42
は共にオフとなり、駆動力制御回路40の出力は浮遊状
態となる。従って、スタンバイモードの場合に駆動力制
御回路40が第1の昇圧回路10の動作を妨害すること
はない。
40のNAND回路44の出力はHIGH固定となり、
NOR回路45の出力はLOW固定となる。このときP
MOSトランジスタ41及びNMOSトランジスタ42
は共にオフとなり、駆動力制御回路40の出力は浮遊状
態となる。従って、スタンバイモードの場合に駆動力制
御回路40が第1の昇圧回路10の動作を妨害すること
はない。
【0036】このように図1の昇圧回路1に於ては、ス
タンバイモードに於ては第1の昇圧回路10のみが動作
して、小さな電流供給能力で昇圧電圧VDHを供給す
る。アクティブモードに於ては、第2の昇圧回路20が
動作して大きな電流供給能力で昇圧電圧VDHを供給す
ると共に、駆動力制御回路40によって駆動力を増強さ
れた第1の昇圧回路10が、大きな電流供給能力で昇圧
電圧VDHを供給する。従って、図8の従来の第2の昇
圧回路220の容量225と比較して、本発明の第2の
昇圧回路20の容量26の面積を小さくしても、全体と
しては従来の昇圧回路と同等のアクティブモード時電流
供給能力を確保することが出来る。即ち、第1の昇圧回
路10の電流供給能力が増強された分、第2の昇圧回路
20の容量26の面積を小さくすることが出来る。
タンバイモードに於ては第1の昇圧回路10のみが動作
して、小さな電流供給能力で昇圧電圧VDHを供給す
る。アクティブモードに於ては、第2の昇圧回路20が
動作して大きな電流供給能力で昇圧電圧VDHを供給す
ると共に、駆動力制御回路40によって駆動力を増強さ
れた第1の昇圧回路10が、大きな電流供給能力で昇圧
電圧VDHを供給する。従って、図8の従来の第2の昇
圧回路220の容量225と比較して、本発明の第2の
昇圧回路20の容量26の面積を小さくしても、全体と
しては従来の昇圧回路と同等のアクティブモード時電流
供給能力を確保することが出来る。即ち、第1の昇圧回
路10の電流供給能力が増強された分、第2の昇圧回路
20の容量26の面積を小さくすることが出来る。
【0037】例えば、駆動力制御回路40の駆動力が第
2の昇圧回路20のインバータ25の駆動力と同等だと
すると、第1の昇圧回路10の容量16の面積分だけ、
第2の昇圧回路20の容量26の面積を少なくすること
が出来る。従って、従来は面積比が例えば1:3であっ
たのに比較して、容量16及び容量26の面積比を1:
2程度にまで抑さえて、その分だけ必要なチップ占有面
積を削減することが出来る。
2の昇圧回路20のインバータ25の駆動力と同等だと
すると、第1の昇圧回路10の容量16の面積分だけ、
第2の昇圧回路20の容量26の面積を少なくすること
が出来る。従って、従来は面積比が例えば1:3であっ
たのに比較して、容量16及び容量26の面積比を1:
2程度にまで抑さえて、その分だけ必要なチップ占有面
積を削減することが出来る。
【0038】図2は、本発明による昇圧回路の第2の実
施例を示す。図2に於て、図1と同一の構成要素は同一
の参照番号で参照され、その説明は省略する。図2の昇
圧回路1Aは、第1の昇圧回路10A、第2の昇圧回路
20、昇圧センサ30、オシレータ31、及び駆動力制
御回路40を含む。第1の昇圧回路10A以外の構成要
素は、図1の昇圧回路1のものと同一である。
施例を示す。図2に於て、図1と同一の構成要素は同一
の参照番号で参照され、その説明は省略する。図2の昇
圧回路1Aは、第1の昇圧回路10A、第2の昇圧回路
20、昇圧センサ30、オシレータ31、及び駆動力制
御回路40を含む。第1の昇圧回路10A以外の構成要
素は、図1の昇圧回路1のものと同一である。
【0039】図2に於て、第1の昇圧回路10Aは、N
MOSトランジスタ11及び12、インバータ13、制
御回路50、及び容量16を含む。制御回路50以外の
構成要素は、図1の第1の昇圧回路10と同一の構成要
素である。制御回路50は、PMOSトランジスタ5
1、NMOSトランジスタ52、インバータ53、NA
ND回路54、及びNOR回路55を含む。制御回路5
0に於て、スタンバイモードの場合、NAND回路54
及びNOR回路55がインバータとして動作する。従っ
て、インバータ13の出力が、NAND回路54及びN
OR回路55によって反転され、PMOSトランジスタ
51とNMOSトランジスタ52のゲートに入力され
る。PMOSトランジスタ51とNMOSトランジスタ
52は、ゲート入力に対するインバータを構成するの
で、インバータ13と同相の信号が容量16に供給され
ることになる。
MOSトランジスタ11及び12、インバータ13、制
御回路50、及び容量16を含む。制御回路50以外の
構成要素は、図1の第1の昇圧回路10と同一の構成要
素である。制御回路50は、PMOSトランジスタ5
1、NMOSトランジスタ52、インバータ53、NA
ND回路54、及びNOR回路55を含む。制御回路5
0に於て、スタンバイモードの場合、NAND回路54
及びNOR回路55がインバータとして動作する。従っ
て、インバータ13の出力が、NAND回路54及びN
OR回路55によって反転され、PMOSトランジスタ
51とNMOSトランジスタ52のゲートに入力され
る。PMOSトランジスタ51とNMOSトランジスタ
52は、ゲート入力に対するインバータを構成するの
で、インバータ13と同相の信号が容量16に供給され
ることになる。
【0040】従ってスタンバイモードの場合、第1の昇
圧回路10Aは、図1の第1の昇圧回路10と同様の動
作をして、昇圧電圧VDHを生成する。アクティブモー
ドの場合、制御回路50のNAND回路54の出力はH
IGH固定となり、NOR回路45の出力はLOW固定
となる。このときPMOSトランジスタ41及びNMO
Sトランジスタ42は共にオフとなり、制御回路50の
出力は浮遊状態となる。従って、アクティブモードの場
合には、駆動力制御回路40のみが、第1の昇圧回路1
0Aの容量16を駆動することになる。
圧回路10Aは、図1の第1の昇圧回路10と同様の動
作をして、昇圧電圧VDHを生成する。アクティブモー
ドの場合、制御回路50のNAND回路54の出力はH
IGH固定となり、NOR回路45の出力はLOW固定
となる。このときPMOSトランジスタ41及びNMO
Sトランジスタ42は共にオフとなり、制御回路50の
出力は浮遊状態となる。従って、アクティブモードの場
合には、駆動力制御回路40のみが、第1の昇圧回路1
0Aの容量16を駆動することになる。
【0041】即ち、図1の場合と異なり図2の第1の昇
圧回路10Aは、アクティブモードの場合には、それ自
身では容量16を駆動しない。アクティブモードの場合
には、駆動力制御回路40のみが、第1の昇圧回路10
Aの容量16を駆動することになる。図1のような構成
の場合には、若干の信号遅延量の差異等によって、第1
の昇圧回路10のインバータ15の出力と駆動力制御回
路40の出力とが、互いに衝突する可能性がある。それ
に対して図2のような構成とすれば、スタンバイモード
の場合には制御回路50が容量16を駆動し、アクティ
ブモードの場合には駆動力制御回路40が容量16を駆
動するので、このような衝突の可能性を排除することが
出来る。
圧回路10Aは、アクティブモードの場合には、それ自
身では容量16を駆動しない。アクティブモードの場合
には、駆動力制御回路40のみが、第1の昇圧回路10
Aの容量16を駆動することになる。図1のような構成
の場合には、若干の信号遅延量の差異等によって、第1
の昇圧回路10のインバータ15の出力と駆動力制御回
路40の出力とが、互いに衝突する可能性がある。それ
に対して図2のような構成とすれば、スタンバイモード
の場合には制御回路50が容量16を駆動し、アクティ
ブモードの場合には駆動力制御回路40が容量16を駆
動するので、このような衝突の可能性を排除することが
出来る。
【0042】以下に、本発明の昇圧回路を、DRAM等
の半導体記憶装置に応用した場合の実施例を示す。図3
は、本発明の昇圧回路1或いは1Aを適用した半導体記
憶装置の構成図を示す。図3の半導体記憶装置60は、
内部電圧発生回路61、コマンドバッファ/デコーダ6
2、アドレスバッファ63、ワードデコーダ64、コラ
ムデコーダ65、メモリセル回路66、及びデータ入出
力バッファ67を含む。なお図3に示す半導体記憶装置
60の構成は、本発明を説明するために必要な概略の構
成要素のみを含むものである。
の半導体記憶装置に応用した場合の実施例を示す。図3
は、本発明の昇圧回路1或いは1Aを適用した半導体記
憶装置の構成図を示す。図3の半導体記憶装置60は、
内部電圧発生回路61、コマンドバッファ/デコーダ6
2、アドレスバッファ63、ワードデコーダ64、コラ
ムデコーダ65、メモリセル回路66、及びデータ入出
力バッファ67を含む。なお図3に示す半導体記憶装置
60の構成は、本発明を説明するために必要な概略の構
成要素のみを含むものである。
【0043】内部電圧発生回路61は、本発明の昇圧回
路1或いは1Aを含むものであり、外部から電源電圧V
DDを受け取り昇圧電圧VDHを生成する。昇圧回路1
或いは1Aのモード間での動作切り替えは、コマンドバ
ッファ/デコーダ62から供給されるアクティブ信号に
よって行われる。アクティブ信号は、アクティブモード
でHIGH、スタンバイモードではLOWになる信号で
ある。内部電圧発生回路61が生成した昇圧電圧VDH
は、ワードデコーダ64に供給される。
路1或いは1Aを含むものであり、外部から電源電圧V
DDを受け取り昇圧電圧VDHを生成する。昇圧回路1
或いは1Aのモード間での動作切り替えは、コマンドバ
ッファ/デコーダ62から供給されるアクティブ信号に
よって行われる。アクティブ信号は、アクティブモード
でHIGH、スタンバイモードではLOWになる信号で
ある。内部電圧発生回路61が生成した昇圧電圧VDH
は、ワードデコーダ64に供給される。
【0044】コマンドバッファ/デコーダ62は、コマ
ンド入力を受け取りデコードすることで、半導体記憶装
置60の各内部回路をコマンドに応じて制御する。これ
によって、メモリセル回路66に対するデータ読み出し
やデータ書き込みの動作が制御される。またコマンド入
力をデコード解釈した結果がアクティブモードを示す場
合には、アクティブ信号をHIGHにする。
ンド入力を受け取りデコードすることで、半導体記憶装
置60の各内部回路をコマンドに応じて制御する。これ
によって、メモリセル回路66に対するデータ読み出し
やデータ書き込みの動作が制御される。またコマンド入
力をデコード解釈した結果がアクティブモードを示す場
合には、アクティブ信号をHIGHにする。
【0045】アドレスバッファ63に入力されたアドレ
ス信号は、ワードデコーダ64及びコラムデコーダ65
に供給されて、このワードデコーダ64及びコラムデコ
ーダ65がメモリセル回路66の指定されたアドレスを
アクセスする。メモリセル回路66の指定されたアドレ
スから読み出されたデータは、データ入出力バッファ6
7を介して外部に出力される。また外部からデータ入出
力バッファ67に入力されたデータは、メモリセル回路
66の指定されたアドレスに書き込まれる。
ス信号は、ワードデコーダ64及びコラムデコーダ65
に供給されて、このワードデコーダ64及びコラムデコ
ーダ65がメモリセル回路66の指定されたアドレスを
アクセスする。メモリセル回路66の指定されたアドレ
スから読み出されたデータは、データ入出力バッファ6
7を介して外部に出力される。また外部からデータ入出
力バッファ67に入力されたデータは、メモリセル回路
66の指定されたアドレスに書き込まれる。
【0046】この例に於てワードデコーダ64は、ワー
ド線を駆動するワードドライバを含むものであり、選択
されたワード線の電位を昇圧電圧VDHにする。図4
は、ワードドライバによるメモリセルのアクセスを説明
するための回路図である。図4のワードドライバ70
は、図3のワードデコーダ64に内蔵されるものであ
り、ワード選択信号が選択(LOW)になると、PMO
Sトランジスタ71及びNMOSトランジスタ72が各
々オン及びオフになり、昇圧電圧VDHをワード線WL
に供給する。ワード線WLは、図3のメモリセル回路6
6に内蔵されるセルトランジスタ75のゲートに接続さ
れる。ワード線WLが昇圧電圧VDHになると、セルト
ランジスタ75が導通され、ビット線BL及びメモリセ
ル76との間でデータ書き込み或いはデータ読み出しが
行われる。前述のように、メモリセル76にビット線B
LのHIGHデータ(電位VDD)を高速に書き込むた
めには、セルトランジスタ75のゲート入力には昇圧さ
れた電圧(VDH)を供給する必要がある。
ド線を駆動するワードドライバを含むものであり、選択
されたワード線の電位を昇圧電圧VDHにする。図4
は、ワードドライバによるメモリセルのアクセスを説明
するための回路図である。図4のワードドライバ70
は、図3のワードデコーダ64に内蔵されるものであ
り、ワード選択信号が選択(LOW)になると、PMO
Sトランジスタ71及びNMOSトランジスタ72が各
々オン及びオフになり、昇圧電圧VDHをワード線WL
に供給する。ワード線WLは、図3のメモリセル回路6
6に内蔵されるセルトランジスタ75のゲートに接続さ
れる。ワード線WLが昇圧電圧VDHになると、セルト
ランジスタ75が導通され、ビット線BL及びメモリセ
ル76との間でデータ書き込み或いはデータ読み出しが
行われる。前述のように、メモリセル76にビット線B
LのHIGHデータ(電位VDD)を高速に書き込むた
めには、セルトランジスタ75のゲート入力には昇圧さ
れた電圧(VDH)を供給する必要がある。
【0047】図3の半導体記憶装置に於て、内部電圧発
生回路61は、スタンバイモードの場合には必要最小限
の小さな電流供給能力で昇圧電圧VDHを供給する。ア
クティブモードの場合には、メモリセル回路66での昇
圧電圧VDHの急激かつ大きな電力消費に対応できるよ
うに、大きな電流供給能力で昇圧電圧VDHを供給す
る。図1及び図2を参照して説明したように、本発明に
よる内部電圧発生回路61には、アクティブモードでの
電流供給能力を増強するための機構が設けられているの
で、内部電圧発生回路61内部の容量面積を比較的小さ
く設計することが出来る。従って、本発明によれば、内
部電圧発生回路61のチップ内での占有面積を削減する
ことが出来る。
生回路61は、スタンバイモードの場合には必要最小限
の小さな電流供給能力で昇圧電圧VDHを供給する。ア
クティブモードの場合には、メモリセル回路66での昇
圧電圧VDHの急激かつ大きな電力消費に対応できるよ
うに、大きな電流供給能力で昇圧電圧VDHを供給す
る。図1及び図2を参照して説明したように、本発明に
よる内部電圧発生回路61には、アクティブモードでの
電流供給能力を増強するための機構が設けられているの
で、内部電圧発生回路61内部の容量面積を比較的小さ
く設計することが出来る。従って、本発明によれば、内
部電圧発生回路61のチップ内での占有面積を削減する
ことが出来る。
【0048】図5は、本発明による基板電圧発生回路の
実施例を示す。基板電圧発生回路は、半導体装置に於て
基板の電位をグランド電位よりも低い電位に保つため
に、グランド電位よりも低い電位である基板電圧VBB
を生成する。図5の基板電圧発生回路100は、第1の
基板電圧発生回路80、第2の基板電圧発生回路90、
基板電圧センサ101、オシレータ102、及び駆動力
制御回路40を含む。第1の基板電圧発生回路80は、
NMOSトランジスタ81及び82、インバータ83乃
至85、及び容量86を含む。第2の基板電圧発生回路
90は、NMOSトランジスタ91及び92、NAND
回路93、インバータ94及び95、及び容量96を含
む。ここで駆動力制御回路40は図1の駆動力制御回路
40と同一のものであり、また駆動力制御回路40以外
の各構成要素は、従来技術の基板電圧発生回路に於て用
いられるものである。
実施例を示す。基板電圧発生回路は、半導体装置に於て
基板の電位をグランド電位よりも低い電位に保つため
に、グランド電位よりも低い電位である基板電圧VBB
を生成する。図5の基板電圧発生回路100は、第1の
基板電圧発生回路80、第2の基板電圧発生回路90、
基板電圧センサ101、オシレータ102、及び駆動力
制御回路40を含む。第1の基板電圧発生回路80は、
NMOSトランジスタ81及び82、インバータ83乃
至85、及び容量86を含む。第2の基板電圧発生回路
90は、NMOSトランジスタ91及び92、NAND
回路93、インバータ94及び95、及び容量96を含
む。ここで駆動力制御回路40は図1の駆動力制御回路
40と同一のものであり、また駆動力制御回路40以外
の各構成要素は、従来技術の基板電圧発生回路に於て用
いられるものである。
【0049】第1の基板電圧発生回路80は常時動作
し、半導体装置がスタンバイモードにある場合及びアク
ティブモードにある場合の両方の場合に於て用いられ
る。第2の基板電圧発生回路90は、半導体装置がアク
ティブモードにある場合にのみ動作する。駆動力制御回
路40は、アクティブモードの場合にのみ動作するもの
であり、第1の基板電圧発生回路80の電流引込能力を
増強する働きを有する。第2の基板電圧発生回路90及
び駆動力制御回路40に於ける両モード間の切り替え
は、アクティブモードでHIGHになるアクティブ信号
を、駆動力制御回路40及び第2の基板電圧発生回路9
0に入力することで行う。
し、半導体装置がスタンバイモードにある場合及びアク
ティブモードにある場合の両方の場合に於て用いられ
る。第2の基板電圧発生回路90は、半導体装置がアク
ティブモードにある場合にのみ動作する。駆動力制御回
路40は、アクティブモードの場合にのみ動作するもの
であり、第1の基板電圧発生回路80の電流引込能力を
増強する働きを有する。第2の基板電圧発生回路90及
び駆動力制御回路40に於ける両モード間の切り替え
は、アクティブモードでHIGHになるアクティブ信号
を、駆動力制御回路40及び第2の基板電圧発生回路9
0に入力することで行う。
【0050】第1の基板電圧発生回路80及び第2の基
板電圧発生回路90自体の動作に関して、第1の基板電
圧発生回路80を例にとって説明する。第1の基板電圧
発生回路80の出力端子OUTには、基板電圧VBBが
生成される。半導体装置内部で基板電位VBBが上昇し
て所定のしきい値電圧より高くなると、基板電圧VBB
を監視している基板電圧センサ101が、オシレータ1
02を駆動する。このオシレータ102が駆動すること
によって、第1の基板電圧発生回路80の出力である基
板電圧VBBを所定のしきい値電圧以下に引き下げる。
板電圧発生回路90自体の動作に関して、第1の基板電
圧発生回路80を例にとって説明する。第1の基板電圧
発生回路80の出力端子OUTには、基板電圧VBBが
生成される。半導体装置内部で基板電位VBBが上昇し
て所定のしきい値電圧より高くなると、基板電圧VBB
を監視している基板電圧センサ101が、オシレータ1
02を駆動する。このオシレータ102が駆動すること
によって、第1の基板電圧発生回路80の出力である基
板電圧VBBを所定のしきい値電圧以下に引き下げる。
【0051】具体的には、まずオシレータ102の出力
がLOWにあるとき、インバータ85の出力はHIGH
である。このときダイオードとして動作するNMOSト
ランジスタ82に電流が流れ、ノードAの電位は、グラ
ンド電圧VSSよりNMOSトランジスタ82のしきい
値電圧Vthだけ高い電位(VSS+Vth)となる。
次にオシレータ102の出力がHIGHになると、イン
バータ85の出力はLOW(電位VSS)になる。イン
バータ85の出力はノードAに容量結合されているの
で、ノードAの電位は電位VSSより低い電位となる。
このとき基板電圧VBBはノードAの電位より高い電位
にあり、NMOSトランジスタ81が導通される。従っ
て、出力端子OUTからノードAに電荷が供給されて、
基板電圧VBBが下降する。
がLOWにあるとき、インバータ85の出力はHIGH
である。このときダイオードとして動作するNMOSト
ランジスタ82に電流が流れ、ノードAの電位は、グラ
ンド電圧VSSよりNMOSトランジスタ82のしきい
値電圧Vthだけ高い電位(VSS+Vth)となる。
次にオシレータ102の出力がHIGHになると、イン
バータ85の出力はLOW(電位VSS)になる。イン
バータ85の出力はノードAに容量結合されているの
で、ノードAの電位は電位VSSより低い電位となる。
このとき基板電圧VBBはノードAの電位より高い電位
にあり、NMOSトランジスタ81が導通される。従っ
て、出力端子OUTからノードAに電荷が供給されて、
基板電圧VBBが下降する。
【0052】オシレータ102がHIGH及びLOWの
間を繰り返し切り替わることによって、以上の動作が複
数回繰り返され、基板電圧VBBが所定のしきい値電圧
以下にまで引き下げられる。基板電圧VBBが所定のし
きい値電圧以下になると、基板電圧センサ101によっ
て制御されるオシレータ102の動作が停止する。第2
の基板電圧発生回路90の動作は、NAND回路93が
アクティブ信号がHIGHの場合にオシレータ102の
出力に対するインバータとして動作し、アクティブ信号
がLOWのときに第2の基板電圧発生回路90を非動作
状態にすることを除けば、第1の基板電圧発生回路80
の動作と同様である。
間を繰り返し切り替わることによって、以上の動作が複
数回繰り返され、基板電圧VBBが所定のしきい値電圧
以下にまで引き下げられる。基板電圧VBBが所定のし
きい値電圧以下になると、基板電圧センサ101によっ
て制御されるオシレータ102の動作が停止する。第2
の基板電圧発生回路90の動作は、NAND回路93が
アクティブ信号がHIGHの場合にオシレータ102の
出力に対するインバータとして動作し、アクティブ信号
がLOWのときに第2の基板電圧発生回路90を非動作
状態にすることを除けば、第1の基板電圧発生回路80
の動作と同様である。
【0053】第1の基板電圧発生回路80に於て、容量
86を駆動するインバータ85は、スタンバイモードに
於ける必要電流引込量を満足させればよいので、比較的
駆動力の小さいドライバである。第1の基板電圧発生回
路80は、更にアクティブモードに於ても動作し、その
際には駆動力制御回路40によってその電流引込能力が
増強される。駆動力制御回路40の詳細な動作は、図1
の場合と同一であるので説明を省略する。
86を駆動するインバータ85は、スタンバイモードに
於ける必要電流引込量を満足させればよいので、比較的
駆動力の小さいドライバである。第1の基板電圧発生回
路80は、更にアクティブモードに於ても動作し、その
際には駆動力制御回路40によってその電流引込能力が
増強される。駆動力制御回路40の詳細な動作は、図1
の場合と同一であるので説明を省略する。
【0054】従って、第1の基板電圧発生回路80で
は、アクティブモードに於てインバータ85が容量86
を駆動すると共に、駆動力制御回路40の出力トランジ
スタであるNMOSトランジスタ42が、第1の基板電
圧発生回路80の容量86を駆動することになる。PM
OSトランジスタ41及びNMOSトランジスタ42
は、ゲート幅が広く内部抵抗が少ないトランジスタであ
り、インバータ85に比較して大きな電流駆動力を有す
る。
は、アクティブモードに於てインバータ85が容量86
を駆動すると共に、駆動力制御回路40の出力トランジ
スタであるNMOSトランジスタ42が、第1の基板電
圧発生回路80の容量86を駆動することになる。PM
OSトランジスタ41及びNMOSトランジスタ42
は、ゲート幅が広く内部抵抗が少ないトランジスタであ
り、インバータ85に比較して大きな電流駆動力を有す
る。
【0055】従って、出力端子OUTから抜き取られる
電荷量は、インバータ85の駆動力とNMOSトランジ
スタ42の大きな駆動力との和に応じたものとなり、第
1の基板電圧発生回路80はアクティブモードに於て大
きな電流引込能力を有することになる。スタンバイモー
ドの場合、図1の場合と同様に駆動力制御回路40の出
力は浮遊状態となる。従って、スタンバイモードの場合
に駆動力制御回路40が第1の基板電圧発生回路80の
動作を妨害することはない。
電荷量は、インバータ85の駆動力とNMOSトランジ
スタ42の大きな駆動力との和に応じたものとなり、第
1の基板電圧発生回路80はアクティブモードに於て大
きな電流引込能力を有することになる。スタンバイモー
ドの場合、図1の場合と同様に駆動力制御回路40の出
力は浮遊状態となる。従って、スタンバイモードの場合
に駆動力制御回路40が第1の基板電圧発生回路80の
動作を妨害することはない。
【0056】このように図5の基板電圧発生回路100
に於ては、スタンバイモードに於ては第1の基板電圧発
生回路80のみが動作して、小さな電流引込能力で基板
電圧VBBを提供する。アクティブモードに於ては、第
2の基板電圧発生回路90が動作して大きな電流引込能
力で基板電圧VBBを提供すると共に、駆動力制御回路
40によって駆動力を増強された第1の基板電圧発生回
路80が、大きな電流引込能力で基板電圧VBBを提供
する。従って、第1の基板電圧発生回路80の電流引込
能力が増強された分、第2の基板電圧発生回路90の容
量96の面積を小さくすることが出来る。
に於ては、スタンバイモードに於ては第1の基板電圧発
生回路80のみが動作して、小さな電流引込能力で基板
電圧VBBを提供する。アクティブモードに於ては、第
2の基板電圧発生回路90が動作して大きな電流引込能
力で基板電圧VBBを提供すると共に、駆動力制御回路
40によって駆動力を増強された第1の基板電圧発生回
路80が、大きな電流引込能力で基板電圧VBBを提供
する。従って、第1の基板電圧発生回路80の電流引込
能力が増強された分、第2の基板電圧発生回路90の容
量96の面積を小さくすることが出来る。
【0057】例えば、駆動力制御回路40の駆動力が第
2の基板電圧発生回路90のインバータ95の駆動力と
同等だとすると、第1の基板電圧発生回路80の容量8
6の面積分だけ、第2の基板電圧発生回路90の容量9
6の面積を少なくすることが出来る。従って、従来は面
積比が例えば1:3であったのに比較して、容量86及
び容量96の面積比を1:2程度にまで抑さえて、その
分だけ必要なチップ占有面積を削減することが出来る。
2の基板電圧発生回路90のインバータ95の駆動力と
同等だとすると、第1の基板電圧発生回路80の容量8
6の面積分だけ、第2の基板電圧発生回路90の容量9
6の面積を少なくすることが出来る。従って、従来は面
積比が例えば1:3であったのに比較して、容量86及
び容量96の面積比を1:2程度にまで抑さえて、その
分だけ必要なチップ占有面積を削減することが出来る。
【0058】図6は、本発明の基板電圧発生回路100
を適用した半導体記憶装置の構成図を示す。図6に於
て、図3と同一の構成要素は同一の参照番号で参照さ
れ、その説明は省略する。図6の半導体記憶装置60A
は、内部電圧発生回路61A、コマンドバッファ/デコ
ーダ62、アドレスバッファ63、ワードデコーダ6
4、コラムデコーダ65、メモリセル回路66、及びデ
ータ入出力バッファ67を含む。
を適用した半導体記憶装置の構成図を示す。図6に於
て、図3と同一の構成要素は同一の参照番号で参照さ
れ、その説明は省略する。図6の半導体記憶装置60A
は、内部電圧発生回路61A、コマンドバッファ/デコ
ーダ62、アドレスバッファ63、ワードデコーダ6
4、コラムデコーダ65、メモリセル回路66、及びデ
ータ入出力バッファ67を含む。
【0059】内部電圧発生回路61Aは、図3の内部電
圧発生回路61に加えて、本発明の基板電圧発生回路1
00を含むものであり、外部からグランド電圧VSSを
受け取り基板電圧VBBを生成する。基板電圧発生回路
100のモード間での動作切り替えは、コマンドバッフ
ァ/デコーダ62から供給されるアクティブ信号によっ
て行われる。内部電圧発生回路100が生成した基板電
圧VBBは、半導体記憶装置60Aの基板に供給され
る。
圧発生回路61に加えて、本発明の基板電圧発生回路1
00を含むものであり、外部からグランド電圧VSSを
受け取り基板電圧VBBを生成する。基板電圧発生回路
100のモード間での動作切り替えは、コマンドバッフ
ァ/デコーダ62から供給されるアクティブ信号によっ
て行われる。内部電圧発生回路100が生成した基板電
圧VBBは、半導体記憶装置60Aの基板に供給され
る。
【0060】図7は、図6の半導体記憶装置に於ける内
部電圧発生回路61Aによる基板電圧VBBの調節を模
式的に示した図である。図7に於て、P型の基板120
に、P型領域121、N型領域122及び124、及び
ゲート123が形成され、N型領域124には容量12
5が接続される。容量125はメモリセル回路66のメ
モリセルを想定し、N型領域122及び124とゲート
123はメモリセル回路66のセルトランジスタを想定
している。内部電圧発生回路61Aの基板電圧発生回路
100の出力は、P型領域121に接続されており、基
板120に蓄積された電荷を引き抜くことで基板120
の電位VBBを下降させる。基板電圧発生回路100の
動作は、基板電圧VBBを検出することで制御される。
基板電位VBBが所定の電位より高くなると、基板電圧
発生回路100は、基板120に蓄積された電荷を引き
抜くことで基板120の電位VBBを下降させる。これ
によって、基板120の電位VBBを所定の電位に保つ
ことが出来る。
部電圧発生回路61Aによる基板電圧VBBの調節を模
式的に示した図である。図7に於て、P型の基板120
に、P型領域121、N型領域122及び124、及び
ゲート123が形成され、N型領域124には容量12
5が接続される。容量125はメモリセル回路66のメ
モリセルを想定し、N型領域122及び124とゲート
123はメモリセル回路66のセルトランジスタを想定
している。内部電圧発生回路61Aの基板電圧発生回路
100の出力は、P型領域121に接続されており、基
板120に蓄積された電荷を引き抜くことで基板120
の電位VBBを下降させる。基板電圧発生回路100の
動作は、基板電圧VBBを検出することで制御される。
基板電位VBBが所定の電位より高くなると、基板電圧
発生回路100は、基板120に蓄積された電荷を引き
抜くことで基板120の電位VBBを下降させる。これ
によって、基板120の電位VBBを所定の電位に保つ
ことが出来る。
【0061】図6の半導体記憶装置に於て、内部電圧発
生回路61Aは、スタンバイモードの場合には必要最小
限の小さな電流引込能力で基板電圧VBBを提供する。
アクティブモードの場合には、基板電圧VBBの急激か
つ大きな変化に対応できるように、大きな電流引込能力
で基板電圧VBBを供給する。図5を参照して説明した
ように、本発明による内部電圧発生回路61A(基板電
圧発生回路100)には、アクティブモードでの電流引
込能力を増強するための機構が設けられているので、内
部電圧発生回路61A内部の容量面積を比較的小さく設
計することが出来る。従って、本発明によれば、内部電
圧発生回路61Aのチップ内での占有面積を削減するこ
とが出来る。
生回路61Aは、スタンバイモードの場合には必要最小
限の小さな電流引込能力で基板電圧VBBを提供する。
アクティブモードの場合には、基板電圧VBBの急激か
つ大きな変化に対応できるように、大きな電流引込能力
で基板電圧VBBを供給する。図5を参照して説明した
ように、本発明による内部電圧発生回路61A(基板電
圧発生回路100)には、アクティブモードでの電流引
込能力を増強するための機構が設けられているので、内
部電圧発生回路61A内部の容量面積を比較的小さく設
計することが出来る。従って、本発明によれば、内部電
圧発生回路61Aのチップ内での占有面積を削減するこ
とが出来る。
【0062】本発明は、実施例に基づいて説明された
が、上記実施例に限定されるものではなく、特許請求の
範囲に記載される範囲内で、様々な変形・変更が可能な
ものである。
が、上記実施例に限定されるものではなく、特許請求の
範囲に記載される範囲内で、様々な変形・変更が可能な
ものである。
【0063】
【発明の効果】請求項1の発明に於ては、第1のモード
及び第2のモードで動作する第1の電圧発生回路に於
て、第1のモードの場合よりも第2のモードの場合に第
1の電圧発生回路の出力電流駆動量を増大させることに
よって、第2のモードで動作する第2の電圧発生回路の
負担を軽減することが出来る。従って、第2の電圧発生
回路内で使用される容量の面積を小さく設計することが
出来る。
及び第2のモードで動作する第1の電圧発生回路に於
て、第1のモードの場合よりも第2のモードの場合に第
1の電圧発生回路の出力電流駆動量を増大させることに
よって、第2のモードで動作する第2の電圧発生回路の
負担を軽減することが出来る。従って、第2の電圧発生
回路内で使用される容量の面積を小さく設計することが
出来る。
【0064】請求項2の発明に於ては、少なくとも第1
のモードで第1の容量を駆動する第1のドライバ回路
と、第2のモードで第1の容量を駆動する第2のドライ
バ回路を設けることによって、第1のモードの場合より
も第2のモードの場合に第1の電圧発生回路の出力電流
駆動量を増大させることが出来る。請求項3の発明に於
ては、第2のドライバ回路の電流駆動力が第1のドライ
バ回路の電流駆動力よりも大きいので、第1のモードの
場合よりも第2のモードの場合に第1の電圧発生回路の
出力電流駆動量を増大させることが出来る。
のモードで第1の容量を駆動する第1のドライバ回路
と、第2のモードで第1の容量を駆動する第2のドライ
バ回路を設けることによって、第1のモードの場合より
も第2のモードの場合に第1の電圧発生回路の出力電流
駆動量を増大させることが出来る。請求項3の発明に於
ては、第2のドライバ回路の電流駆動力が第1のドライ
バ回路の電流駆動力よりも大きいので、第1のモードの
場合よりも第2のモードの場合に第1の電圧発生回路の
出力電流駆動量を増大させることが出来る。
【0065】請求項4の発明に於ては、第1のドライバ
回路と第2のドライバ回路との間で、第1のモードに於
て出力の衝突が起こらない。請求項5の発明に於ては、
第1のドライバ回路と第2のドライバ回路との間で、第
2のモードに於て出力の衝突が起こらない。請求項6の
発明に於ては、第2のドライバ回路が存在することによ
って、第2の容量を比較的小さな容量を有するように構
成可能である。従って、第2の電圧発生回路内で使用さ
れる第2の容量の面積を小さく設計することが出来る。
回路と第2のドライバ回路との間で、第1のモードに於
て出力の衝突が起こらない。請求項5の発明に於ては、
第1のドライバ回路と第2のドライバ回路との間で、第
2のモードに於て出力の衝突が起こらない。請求項6の
発明に於ては、第2のドライバ回路が存在することによ
って、第2の容量を比較的小さな容量を有するように構
成可能である。従って、第2の電圧発生回路内で使用さ
れる第2の容量の面積を小さく設計することが出来る。
【0066】請求項7の発明に於ては、半導体装置の昇
圧回路に於て使用される容量の面積を小さくすることに
より、チップ面積の有効利用をはかることが出来る。請
求項8の発明に於ては、半導体装置の基板電圧発生回路
に於て使用される容量の面積を小さくすることにより、
チップ面積の有効利用をはかることが出来る。
圧回路に於て使用される容量の面積を小さくすることに
より、チップ面積の有効利用をはかることが出来る。請
求項8の発明に於ては、半導体装置の基板電圧発生回路
に於て使用される容量の面積を小さくすることにより、
チップ面積の有効利用をはかることが出来る。
【0067】請求項9の発明に於ては、第1の昇圧回路
に、スタンバイモード用のドライバ回路とアクティブモ
ード用のドライバ回路とを設けることにより、アクティ
ブモード時に第1の昇圧回路の電流供給能力を増大さ
せ、第2の昇圧回路の負担を軽減することが出来る。請
求項10の発明に於ては、第2の昇圧回路の負担を軽減
することが出来るので、第2の昇圧回路で使用される昇
圧用容量の面積を小さくして、チップ面積の有効利用を
はかることが出来る。
に、スタンバイモード用のドライバ回路とアクティブモ
ード用のドライバ回路とを設けることにより、アクティ
ブモード時に第1の昇圧回路の電流供給能力を増大さ
せ、第2の昇圧回路の負担を軽減することが出来る。請
求項10の発明に於ては、第2の昇圧回路の負担を軽減
することが出来るので、第2の昇圧回路で使用される昇
圧用容量の面積を小さくして、チップ面積の有効利用を
はかることが出来る。
【0068】請求項11の発明に於ては、第1の基板電
圧発生回路に、スタンバイモード用のドライバ回路とア
クティブモード用のドライバ回路とを設けることによ
り、アクティブモード時に第1の基板電圧発生回路の電
流引込能力を増大させ、第2の基板電圧発生回路の負担
を軽減することが出来る。請求項12の発明に於ては、
第2の基板電圧発生回路の負担を軽減することが出来る
ので、第2の基板電圧発生回路で使用される容量の面積
を小さくして、チップ面積の有効利用をはかることが出
来る。
圧発生回路に、スタンバイモード用のドライバ回路とア
クティブモード用のドライバ回路とを設けることによ
り、アクティブモード時に第1の基板電圧発生回路の電
流引込能力を増大させ、第2の基板電圧発生回路の負担
を軽減することが出来る。請求項12の発明に於ては、
第2の基板電圧発生回路の負担を軽減することが出来る
ので、第2の基板電圧発生回路で使用される容量の面積
を小さくして、チップ面積の有効利用をはかることが出
来る。
【図1】本発明による昇圧回路の第1の実施例を示す回
路図である。
路図である。
【図2】本発明による昇圧回路の第2の実施例を示す回
路図である。
路図である。
【図3】本発明の昇圧回路を適用した半導体記憶装置の
構成図である。
構成図である。
【図4】ワードドライバによるメモリセルに対するアク
セスを説明するための回路図である。
セスを説明するための回路図である。
【図5】本発明による基板電圧発生回路の実施例を示す
回路図である。
回路図である。
【図6】本発明の基板電圧発生回路を適用した半導体記
憶装置の構成図である。
憶装置の構成図である。
【図7】図6の半導体記憶装置の内部電圧発生回路によ
る基板電圧VBBの調節を模式的に示した図である。
る基板電圧VBBの調節を模式的に示した図である。
【図8】従来の昇圧回路の一例を示す回路図である。
1 昇圧回路 10、10A 第1の昇圧回路 20 第2の昇圧回路 30 昇圧センサ 31 オシレータ 40 駆動力制御回路 60、60A 半導体記憶装置 61、61A 内部電圧発生回路 62 コマンドバッファ/デコーダ 63 アドレスバッファ 64 ワードデコーダ 65 コラムデコーダ 66 メモリセル回路 67 データ入出力バッファ 70 ワードドライバ 75 セルトランジスタ 76 メモリセル 80 第1の基板電圧発生回路 90 第2の基板電圧発生回路 100 基板電圧発生回路 101 基板電圧センサ 102 オシレータ 120 P型基板 121 P型領域 122 N型領域 123 ゲート 124 N型領域 125 メモリセル 210 第1の昇圧回路 220 第2の昇圧回路 230 昇圧センサ 231 オシレータ
Claims (12)
- 【請求項1】第1のモードと第2のモードとの少なくと
も2つの異なったモードで動作可能な半導体装置であっ
て、 所定の電圧を発生するために出力に第1の電流量を流す
能力を有し、該第1のモード及び該第2のモードで動作
する第1の電圧発生回路と、 該所定の電圧を発生するために出力に該第1の電流量よ
り大きな第2の電流量を流す能力を有し、該第2のモー
ドでのみ動作する第2の電圧発生回路を含み、該第1の
電圧発生回路の該第1の電流量を該第1のモードの場合
よりも該第2のモードの場合に増加させることを特徴と
する半導体装置。 - 【請求項2】前記第1の電圧発生回路は、 供給された電圧に基づいて前記所定の電圧を発生するた
めの第1の容量と、 少なくとも前記第1のモードで該第1の容量を駆動する
第1のドライバ回路と、 前記第2のモードでのみ該第1の容量を駆動する第2の
ドライバ回路を含むことを特徴とする請求項1記載の半
導体装置。 - 【請求項3】前記第2のドライバ回路の電流駆動力が前
記第1のドライバ回路の電流駆動力よりも大きいことを
特徴とする請求項2記載の半導体装置。 - 【請求項4】前記第2のドライバ回路の出力は、前記第
1のモードに於てはハイインピーダンス状態であること
を特徴とする請求項2記載の半導体装置。 - 【請求項5】前記第1のドライバ回路の出力は、前記第
2のモードに於てはハイインピーダンス状態であること
を特徴とする請求項2記載の半導体装置。 - 【請求項6】前記第2の電圧発生回路は、 供給された電圧に基づいて前記所定の電圧を発生するた
めの第2の容量と、 前記第2のモードで該第2の容量を駆動する第3のドラ
イバ回路を含み、該第2の容量は、前記第2のドライバ
回路が存在することによって、比較的小さな容量を有す
るよう構成可能であることを特徴とする請求項2記載の
半導体装置。 - 【請求項7】前記第1の電圧発生回路と前記第2の電圧
発生回路は、供給される電圧に基づいて、該供給される
電圧より高い電圧を生成するための昇圧回路であること
を特徴とする請求項1乃至6のいずれか一項記載の半導
体装置。 - 【請求項8】前記第1の電圧発生回路と前記第2の電圧
発生回路は、供給される電圧に基づいて、該供給される
電圧より低い電圧を生成するための回路であることを特
徴とする請求項1乃至6のいずれか一項記載の半導体装
置。 - 【請求項9】スタンバイモードとアクティブモードとの
少なくとも2つの異なったモードで動作可能な半導体装
置であって、 第1の電流供給能力を有し、該スタンバイモード及び該
アクティブモードで動作する第1の昇圧回路と、 該第1の電流供給能力より大きな第2の電流供給能力を
有し、該アクティブモードでのみ動作する第2の昇圧回
路を含み、該第1の昇圧回路は、 電源電圧に基づいて該電源電圧より高い電圧を発生する
ための第1の昇圧用容量と、 少なくとも該スタンバイモードで該第1の昇圧用容量を
駆動する第1のドライバ回路と、 該アクティブモードでのみ該第1の昇圧用容量を駆動す
る第2のドライバ回路を含み、該第1の電流供給能力
は、該スタンバイモードの場合よりも該アクティブモー
ドの場合の方が高いことを特徴とする半導体装置。 - 【請求項10】前記第2の昇圧回路は、 前記電源電圧に基づいて該電源電圧より高い電圧を発生
するための第2の昇圧用容量と、 該アクティブモードで該第2の昇圧用容量を駆動する第
3のドライバ回路を含み、該第2の昇圧用容量は、前記
第2のドライバ回路が存在することによって、比較的小
さな容量を有するよう構成可能であることを特徴とする
請求項9記載の半導体装置。 - 【請求項11】スタンバイモードとアクティブモードと
の少なくとも2つの異なったモードで動作可能な半導体
装置であって、 第1の電流引込能力を有し、該スタンバイモード及び該
アクティブモードで動作する第1の基板電圧発生回路
と、 該第1の電流引込能力より大きな第2の電流引込能力を
有し、該アクティブモードでのみ動作する第2の基板電
圧発生回路を含み、該第1の基板電圧発生回路は、 グランド電圧に基づいて該グランド電圧より低い電圧を
発生するための第1の容量と、 少なくとも該スタンバイモードで該第1の容量を駆動す
る第1のドライバ回路と、 該アクティブモードでのみ該第1の容量を駆動する第2
のドライバ回路を含み、該第1の電流引込能力は、該ス
タンバイモードの場合よりも該アクティブモードの場合
の方が高いことを特徴とする半導体装置。 - 【請求項12】前記第2の基板電圧発生回路は、 前記グランド電圧に基づいて該グランド電圧より低い電
圧を発生するための第2の容量と、 該アクティブモードで該第2の容量を駆動する第3のド
ライバ回路を含み、該第2の容量は、前記第2のドライ
バ回路が存在することによって、比較的小さな容量を有
するよう構成可能であることを特徴とする請求項11記
載の半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9092022A JPH10289574A (ja) | 1997-04-10 | 1997-04-10 | 電圧発生回路を有した半導体装置 |
US08/933,034 US5929694A (en) | 1997-04-10 | 1997-09-18 | Semiconductor device having voltage generation circuit |
KR1019970047978A KR100252427B1 (ko) | 1997-04-10 | 1997-09-22 | 전압 발생 회로를 구비한 반도체 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9092022A JPH10289574A (ja) | 1997-04-10 | 1997-04-10 | 電圧発生回路を有した半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10289574A true JPH10289574A (ja) | 1998-10-27 |
Family
ID=14042920
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9092022A Pending JPH10289574A (ja) | 1997-04-10 | 1997-04-10 | 電圧発生回路を有した半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5929694A (ja) |
JP (1) | JPH10289574A (ja) |
KR (1) | KR100252427B1 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003507998A (ja) * | 1999-08-15 | 2003-02-25 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | スイッチングパワーコンバータ |
US6724242B2 (en) | 2002-06-07 | 2004-04-20 | Samsung Electronics Co., Ltd. | Pump circuits and methods for integrated circuits including first and second oscillators and first and second pumps |
JP2010135040A (ja) * | 2008-12-08 | 2010-06-17 | Fujitsu Microelectronics Ltd | 半導体メモリ、半導体装置およびシステム |
JP2014160525A (ja) * | 2013-02-20 | 2014-09-04 | Renesas Electronics Corp | 内部電圧発生回路 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002501654A (ja) | 1997-05-30 | 2002-01-15 | ミクロン テクノロジー,インコーポレイテッド | 256Megダイナミックランダムアクセスメモリ |
JPH1186548A (ja) * | 1997-09-16 | 1999-03-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
US6278317B1 (en) * | 1999-10-29 | 2001-08-21 | International Business Machines Corporation | Charge pump system having multiple charging rates and corresponding method |
DE10031207A1 (de) * | 2000-06-27 | 2002-01-10 | Infineon Technologies Ag | Integrierte Schaltung mit einer Spannungspumpenschaltung |
US6570414B1 (en) * | 2001-09-27 | 2003-05-27 | Applied Micro Circuits Corporation | Methods and apparatus for reducing the crowbar current in a driver circuit |
DE50305682D1 (de) * | 2002-04-03 | 2006-12-28 | Infineon Technologies Ag | Spannungsregleranordnung |
TW200505162A (en) * | 2003-04-14 | 2005-02-01 | Sanyo Electric Co | Charge pump circuit |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR950006067Y1 (ko) * | 1992-10-08 | 1995-07-27 | 문정환 | 반도체 메모리 장치 |
US5337284A (en) * | 1993-01-11 | 1994-08-09 | United Memories, Inc. | High voltage generator having a self-timed clock circuit and charge pump, and a method therefor |
US5602794A (en) * | 1995-09-29 | 1997-02-11 | Intel Corporation | Variable stage charge pump |
US5708387A (en) * | 1995-11-17 | 1998-01-13 | Advanced Micro Devices, Inc. | Fast 3-state booster-circuit |
-
1997
- 1997-04-10 JP JP9092022A patent/JPH10289574A/ja active Pending
- 1997-09-18 US US08/933,034 patent/US5929694A/en not_active Expired - Fee Related
- 1997-09-22 KR KR1019970047978A patent/KR100252427B1/ko not_active IP Right Cessation
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003507998A (ja) * | 1999-08-15 | 2003-02-25 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | スイッチングパワーコンバータ |
US6724242B2 (en) | 2002-06-07 | 2004-04-20 | Samsung Electronics Co., Ltd. | Pump circuits and methods for integrated circuits including first and second oscillators and first and second pumps |
JP2010135040A (ja) * | 2008-12-08 | 2010-06-17 | Fujitsu Microelectronics Ltd | 半導体メモリ、半導体装置およびシステム |
JP2014160525A (ja) * | 2013-02-20 | 2014-09-04 | Renesas Electronics Corp | 内部電圧発生回路 |
Also Published As
Publication number | Publication date |
---|---|
US5929694A (en) | 1999-07-27 |
KR100252427B1 (ko) | 2000-04-15 |
KR19980079376A (ko) | 1998-11-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6545923B2 (en) | Negatively biased word line scheme for a semiconductor memory device | |
JP4822791B2 (ja) | 半導体記憶装置 | |
KR100224960B1 (ko) | 반도체 집적 회로 장치(semiconductor integrated circuit device) | |
US6545525B2 (en) | Semiconductor device including interface circuit, logic circuit, and static memory array having transistors of various threshold voltages and being supplied with various supply voltages | |
KR0127494B1 (ko) | 반도체 기억 장치 | |
JP3112047B2 (ja) | 半導体集積回路 | |
JPH10241361A (ja) | 半導体記憶装置 | |
JP2002015574A (ja) | 半導体装置 | |
KR19990030115A (ko) | 3상태 논리 게이트 회로를 갖는 반도체 집적회로 | |
KR0153847B1 (ko) | 반도체 기억장치 | |
US7577054B2 (en) | Memory with word-line driver circuit having leakage prevention transistor | |
JPH10289574A (ja) | 電圧発生回路を有した半導体装置 | |
JP4260469B2 (ja) | 半導体記憶装置 | |
KR0142963B1 (ko) | 외부제어신호에 적응 동작하는 승압회로를 갖는 반도체 메모리 장치 | |
JP2003030984A (ja) | 半導体記憶装置 | |
US6320798B1 (en) | Sense amplifier of semiconductor memory device | |
JPH0869693A (ja) | スタティック型半導体記憶装置 | |
JP2753218B2 (ja) | 半導体記憶装置 | |
JPH09326195A (ja) | 半導体メモリ装置のセンスアンプ回路 | |
US6249462B1 (en) | Data output circuit that can drive output data speedily and semiconductor memory device including such a data output circuit | |
EP0801396A2 (en) | Word line driver circuit | |
JP2002118455A (ja) | 半導体集積回路 | |
JPH09214316A (ja) | 出力回路、リーク電流を減少させるための回路、トランジスタを選択的にスイッチするための方法および半導体メモリ | |
JP3718512B2 (ja) | 半導体装置 | |
JP3102371B2 (ja) | 半導体装置及び半導体集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021203 |