JPH10289574A - 電圧発生回路を有した半導体装置 - Google Patents

電圧発生回路を有した半導体装置

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JPH10289574A
JPH10289574A JP9092022A JP9202297A JPH10289574A JP H10289574 A JPH10289574 A JP H10289574A JP 9092022 A JP9092022 A JP 9092022A JP 9202297 A JP9202297 A JP 9202297A JP H10289574 A JPH10289574 A JP H10289574A
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voltage
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capacitor
semiconductor device
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Miki Yanagawa
幹 柳川
Yasuro Matsuzaki
康郎 松崎
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Fujitsu Ltd
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Fujitsu Ltd
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Abstract

(57)【要約】 【課題】本発明は、昇圧回路或いは基板電圧発生回路の
容量の面積を小さくすることにより、チップ面積の有効
利用を可能にした半導体装置を提供することを目的とす
る。 【解決手段】第１のモードと第２のモードとの少なくと
も２つの異なったモードで動作可能な半導体装置は、所
定の電圧を発生するために出力に第１の電流量を流す能
力を有し、該第１のモード及び該第２のモードで動作す
る第１の電圧発生回路と、該所定の電圧を発生するため
に出力に該第１の電流量より大きな第２の電流量を流す
能力を有し、該第２のモードでのみ動作する第２の電圧
発生回路を含み、該第１の電圧発生回路の該第１の電流
量を該第１のモードの場合よりも該第２のモードの場合
に増加させることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に半導体装置
に関し、詳しくは半導体装置内部で用いられる昇圧回路
或いは基板電圧発生回路に関する。
【０００２】
【従来の技術】半導体装置に於ては一般に、外部から供
給する電源電圧ＶＤＤとグランド電圧ＶＳＳとは異なっ
た電圧を、半導体装置内部で発生する必要がある。例え
ばＤＲＡＭ等の半導体記憶装置に於て、メモリセルを構
成する容量に電位ＶＤＤ（ＨＩＧＨ）を記憶させる場
合、メモリセルに接続されるセルトランジスタを導通さ
せ、このセルトランジスタを介してビット線からメモリ
セルに電荷を供給する。この際、高速にメモリセルを充
電するためには、セルトランジスタのゲートには（ＶＤ
Ｄ＋Ｖｔｈ＋α）の電位を与える必要がある。ここでＶ
ｔｈはセルトランジスタのしきい値電圧であり、電圧Ｖ
ＤＤをメモリセルに充電するためには、電圧ＶＤＤより
もしきい値電圧分だけ高い電位をゲートに与える必要が
ある。またαはメモリセルを高速に充電するためのオー
バードライブ分の電圧であり、このオーバードライブ分
だけ高い電位をゲートに供給することにより、高速な充
電が可能になる。
【０００３】このように外部から供給する電源電圧より
高い電圧を内部生成するために、半導体装置内部には昇
圧回路が設けられる。図８は、従来の昇圧回路の一例を
示す。図８の昇圧回路は、第１の昇圧回路２１０、第２
の昇圧回路２２０、昇圧センサ２３０、及びオシレータ
２３１を含む。第１の昇圧回路２１０は、ＮＭＯＳトラ
ンジスタ２１１及び２１２、インバータ２１３及び２１
４、及び容量２１５を含む。第２の昇圧回路２２０は、
ＮＭＯＳトランジスタ２２１及び２２２、ＮＡＮＤ回路
２２３、インバータ２２４、及び容量２２５を含む。な
お容量２１５及び容量２２５は一般に、トランジスタの
ソースとドレインとを結合したノードを一端とし、トラ
ンジスタのゲートを他端として、ゲートとソース・ドレ
インとの間の間隙を用いて容量としている。
【０００４】第１の昇圧回路２１０は常時動作し、半導
体装置がスタンバイモードにある場合及びアクティブモ
ードにある場合の両方の場合に於て用いられる。第２の
昇圧回路２２０は、半導体装置がアクティブモードにあ
る場合にのみ動作する。第２の昇圧回路２２０に於ける
両モード間の切り替えは、アクティブモードでＨＩＧＨ
になるアクティブ信号を、第２の昇圧回路２２０のＮＡ
ＮＤ回路２２３に入力することで行う。ここでスタンバ
イモードは、半導体装置が待機状態にあるモードであ
り、例えばＤＲＡＭ等の半導体記憶装置であれば、デー
タ書き込み・読み出し等のアクセスを待っている状態に
相当する。またアクティブモードは、半導体装置が動作
状態にあるモードであり、ＤＲＡＭ等の半導体記憶装置
であれば、データ書き込み・読み出し等のアクセスを行
っている状態に相当する。
【０００５】第１の昇圧回路２１０と第２の昇圧回路２
２０の動作は基本的に同一であり、第１の昇圧回路２１
０を例にとってその動作を説明する。第１の昇圧回路２
１０の出力端子ＯＵＴには、昇圧電圧ＶＤＨが生成され
る。半導体装置内部で、この出力端子ＯＵＴからの電流
が消費されると、昇圧電圧ＶＤＨが下降する。昇圧セン
サ２３０は、昇圧電圧ＶＤＨを監視しており、昇圧電圧
ＶＤＨが所定のしきい値電圧より低くなるとオシレータ
２３１を駆動する。このオシレータ２３１が駆動するこ
とによって、第１の昇圧回路２１０の出力である昇圧電
圧ＶＤＨを所定のしきい値電圧以上に押し上げる。
【０００６】具体的には、まずオシレータ２３１の出力
がＬＯＷにあるとき、インバータ２１４の出力はＬＯＷ
である。このときダイオードとして動作するＮＭＯＳト
ランジスタ２１１に電流が流れ、ノードＡの電位は、電
源電圧ＶＤＤよりＮＭＯＳトランジスタ２１１のしきい
値電圧Ｖｔｈだけ低い電位（ＶＤＤ−Ｖｔｈ）となる。
次にオシレータ２３１の出力がＨＩＧＨになると、イン
バータ２１４の出力はＨＩＧＨ（電位ＶＤＤ）になる。
インバータ２１４の出力はノードＡに容量結合されてい
るので、ノードＡの電位は（２ＶＤＤ−Ｖｔｈ）とな
る。このとき昇圧電圧ＶＤＨはノードＡの電位より低い
電位にあり、ＮＭＯＳトランジスタ２１２が導通され
る。従って、ノードＡの電荷が出力端子ＯＵＴに供給さ
れて、昇圧電圧ＶＤＨが上昇する。
【０００７】オシレータ２３１がＨＩＧＨ及びＬＯＷの
間を繰り返し切り替わることによって、以上の動作が複
数回繰り返され、昇圧電圧ＶＤＨが所定のしきい値電圧
以上にまで押し上げられる。昇圧電圧ＶＤＨが所定のし
きい値電圧以上になると、昇圧センサ２３０によって制
御されるオシレータ２３１の動作が停止する。
【０００８】
【発明が解決しようとする課題】スタンバイモードに於
ては、第１の昇圧回路２１０が動作する。スタンバイモ
ードに於ては半導体装置内部での電流消費量が少ないた
めに、昇圧電圧ＶＤＨの変化が緩慢かつ小さい。このた
め第１の昇圧回路２１０の電流供給能力は小さくてかま
わない。また第１の昇圧回路２１０自体での電力消費を
極力少なくすることが望ましい。従って、第１の昇圧回
路２１０の容量２１５は比較的小さな容量で、また容量
２１５を駆動するドライバであるインバータ２１４は駆
動能力の比較的小さなもので良い。
【０００９】第２の昇圧回路２２０はアクティブモード
での動作用に設けられている。アクティブモードに於て
は半導体装置内部での電流消費量が大きいために、昇圧
電圧ＶＤＨの変化が急激かつ大きい。このため第２の昇
圧回路２２０の電流供給能力は大きい必要がある。従っ
て、第２の昇圧回路２２０の容量２２５は比較的大きな
容量で、また容量２２５を駆動するドライバであるイン
バータ２２４は駆動能力の比較的大きなものが必要とな
る。なお第１の昇圧回路２１０は、アクティブモードに
於ても用いられるが、これはアクティブモードにおける
電流供給能力を少しでも向上させるために、第１の昇圧
回路２１０の有効利用をはかるものである。
【００１０】第１の昇圧回路２１０の容量２１５と第２
の昇圧回路２２０の容量２２５との面積の比率は、例え
ば約１：２から１：４であり、両容量の面積は数千平方
μｍにも達する。従って容量２１５と容量２２５の面
積、特に容量２２５のチップ内での面積は、全チップ面
積のかなりのパーセンテージを占めることになる。この
容量２２５の面積が、チップサイズが大きくなることの
大きな一つの要因となっている。
【００１１】また同一の問題点が、昇圧回路と同様の構
成でグランド電位よりも低い電位を発生する基板電圧発
生回路に於ても存在する。従って、本発明の目的は、昇
圧回路或いは基板電圧発生回路の容量の面積を小さくす
ることにより、チップ面積の有効利用を可能にした半導
体装置を提供することである。
【００１２】
【課題を解決するための手段】請求項１の発明に於て
は、第１のモードと第２のモードとの少なくとも２つの
異なったモードで動作可能な半導体装置は、所定の電圧
を発生するために出力に第１の電流量を流す能力を有
し、該第１のモード及び該第２のモードで動作する第１
の電圧発生回路と、該所定の電圧を発生するために出力
に該第１の電流量より大きな第２の電流量を流す能力を
有し、該第２のモードでのみ動作する第２の電圧発生回
路を含み、該第１の電圧発生回路の該第１の電流量を該
第１のモードの場合よりも該第２のモードの場合に増加
させることを特徴とする。
【００１３】上記発明に於ては、第１のモード及び第２
のモードで動作する第１の電圧発生回路に於て、第１の
モードの場合よりも第２のモードの場合に第１の電圧発
生回路の出力電流駆動量を増大させることによって、第
２のモードで動作する第２の電圧発生回路の負担を軽減
することが出来る。従って、第２の電圧発生回路内で使
用される容量の面積を小さく設計することが出来る。
【００１４】請求項２の発明に於ては、請求項１記載の
半導体装置に於て、前記第１の電圧発生回路は、供給さ
れた電圧に基づいて前記所定の電圧を発生するための第
１の容量と、少なくとも前記第１のモードで該第１の容
量を駆動する第１のドライバ回路と、前記第２のモード
でのみ該第１の容量を駆動する第２のドライバ回路を含
むことを特徴とする。
【００１５】上記発明に於ては、少なくとも第１のモー
ドで第１の容量を駆動する第１のドライバ回路と、第２
のモードで第１の容量を駆動する第２のドライバ回路を
設けることによって、第１のモードの場合よりも第２の
モードの場合に第１の電圧発生回路の出力電流駆動量を
増大させることが出来る。請求項３の発明に於ては、請
求項２記載の半導体装置に於て、前記第２のドライバ回
路の電流駆動力が前記第１のドライバ回路の電流駆動力
よりも大きいことを特徴とする。
【００１６】上記発明に於ては、第２のドライバ回路の
電流駆動力が第１のドライバ回路の電流駆動力よりも大
きいので、第１のモードの場合よりも第２のモードの場
合に第１の電圧発生回路の出力電流駆動量を増大させる
ことが出来る。請求項４の発明に於ては、請求項２記載
の半導体装置に於て、前記第２のドライバ回路の出力
は、前記第１のモードに於てはハイインピーダンス状態
であることを特徴とする。
【００１７】上記発明に於ては、第１のドライバ回路と
第２のドライバ回路との間で、第１のモードに於て出力
の衝突が起こらない。請求項５の発明に於ては、請求項
２記載の半導体装置に於て、前記第１のドライバ回路の
出力は、前記第２のモードに於てはハイインピーダンス
状態であることを特徴とする。
【００１８】上記発明に於ては、第１のドライバ回路と
第２のドライバ回路との間で、第２のモードに於て出力
の衝突が起こらない。請求項６の発明に於ては、請求項
２記載の半導体装置に於て、前記第２の電圧発生回路
は、供給された電圧に基づいて前記所定の電圧を発生す
るための第２の容量と、前記第２のモードで該第２の容
量を駆動する第３のドライバ回路を含み、該第２の容量
は、前記第２のドライバ回路が存在することによって、
比較的小さな容量を有するよう構成可能であることを特
徴とする。
【００１９】上記発明に於ては、第２のドライバ回路が
存在することによって、第２の容量を比較的小さな容量
を有するように構成可能である。従って、第２の電圧発
生回路内で使用される第２の容量の面積を小さく設計す
ることが出来る。請求項７の発明に於ては、請求項１乃
至６のいずれか一項記載の半導体装置に於て、前記第１
の電圧発生回路と前記第２の電圧発生回路は、供給され
る電圧に基づいて、該供給される電圧より高い電圧を生
成するための昇圧回路であることを特徴とする。
【００２０】上記発明に於ては、半導体装置の昇圧回路
に於て使用される容量の面積を小さくすることにより、
チップ面積の有効利用をはかることが出来る。請求項８
の発明に於ては、請求項１乃至６のいずれか一項記載の
半導体装置に於て、前記第１の電圧発生回路と前記第２
の電圧発生回路は、供給される電圧に基づいて、該供給
される電圧より低い電圧を生成するための回路であるこ
とを特徴とする。
【００２１】上記発明に於ては、半導体装置の基板電圧
発生回路に於て使用される容量の面積を小さくすること
により、チップ面積の有効利用をはかることが出来る。
請求項９の発明に於ては、スタンバイモードとアクティ
ブモードとの少なくとも２つの異なったモードで動作可
能な半導体装置は、第１の電流供給能力を有し、該スタ
ンバイモード及び該アクティブモードで動作する第１の
昇圧回路と、該第１の電流供給能力より大きな第２の電
流供給能力を有し、該アクティブモードでのみ動作する
第２の昇圧回路を含み、該第１の昇圧回路は、電源電圧
に基づいて該電源電圧より高い電圧を発生するための第
１の昇圧用容量と、少なくとも該スタンバイモードで該
第１の昇圧用容量を駆動する第１のドライバ回路と、該
アクティブモードでのみ該第１の昇圧用容量を駆動する
第２のドライバ回路を含み、該第１の電流供給能力は、
該スタンバイモードの場合よりも該アクティブモードの
場合の方が高いことを特徴とする。
【００２２】上記発明に於ては、第１の昇圧回路に、ス
タンバイモード用のドライバ回路とアクティブモード用
のドライバ回路とを設けることにより、アクティブモー
ド時に第１の昇圧回路の電流供給能力を増大させ、第２
の昇圧回路の負担を軽減することが出来る。請求項１０
の発明に於ては、請求項９記載の半導体装置に於て、前
記第２の昇圧回路は、前記電源電圧に基づいて該電源電
圧より高い電圧を発生するための第２の昇圧用容量と、
該アクティブモードで該第２の昇圧用容量を駆動する第
３のドライバ回路を含み、該第２の昇圧用容量は、前記
第２のドライバ回路が存在することによって、比較的小
さな容量を有するよう構成可能であることを特徴とす
る。
【００２３】上記発明に於ては、第２の昇圧回路の負担
を軽減することが出来るので、第２の昇圧回路で使用さ
れる昇圧用容量の面積を小さくして、チップ面積の有効
利用をはかることが出来る。請求項１１の発明に於て
は、スタンバイモードとアクティブモードとの少なくと
も２つの異なったモードで動作可能な半導体装置は、第
１の電流引込能力を有し、該スタンバイモード及び該ア
クティブモードで動作する第１の基板電圧発生回路と、
該第１の電流引込能力より大きな第２の電流引込能力を
有し、該アクティブモードでのみ動作する第２の基板電
圧発生回路を含み、該第１の基板電圧発生回路は、グラ
ンド電圧に基づいて該グランド電圧より低い電圧を発生
するための第１の容量と、少なくとも該スタンバイモー
ドで該第１の容量を駆動する第１のドライバ回路と、該
アクティブモードでのみ該第１の容量を駆動する第２の
ドライバ回路を含み、該第１の電流引込能力は、該スタ
ンバイモードの場合よりも該アクティブモードの場合の
方が高いことを特徴とする。
【００２４】上記発明に於ては、第１の基板電圧発生回
路に、スタンバイモード用のドライバ回路とアクティブ
モード用のドライバ回路とを設けることにより、アクテ
ィブモード時に第１の基板電圧発生回路の電流引込能力
を増大させ、第２の基板電圧発生回路の負担を軽減する
ことが出来る。請求項１２の発明に於ては、請求項１１
記載の半導体装置に於て、前記第２の基板電圧発生回路
は、前記グランド電圧に基づいて該グランド電圧より低
い電圧を発生するための第２の容量と、該アクティブモ
ードで該第２の容量を駆動する第３のドライバ回路を含
み、該第２の容量は、前記第２のドライバ回路が存在す
ることによって、比較的小さな容量を有するよう構成可
能であることを特徴とする。
【００２５】上記発明に於ては、第２の基板電圧発生回
路の負担を軽減することが出来るので、第２の基板電圧
発生回路で使用される容量の面積を小さくして、チップ
面積の有効利用をはかることが出来る。
【００２６】
【発明の実施の形態】以下に、本発明の実施例を添付の
図面を用いて説明する。図１は、本発明による昇圧回路
の第１の実施例を示す。図１の昇圧回路１は、第１の昇
圧回路１０、第２の昇圧回路２０、昇圧センサ３０、オ
シレータ３１、及び駆動力制御回路４０を含む。第１の
昇圧回路１０は、ＮＭＯＳトランジスタ１１及び１２、
インバータ１３乃至１５、及び容量１６を含む。第２の
昇圧回路２０は、ＮＭＯＳトランジスタ２１及び２２、
ＮＡＮＤ回路２３、インバータ２４及び２５、及び容量
２６を含む。また駆動力制御回路４０は、ＰＭＯＳトラ
ンジスタ４１、ＮＭＯＳトランジスタ４２、インバータ
４３、ＮＡＮＤ回路４４、及びＮＯＲ回路４５を含む。
なお説明の都合上、駆動力制御回路４０は第１の昇圧回
路１０とは別個に設けられたものとして説明するが、当
然ながら、駆動力制御回路４０を第１の昇圧回路１０の
一部と見做すことも出来る。
【００２７】第１の昇圧回路１０は常時動作し、半導体
装置がスタンバイモードにある場合及びアクティブモー
ドにある場合の両方の場合に於て用いられる。第２の昇
圧回路２０は、半導体装置がアクティブモードにある場
合にのみ動作する。駆動力制御回路４０は、アクティブ
モードの場合にのみ動作するものであり、第１の昇圧回
路１０の電流供給能力を増強する働きを有する。第２の
昇圧回路２０及び駆動力制御回路４０に於ける両モード
間の切り替えは、アクティブモードでＨＩＧＨになるア
クティブ信号を、駆動力制御回路４０及び第２の昇圧回
路２０に入力することで行う。
【００２８】第１の昇圧回路１０及び第２の昇圧回路２
０自体の動作は、図８の昇圧回路と同様である。即ち、
例えば第１の昇圧回路１０の出力端子ＯＵＴには、昇圧
電圧ＶＤＨが生成される。半導体装置内部で、この出力
端子ＯＵＴからの電流が消費されると、昇圧電圧ＶＤＨ
が下降する。昇圧センサ３０は、昇圧電圧ＶＤＨを監視
しており、昇圧電圧ＶＤＨが所定のしきい値電圧より低
くなるとオシレータ３１を駆動する。このオシレータ３
１が駆動することによって、第１の昇圧回路１０の出力
である昇圧電圧ＶＤＨを所定のしきい値電圧以上に押し
上げる。
【００２９】具体的には、まずオシレータ３１の出力が
ＨＩＧＨにあるとき、インバータ１５の出力はＬＯＷで
ある。このときダイオードとして動作するＮＭＯＳトラ
ンジスタ１１に電流が流れ、ノードＡの電位は、電源電
圧ＶＤＤよりＮＭＯＳトランジスタ１１のしきい値電圧
Ｖｔｈだけ低い電位（ＶＤＤ−Ｖｔｈ）となる。次にオ
シレータ３１の出力がＬＯＷになると、インバータ１５
の出力はＨＩＧＨ（電位ＶＤＤ）になる。インバータ１
５の出力はノードＡに容量結合されているので、ノード
Ａの電位は（２ＶＤＤ−Ｖｔｈ）となる。このとき昇圧
電圧ＶＤＨはノードＡの電位より低い電位にあり、ＮＭ
ＯＳトランジスタ１２が導通される。従って、ノードＡ
の電荷が出力端子ＯＵＴに供給されて、昇圧電圧ＶＤＨ
が上昇する。
【００３０】オシレータ３１がＨＩＧＨ及びＬＯＷの間
を繰り返し切り替わることによって、以上の動作が複数
回繰り返され、昇圧電圧ＶＤＨが所定のしきい値電圧以
上にまで押し上げられる。昇圧電圧ＶＤＨが所定のしき
い値電圧以上になると、昇圧センサ３０によって制御さ
れるオシレータ３１の動作が停止する。第２の昇圧回路
２０の動作は、ＮＡＮＤ回路２３がアクティブ信号がＨ
ＩＧＨの場合にオシレータ３１の出力に対するインバー
タとして動作し、アクティブ信号がＬＯＷのときに第２
の昇圧回路２０を非動作状態にすることを除けば、第１
の昇圧回路１０の動作と同様である。また第１の昇圧回
路１０及び第２の昇圧回路２０に於ては、図８の昇圧回
路と比較して直列接続されるインバータが一つ付加され
ているが、これは駆動力制御回路４０とゲート遅延量を
合わせるためのものであり動作に関わる本質的な要素で
はない。
【００３１】第１の昇圧回路１０に於て、容量１６を駆
動するインバータ１５は、スタンバイモードに於ける必
要電流供給量を満足させればよいので、比較的駆動力の
小さいドライバである。第１の昇圧回路１０は、更にア
クティブモードに於ても動作し、その際には駆動力制御
回路４０によってその電流供給能力が増強される。
【００３２】駆動力制御回路４０に於て、アクティブモ
ードの場合、ＮＡＮＤ回路４４及びＮＯＲ回路４５がイ
ンバータとして動作する。従って、第１の昇圧回路１０
のインバータ１３の出力が、ＮＡＮＤ回路４４及びＮＯ
Ｒ回路４５によって反転され、ＰＭＯＳトランジスタ４
１とＮＭＯＳトランジスタ４２のゲートに入力される。
ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４２
は、ゲート入力に対するインバータを構成するので、駆
動力制御回路４０の出力は、第１の昇圧回路１０のイン
バータ１５と同相の信号となる。この駆動力制御回路４
０の出力が、第１の昇圧回路１０の容量１６に接続され
て、容量１６を駆動する。
【００３３】従って第１の昇圧回路１０では、アクティ
ブモードに於てインバータ１５が容量１６を駆動すると
共に、駆動力制御回路４０の出力トランジスタであるＰ
ＭＯＳトランジスタ４１が、第１の昇圧回路１０の容量
１６を駆動することになる。ＰＭＯＳトランジスタ４１
及びＮＭＯＳトランジスタ４２は、ゲート幅が広く内部
抵抗が少ないトランジスタであり、インバータ１５に比
較して大きな電流駆動力を有する。
【００３４】従って、インバータ１５内部の出力トラン
ジスタ（図示せず）からの電流に加えて、駆動力制御回
路４０のＰＭＯＳトランジスタ４１からの大きな電流が
容量１６に供給され、その電流量に応じた速度で容量１
６が充電され、更にその容量１６の電荷が出力端子ＯＵ
Ｔに供給される。これにより出力端子ＯＵＴに供給され
る電荷量は、インバータ１５の駆動力とＰＭＯＳトラン
ジスタ４１の大きな駆動力との和に応じたものとなり、
第１の昇圧回路１０はアクティブモードに於て大きな電
流供給能力を有することになる。
【００３５】スタンバイモードの場合、駆動力制御回路
４０のＮＡＮＤ回路４４の出力はＨＩＧＨ固定となり、
ＮＯＲ回路４５の出力はＬＯＷ固定となる。このときＰ
ＭＯＳトランジスタ４１及びＮＭＯＳトランジスタ４２
は共にオフとなり、駆動力制御回路４０の出力は浮遊状
態となる。従って、スタンバイモードの場合に駆動力制
御回路４０が第１の昇圧回路１０の動作を妨害すること
はない。
【００３６】このように図１の昇圧回路１に於ては、ス
タンバイモードに於ては第１の昇圧回路１０のみが動作
して、小さな電流供給能力で昇圧電圧ＶＤＨを供給す
る。アクティブモードに於ては、第２の昇圧回路２０が
動作して大きな電流供給能力で昇圧電圧ＶＤＨを供給す
ると共に、駆動力制御回路４０によって駆動力を増強さ
れた第１の昇圧回路１０が、大きな電流供給能力で昇圧
電圧ＶＤＨを供給する。従って、図８の従来の第２の昇
圧回路２２０の容量２２５と比較して、本発明の第２の
昇圧回路２０の容量２６の面積を小さくしても、全体と
しては従来の昇圧回路と同等のアクティブモード時電流
供給能力を確保することが出来る。即ち、第１の昇圧回
路１０の電流供給能力が増強された分、第２の昇圧回路
２０の容量２６の面積を小さくすることが出来る。
【００３７】例えば、駆動力制御回路４０の駆動力が第
２の昇圧回路２０のインバータ２５の駆動力と同等だと
すると、第１の昇圧回路１０の容量１６の面積分だけ、
第２の昇圧回路２０の容量２６の面積を少なくすること
が出来る。従って、従来は面積比が例えば１：３であっ
たのに比較して、容量１６及び容量２６の面積比を１：
２程度にまで抑さえて、その分だけ必要なチップ占有面
積を削減することが出来る。
【００３８】図２は、本発明による昇圧回路の第２の実
施例を示す。図２に於て、図１と同一の構成要素は同一
の参照番号で参照され、その説明は省略する。図２の昇
圧回路１Ａは、第１の昇圧回路１０Ａ、第２の昇圧回路
２０、昇圧センサ３０、オシレータ３１、及び駆動力制
御回路４０を含む。第１の昇圧回路１０Ａ以外の構成要
素は、図１の昇圧回路１のものと同一である。
【００３９】図２に於て、第１の昇圧回路１０Ａは、Ｎ
ＭＯＳトランジスタ１１及び１２、インバータ１３、制
御回路５０、及び容量１６を含む。制御回路５０以外の
構成要素は、図１の第１の昇圧回路１０と同一の構成要
素である。制御回路５０は、ＰＭＯＳトランジスタ５
１、ＮＭＯＳトランジスタ５２、インバータ５３、ＮＡ
ＮＤ回路５４、及びＮＯＲ回路５５を含む。制御回路５
０に於て、スタンバイモードの場合、ＮＡＮＤ回路５４
及びＮＯＲ回路５５がインバータとして動作する。従っ
て、インバータ１３の出力が、ＮＡＮＤ回路５４及びＮ
ＯＲ回路５５によって反転され、ＰＭＯＳトランジスタ
５１とＮＭＯＳトランジスタ５２のゲートに入力され
る。ＰＭＯＳトランジスタ５１とＮＭＯＳトランジスタ
５２は、ゲート入力に対するインバータを構成するの
で、インバータ１３と同相の信号が容量１６に供給され
ることになる。
【００４０】従ってスタンバイモードの場合、第１の昇
圧回路１０Ａは、図１の第１の昇圧回路１０と同様の動
作をして、昇圧電圧ＶＤＨを生成する。アクティブモー
ドの場合、制御回路５０のＮＡＮＤ回路５４の出力はＨ
ＩＧＨ固定となり、ＮＯＲ回路４５の出力はＬＯＷ固定
となる。このときＰＭＯＳトランジスタ４１及びＮＭＯ
Ｓトランジスタ４２は共にオフとなり、制御回路５０の
出力は浮遊状態となる。従って、アクティブモードの場
合には、駆動力制御回路４０のみが、第１の昇圧回路１
０Ａの容量１６を駆動することになる。
【００４１】即ち、図１の場合と異なり図２の第１の昇
圧回路１０Ａは、アクティブモードの場合には、それ自
身では容量１６を駆動しない。アクティブモードの場合
には、駆動力制御回路４０のみが、第１の昇圧回路１０
Ａの容量１６を駆動することになる。図１のような構成
の場合には、若干の信号遅延量の差異等によって、第１
の昇圧回路１０のインバータ１５の出力と駆動力制御回
路４０の出力とが、互いに衝突する可能性がある。それ
に対して図２のような構成とすれば、スタンバイモード
の場合には制御回路５０が容量１６を駆動し、アクティ
ブモードの場合には駆動力制御回路４０が容量１６を駆
動するので、このような衝突の可能性を排除することが
出来る。
【００４２】以下に、本発明の昇圧回路を、ＤＲＡＭ等
の半導体記憶装置に応用した場合の実施例を示す。図３
は、本発明の昇圧回路１或いは１Ａを適用した半導体記
憶装置の構成図を示す。図３の半導体記憶装置６０は、
内部電圧発生回路６１、コマンドバッファ／デコーダ６
２、アドレスバッファ６３、ワードデコーダ６４、コラ
ムデコーダ６５、メモリセル回路６６、及びデータ入出
力バッファ６７を含む。なお図３に示す半導体記憶装置
６０の構成は、本発明を説明するために必要な概略の構
成要素のみを含むものである。
【００４３】内部電圧発生回路６１は、本発明の昇圧回
路１或いは１Ａを含むものであり、外部から電源電圧Ｖ
ＤＤを受け取り昇圧電圧ＶＤＨを生成する。昇圧回路１
或いは１Ａのモード間での動作切り替えは、コマンドバ
ッファ／デコーダ６２から供給されるアクティブ信号に
よって行われる。アクティブ信号は、アクティブモード
でＨＩＧＨ、スタンバイモードではＬＯＷになる信号で
ある。内部電圧発生回路６１が生成した昇圧電圧ＶＤＨ
は、ワードデコーダ６４に供給される。
【００４４】コマンドバッファ／デコーダ６２は、コマ
ンド入力を受け取りデコードすることで、半導体記憶装
置６０の各内部回路をコマンドに応じて制御する。これ
によって、メモリセル回路６６に対するデータ読み出し
やデータ書き込みの動作が制御される。またコマンド入
力をデコード解釈した結果がアクティブモードを示す場
合には、アクティブ信号をＨＩＧＨにする。
【００４５】アドレスバッファ６３に入力されたアドレ
ス信号は、ワードデコーダ６４及びコラムデコーダ６５
に供給されて、このワードデコーダ６４及びコラムデコ
ーダ６５がメモリセル回路６６の指定されたアドレスを
アクセスする。メモリセル回路６６の指定されたアドレ
スから読み出されたデータは、データ入出力バッファ６
７を介して外部に出力される。また外部からデータ入出
力バッファ６７に入力されたデータは、メモリセル回路
６６の指定されたアドレスに書き込まれる。
【００４６】この例に於てワードデコーダ６４は、ワー
ド線を駆動するワードドライバを含むものであり、選択
されたワード線の電位を昇圧電圧ＶＤＨにする。図４
は、ワードドライバによるメモリセルのアクセスを説明
するための回路図である。図４のワードドライバ７０
は、図３のワードデコーダ６４に内蔵されるものであ
り、ワード選択信号が選択（ＬＯＷ）になると、ＰＭＯ
Ｓトランジスタ７１及びＮＭＯＳトランジスタ７２が各
々オン及びオフになり、昇圧電圧ＶＤＨをワード線ＷＬ
に供給する。ワード線ＷＬは、図３のメモリセル回路６
６に内蔵されるセルトランジスタ７５のゲートに接続さ
れる。ワード線ＷＬが昇圧電圧ＶＤＨになると、セルト
ランジスタ７５が導通され、ビット線ＢＬ及びメモリセ
ル７６との間でデータ書き込み或いはデータ読み出しが
行われる。前述のように、メモリセル７６にビット線Ｂ
ＬのＨＩＧＨデータ（電位ＶＤＤ）を高速に書き込むた
めには、セルトランジスタ７５のゲート入力には昇圧さ
れた電圧（ＶＤＨ）を供給する必要がある。
【００４７】図３の半導体記憶装置に於て、内部電圧発
生回路６１は、スタンバイモードの場合には必要最小限
の小さな電流供給能力で昇圧電圧ＶＤＨを供給する。ア
クティブモードの場合には、メモリセル回路６６での昇
圧電圧ＶＤＨの急激かつ大きな電力消費に対応できるよ
うに、大きな電流供給能力で昇圧電圧ＶＤＨを供給す
る。図１及び図２を参照して説明したように、本発明に
よる内部電圧発生回路６１には、アクティブモードでの
電流供給能力を増強するための機構が設けられているの
で、内部電圧発生回路６１内部の容量面積を比較的小さ
く設計することが出来る。従って、本発明によれば、内
部電圧発生回路６１のチップ内での占有面積を削減する
ことが出来る。
【００４８】図５は、本発明による基板電圧発生回路の
実施例を示す。基板電圧発生回路は、半導体装置に於て
基板の電位をグランド電位よりも低い電位に保つため
に、グランド電位よりも低い電位である基板電圧ＶＢＢ
を生成する。図５の基板電圧発生回路１００は、第１の
基板電圧発生回路８０、第２の基板電圧発生回路９０、
基板電圧センサ１０１、オシレータ１０２、及び駆動力
制御回路４０を含む。第１の基板電圧発生回路８０は、
ＮＭＯＳトランジスタ８１及び８２、インバータ８３乃
至８５、及び容量８６を含む。第２の基板電圧発生回路
９０は、ＮＭＯＳトランジスタ９１及び９２、ＮＡＮＤ
回路９３、インバータ９４及び９５、及び容量９６を含
む。ここで駆動力制御回路４０は図１の駆動力制御回路
４０と同一のものであり、また駆動力制御回路４０以外
の各構成要素は、従来技術の基板電圧発生回路に於て用
いられるものである。
【００４９】第１の基板電圧発生回路８０は常時動作
し、半導体装置がスタンバイモードにある場合及びアク
ティブモードにある場合の両方の場合に於て用いられ
る。第２の基板電圧発生回路９０は、半導体装置がアク
ティブモードにある場合にのみ動作する。駆動力制御回
路４０は、アクティブモードの場合にのみ動作するもの
であり、第１の基板電圧発生回路８０の電流引込能力を
増強する働きを有する。第２の基板電圧発生回路９０及
び駆動力制御回路４０に於ける両モード間の切り替え
は、アクティブモードでＨＩＧＨになるアクティブ信号
を、駆動力制御回路４０及び第２の基板電圧発生回路９
０に入力することで行う。
【００５０】第１の基板電圧発生回路８０及び第２の基
板電圧発生回路９０自体の動作に関して、第１の基板電
圧発生回路８０を例にとって説明する。第１の基板電圧
発生回路８０の出力端子ＯＵＴには、基板電圧ＶＢＢが
生成される。半導体装置内部で基板電位ＶＢＢが上昇し
て所定のしきい値電圧より高くなると、基板電圧ＶＢＢ
を監視している基板電圧センサ１０１が、オシレータ１
０２を駆動する。このオシレータ１０２が駆動すること
によって、第１の基板電圧発生回路８０の出力である基
板電圧ＶＢＢを所定のしきい値電圧以下に引き下げる。
【００５１】具体的には、まずオシレータ１０２の出力
がＬＯＷにあるとき、インバータ８５の出力はＨＩＧＨ
である。このときダイオードとして動作するＮＭＯＳト
ランジスタ８２に電流が流れ、ノードＡの電位は、グラ
ンド電圧ＶＳＳよりＮＭＯＳトランジスタ８２のしきい
値電圧Ｖｔｈだけ高い電位（ＶＳＳ＋Ｖｔｈ）となる。
次にオシレータ１０２の出力がＨＩＧＨになると、イン
バータ８５の出力はＬＯＷ（電位ＶＳＳ）になる。イン
バータ８５の出力はノードＡに容量結合されているの
で、ノードＡの電位は電位ＶＳＳより低い電位となる。
このとき基板電圧ＶＢＢはノードＡの電位より高い電位
にあり、ＮＭＯＳトランジスタ８１が導通される。従っ
て、出力端子ＯＵＴからノードＡに電荷が供給されて、
基板電圧ＶＢＢが下降する。
【００５２】オシレータ１０２がＨＩＧＨ及びＬＯＷの
間を繰り返し切り替わることによって、以上の動作が複
数回繰り返され、基板電圧ＶＢＢが所定のしきい値電圧
以下にまで引き下げられる。基板電圧ＶＢＢが所定のし
きい値電圧以下になると、基板電圧センサ１０１によっ
て制御されるオシレータ１０２の動作が停止する。第２
の基板電圧発生回路９０の動作は、ＮＡＮＤ回路９３が
アクティブ信号がＨＩＧＨの場合にオシレータ１０２の
出力に対するインバータとして動作し、アクティブ信号
がＬＯＷのときに第２の基板電圧発生回路９０を非動作
状態にすることを除けば、第１の基板電圧発生回路８０
の動作と同様である。
【００５３】第１の基板電圧発生回路８０に於て、容量
８６を駆動するインバータ８５は、スタンバイモードに
於ける必要電流引込量を満足させればよいので、比較的
駆動力の小さいドライバである。第１の基板電圧発生回
路８０は、更にアクティブモードに於ても動作し、その
際には駆動力制御回路４０によってその電流引込能力が
増強される。駆動力制御回路４０の詳細な動作は、図１
の場合と同一であるので説明を省略する。
【００５４】従って、第１の基板電圧発生回路８０で
は、アクティブモードに於てインバータ８５が容量８６
を駆動すると共に、駆動力制御回路４０の出力トランジ
スタであるＮＭＯＳトランジスタ４２が、第１の基板電
圧発生回路８０の容量８６を駆動することになる。ＰＭ
ＯＳトランジスタ４１及びＮＭＯＳトランジスタ４２
は、ゲート幅が広く内部抵抗が少ないトランジスタであ
り、インバータ８５に比較して大きな電流駆動力を有す
る。
【００５５】従って、出力端子ＯＵＴから抜き取られる
電荷量は、インバータ８５の駆動力とＮＭＯＳトランジ
スタ４２の大きな駆動力との和に応じたものとなり、第
１の基板電圧発生回路８０はアクティブモードに於て大
きな電流引込能力を有することになる。スタンバイモー
ドの場合、図１の場合と同様に駆動力制御回路４０の出
力は浮遊状態となる。従って、スタンバイモードの場合
に駆動力制御回路４０が第１の基板電圧発生回路８０の
動作を妨害することはない。
【００５６】このように図５の基板電圧発生回路１００
に於ては、スタンバイモードに於ては第１の基板電圧発
生回路８０のみが動作して、小さな電流引込能力で基板
電圧ＶＢＢを提供する。アクティブモードに於ては、第
２の基板電圧発生回路９０が動作して大きな電流引込能
力で基板電圧ＶＢＢを提供すると共に、駆動力制御回路
４０によって駆動力を増強された第１の基板電圧発生回
路８０が、大きな電流引込能力で基板電圧ＶＢＢを提供
する。従って、第１の基板電圧発生回路８０の電流引込
能力が増強された分、第２の基板電圧発生回路９０の容
量９６の面積を小さくすることが出来る。
【００５７】例えば、駆動力制御回路４０の駆動力が第
２の基板電圧発生回路９０のインバータ９５の駆動力と
同等だとすると、第１の基板電圧発生回路８０の容量８
６の面積分だけ、第２の基板電圧発生回路９０の容量９
６の面積を少なくすることが出来る。従って、従来は面
積比が例えば１：３であったのに比較して、容量８６及
び容量９６の面積比を１：２程度にまで抑さえて、その
分だけ必要なチップ占有面積を削減することが出来る。
【００５８】図６は、本発明の基板電圧発生回路１００
を適用した半導体記憶装置の構成図を示す。図６に於
て、図３と同一の構成要素は同一の参照番号で参照さ
れ、その説明は省略する。図６の半導体記憶装置６０Ａ
は、内部電圧発生回路６１Ａ、コマンドバッファ／デコ
ーダ６２、アドレスバッファ６３、ワードデコーダ６
４、コラムデコーダ６５、メモリセル回路６６、及びデ
ータ入出力バッファ６７を含む。
【００５９】内部電圧発生回路６１Ａは、図３の内部電
圧発生回路６１に加えて、本発明の基板電圧発生回路１
００を含むものであり、外部からグランド電圧ＶＳＳを
受け取り基板電圧ＶＢＢを生成する。基板電圧発生回路
１００のモード間での動作切り替えは、コマンドバッフ
ァ／デコーダ６２から供給されるアクティブ信号によっ
て行われる。内部電圧発生回路１００が生成した基板電
圧ＶＢＢは、半導体記憶装置６０Ａの基板に供給され
る。
【００６０】図７は、図６の半導体記憶装置に於ける内
部電圧発生回路６１Ａによる基板電圧ＶＢＢの調節を模
式的に示した図である。図７に於て、Ｐ型の基板１２０
に、Ｐ型領域１２１、Ｎ型領域１２２及び１２４、及び
ゲート１２３が形成され、Ｎ型領域１２４には容量１２
５が接続される。容量１２５はメモリセル回路６６のメ
モリセルを想定し、Ｎ型領域１２２及び１２４とゲート
１２３はメモリセル回路６６のセルトランジスタを想定
している。内部電圧発生回路６１Ａの基板電圧発生回路
１００の出力は、Ｐ型領域１２１に接続されており、基
板１２０に蓄積された電荷を引き抜くことで基板１２０
の電位ＶＢＢを下降させる。基板電圧発生回路１００の
動作は、基板電圧ＶＢＢを検出することで制御される。
基板電位ＶＢＢが所定の電位より高くなると、基板電圧
発生回路１００は、基板１２０に蓄積された電荷を引き
抜くことで基板１２０の電位ＶＢＢを下降させる。これ
によって、基板１２０の電位ＶＢＢを所定の電位に保つ
ことが出来る。
【００６１】図６の半導体記憶装置に於て、内部電圧発
生回路６１Ａは、スタンバイモードの場合には必要最小
限の小さな電流引込能力で基板電圧ＶＢＢを提供する。
アクティブモードの場合には、基板電圧ＶＢＢの急激か
つ大きな変化に対応できるように、大きな電流引込能力
で基板電圧ＶＢＢを供給する。図５を参照して説明した
ように、本発明による内部電圧発生回路６１Ａ（基板電
圧発生回路１００）には、アクティブモードでの電流引
込能力を増強するための機構が設けられているので、内
部電圧発生回路６１Ａ内部の容量面積を比較的小さく設
計することが出来る。従って、本発明によれば、内部電
圧発生回路６１Ａのチップ内での占有面積を削減するこ
とが出来る。
【００６２】本発明は、実施例に基づいて説明された
が、上記実施例に限定されるものではなく、特許請求の
範囲に記載される範囲内で、様々な変形・変更が可能な
ものである。
【００６３】
【発明の効果】請求項１の発明に於ては、第１のモード
及び第２のモードで動作する第１の電圧発生回路に於
て、第１のモードの場合よりも第２のモードの場合に第
１の電圧発生回路の出力電流駆動量を増大させることに
よって、第２のモードで動作する第２の電圧発生回路の
負担を軽減することが出来る。従って、第２の電圧発生
回路内で使用される容量の面積を小さく設計することが
出来る。
【００６４】請求項２の発明に於ては、少なくとも第１
のモードで第１の容量を駆動する第１のドライバ回路
と、第２のモードで第１の容量を駆動する第２のドライ
バ回路を設けることによって、第１のモードの場合より
も第２のモードの場合に第１の電圧発生回路の出力電流
駆動量を増大させることが出来る。請求項３の発明に於
ては、第２のドライバ回路の電流駆動力が第１のドライ
バ回路の電流駆動力よりも大きいので、第１のモードの
場合よりも第２のモードの場合に第１の電圧発生回路の
出力電流駆動量を増大させることが出来る。
【００６５】請求項４の発明に於ては、第１のドライバ
回路と第２のドライバ回路との間で、第１のモードに於
て出力の衝突が起こらない。請求項５の発明に於ては、
第１のドライバ回路と第２のドライバ回路との間で、第
２のモードに於て出力の衝突が起こらない。請求項６の
発明に於ては、第２のドライバ回路が存在することによ
って、第２の容量を比較的小さな容量を有するように構
成可能である。従って、第２の電圧発生回路内で使用さ
れる第２の容量の面積を小さく設計することが出来る。
【００６６】請求項７の発明に於ては、半導体装置の昇
圧回路に於て使用される容量の面積を小さくすることに
より、チップ面積の有効利用をはかることが出来る。請
求項８の発明に於ては、半導体装置の基板電圧発生回路
に於て使用される容量の面積を小さくすることにより、
チップ面積の有効利用をはかることが出来る。
【００６７】請求項９の発明に於ては、第１の昇圧回路
に、スタンバイモード用のドライバ回路とアクティブモ
ード用のドライバ回路とを設けることにより、アクティ
ブモード時に第１の昇圧回路の電流供給能力を増大さ
せ、第２の昇圧回路の負担を軽減することが出来る。請
求項１０の発明に於ては、第２の昇圧回路の負担を軽減
することが出来るので、第２の昇圧回路で使用される昇
圧用容量の面積を小さくして、チップ面積の有効利用を
はかることが出来る。
【００６８】請求項１１の発明に於ては、第１の基板電
圧発生回路に、スタンバイモード用のドライバ回路とア
クティブモード用のドライバ回路とを設けることによ
り、アクティブモード時に第１の基板電圧発生回路の電
流引込能力を増大させ、第２の基板電圧発生回路の負担
を軽減することが出来る。請求項１２の発明に於ては、
第２の基板電圧発生回路の負担を軽減することが出来る
ので、第２の基板電圧発生回路で使用される容量の面積
を小さくして、チップ面積の有効利用をはかることが出
来る。
【図面の簡単な説明】
【図１】本発明による昇圧回路の第１の実施例を示す回
路図である。
【図２】本発明による昇圧回路の第２の実施例を示す回
路図である。
【図３】本発明の昇圧回路を適用した半導体記憶装置の
構成図である。
【図４】ワードドライバによるメモリセルに対するアク
セスを説明するための回路図である。
【図５】本発明による基板電圧発生回路の実施例を示す
回路図である。
【図６】本発明の基板電圧発生回路を適用した半導体記
憶装置の構成図である。
【図７】図６の半導体記憶装置の内部電圧発生回路によ
る基板電圧ＶＢＢの調節を模式的に示した図である。
【図８】従来の昇圧回路の一例を示す回路図である。
【符号の説明】
１ 昇圧回路 １０、１０Ａ 第１の昇圧回路 ２０ 第２の昇圧回路 ３０ 昇圧センサ ３１ オシレータ ４０ 駆動力制御回路 ６０、６０Ａ 半導体記憶装置 ６１、６１Ａ 内部電圧発生回路 ６２ コマンドバッファ／デコーダ ６３ アドレスバッファ ６４ ワードデコーダ ６５ コラムデコーダ ６６ メモリセル回路 ６７ データ入出力バッファ ７０ ワードドライバ ７５ セルトランジスタ ７６ メモリセル ８０ 第１の基板電圧発生回路 ９０ 第２の基板電圧発生回路 １００ 基板電圧発生回路 １０１ 基板電圧センサ １０２ オシレータ １２０ Ｐ型基板 １２１ Ｐ型領域 １２２ Ｎ型領域 １２３ ゲート １２４ Ｎ型領域 １２５ メモリセル ２１０ 第１の昇圧回路 ２２０ 第２の昇圧回路 ２３０ 昇圧センサ ２３１ オシレータ

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】第１のモードと第２のモードとの少なくと
    も２つの異なったモードで動作可能な半導体装置であっ
    て、 所定の電圧を発生するために出力に第１の電流量を流す
    能力を有し、該第１のモード及び該第２のモードで動作
    する第１の電圧発生回路と、 該所定の電圧を発生するために出力に該第１の電流量よ
    り大きな第２の電流量を流す能力を有し、該第２のモー
    ドでのみ動作する第２の電圧発生回路を含み、該第１の
    電圧発生回路の該第１の電流量を該第１のモードの場合
    よりも該第２のモードの場合に増加させることを特徴と
    する半導体装置。
  2. 【請求項２】前記第１の電圧発生回路は、 供給された電圧に基づいて前記所定の電圧を発生するた
    めの第１の容量と、 少なくとも前記第１のモードで該第１の容量を駆動する
    第１のドライバ回路と、 前記第２のモードでのみ該第１の容量を駆動する第２の
    ドライバ回路を含むことを特徴とする請求項１記載の半
    導体装置。
  3. 【請求項３】前記第２のドライバ回路の電流駆動力が前
    記第１のドライバ回路の電流駆動力よりも大きいことを
    特徴とする請求項２記載の半導体装置。
  4. 【請求項４】前記第２のドライバ回路の出力は、前記第
    １のモードに於てはハイインピーダンス状態であること
    を特徴とする請求項２記載の半導体装置。
  5. 【請求項５】前記第１のドライバ回路の出力は、前記第
    ２のモードに於てはハイインピーダンス状態であること
    を特徴とする請求項２記載の半導体装置。
  6. 【請求項６】前記第２の電圧発生回路は、 供給された電圧に基づいて前記所定の電圧を発生するた
    めの第２の容量と、 前記第２のモードで該第２の容量を駆動する第３のドラ
    イバ回路を含み、該第２の容量は、前記第２のドライバ
    回路が存在することによって、比較的小さな容量を有す
    るよう構成可能であることを特徴とする請求項２記載の
    半導体装置。
  7. 【請求項７】前記第１の電圧発生回路と前記第２の電圧
    発生回路は、供給される電圧に基づいて、該供給される
    電圧より高い電圧を生成するための昇圧回路であること
    を特徴とする請求項１乃至６のいずれか一項記載の半導
    体装置。
  8. 【請求項８】前記第１の電圧発生回路と前記第２の電圧
    発生回路は、供給される電圧に基づいて、該供給される
    電圧より低い電圧を生成するための回路であることを特
    徴とする請求項１乃至６のいずれか一項記載の半導体装
    置。
  9. 【請求項９】スタンバイモードとアクティブモードとの
    少なくとも２つの異なったモードで動作可能な半導体装
    置であって、 第１の電流供給能力を有し、該スタンバイモード及び該
    アクティブモードで動作する第１の昇圧回路と、 該第１の電流供給能力より大きな第２の電流供給能力を
    有し、該アクティブモードでのみ動作する第２の昇圧回
    路を含み、該第１の昇圧回路は、 電源電圧に基づいて該電源電圧より高い電圧を発生する
    ための第１の昇圧用容量と、 少なくとも該スタンバイモードで該第１の昇圧用容量を
    駆動する第１のドライバ回路と、 該アクティブモードでのみ該第１の昇圧用容量を駆動す
    る第２のドライバ回路を含み、該第１の電流供給能力
    は、該スタンバイモードの場合よりも該アクティブモー
    ドの場合の方が高いことを特徴とする半導体装置。
  10. 【請求項１０】前記第２の昇圧回路は、 前記電源電圧に基づいて該電源電圧より高い電圧を発生
    するための第２の昇圧用容量と、 該アクティブモードで該第２の昇圧用容量を駆動する第
    ３のドライバ回路を含み、該第２の昇圧用容量は、前記
    第２のドライバ回路が存在することによって、比較的小
    さな容量を有するよう構成可能であることを特徴とする
    請求項９記載の半導体装置。
  11. 【請求項１１】スタンバイモードとアクティブモードと
    の少なくとも２つの異なったモードで動作可能な半導体
    装置であって、 第１の電流引込能力を有し、該スタンバイモード及び該
    アクティブモードで動作する第１の基板電圧発生回路
    と、 該第１の電流引込能力より大きな第２の電流引込能力を
    有し、該アクティブモードでのみ動作する第２の基板電
    圧発生回路を含み、該第１の基板電圧発生回路は、 グランド電圧に基づいて該グランド電圧より低い電圧を
    発生するための第１の容量と、 少なくとも該スタンバイモードで該第１の容量を駆動す
    る第１のドライバ回路と、 該アクティブモードでのみ該第１の容量を駆動する第２
    のドライバ回路を含み、該第１の電流引込能力は、該ス
    タンバイモードの場合よりも該アクティブモードの場合
    の方が高いことを特徴とする半導体装置。
  12. 【請求項１２】前記第２の基板電圧発生回路は、 前記グランド電圧に基づいて該グランド電圧より低い電
    圧を発生するための第２の容量と、 該アクティブモードで該第２の容量を駆動する第３のド
    ライバ回路を含み、該第２の容量は、前記第２のドライ
    バ回路が存在することによって、比較的小さな容量を有
    するよう構成可能であることを特徴とする請求項１１記
    載の半導体装置。
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