JP2014160525A - 内部電圧発生回路 - Google Patents
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Abstract
【課題】レイアウト面積が小さな内部電圧発生回路を提供する。
【解決手段】この内部電圧発生回路では、4つのチャージポンプ回路PA1,PA2,PB1,PB2を設け、スタンバイモード時は長周期で2つのチャージポンプ回路PA1,PA2を駆動させ、アクティブモード時は短周期で4つのチャージポンプ回路PA1,PA2,PB1,PB2を駆動させる。したがって、スタンバイモード用のチャージポンプ回路と、アクティブモード用のチャージポンプ回路とを別々に設ける場合に比べ、レイアウト面積を低減できる。
【選択図】図1
【解決手段】この内部電圧発生回路では、4つのチャージポンプ回路PA1,PA2,PB1,PB2を設け、スタンバイモード時は長周期で2つのチャージポンプ回路PA1,PA2を駆動させ、アクティブモード時は短周期で4つのチャージポンプ回路PA1,PA2,PB1,PB2を駆動させる。したがって、スタンバイモード用のチャージポンプ回路と、アクティブモード用のチャージポンプ回路とを別々に設ける場合に比べ、レイアウト面積を低減できる。
【選択図】図1
Description
本発明は内部電圧発生回路に関し、たとえばスタンバイモードとアクティブモードを有する半導体装置において、外部電源電圧に基づいて内部電源電圧を生成する内部電圧発生回路に好適に利用できるものである。
従来より、半導体メモリのような半導体装置には、外部電源電圧に基づいて内部電源電圧を生成する内部電圧発生回路と、内部電源電圧によって駆動される内部回路とが搭載されている。内部電圧発生回路は、チャージポンプ回路を含む。また、半導体装置は、内部回路が動作せず、消費電流を低減したいスタンバイモードと、内部回路が動作し、その内部回路を駆動させるための消費電流が必要となるアクティブモードとを有する。
特許文献1には、スタンバイモード時に活性化され、電流供給能力が小さな第1の内部電圧発生回路と、アクティブモード時に活性化され、電流供給能力が大きな第2の内部電圧発生回路とを備えた半導体装置が開示されている。
また、特許文献2,3には、スタンバイモード時は長周期のクロック信号をチャージポンプ回路に与え、アクティブモード時は短周期のクロック信号をチャージポンプ回路に与える発振回路を備えた半導体装置が開示されている。
また、特許文献4には、複数のチャージポンプ回路を備え、スタンバイモード時は一部のチャージポンプ回路だけを活性化させ、アクティブモード時は全部のチャージポンプ回路を活性化させる半導体装置が開示されている。
しかし、従来の半導体装置には、内部電圧発生回路のレイアウト面積が大きいという問題があった。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、本願の半導体装置は、第1および第2のチャージポンプ回路を備え、スタンバイモード時は長周期のクロック信号を第1のチャージポンプ回路に与え、アクティブモード時は短周期のクロック信号を第1および第2のチャージポンプ回路に与える。
一実施の形態によれば、スタンバイ用のチャージポンプ回路とアクティブ用のチャージポンプ回路とを別々に設ける場合に比べ、内部電圧発生回路のレイアウト面積を低減することができる。
[実施の形態1]
本願の実施の形態1による半導体装置は、図1に示すように、定電流発生回路1、参照電圧発生回路2、スタンバイレベル検出回路3、スタンバイ用オシレータ4、アクティブレベル検出回路5、およびアクティブ用オシレータ6を備える。また、この半導体装置は、分周器7、チャージポンプ回路PA1,PA2,PB1,PB2、および内部回路8を備える。
本願の実施の形態1による半導体装置は、図1に示すように、定電流発生回路1、参照電圧発生回路2、スタンバイレベル検出回路3、スタンバイ用オシレータ4、アクティブレベル検出回路5、およびアクティブ用オシレータ6を備える。また、この半導体装置は、分周器7、チャージポンプ回路PA1,PA2,PB1,PB2、および内部回路8を備える。
内部回路8以外の部分は、外部電源電圧VCCに基づいて内部電源電圧VPPを生成する内部電圧発生回路を構成する。内部回路8は、内部電源電圧VPPによって駆動され、所定の動作を行なう。また、この半導体装置は、内部回路8が動作せず、消費電流を抑制したいスタンバイモードと、内部回路8が動作し、その内部回路8を駆動させる電流が必要となるアクティブモードとを有する。
定電流発生回路1は、温度依存性の無い定電流ICONを生成して参照電圧発生回路2およびスタンバイレベル検出回路3に与える。参照電圧発生回路2は、定電流ICONに基づいて一定の参照電圧VREFを生成し、その参照電圧VREFをスタンバイレベル検出回路3およびアクティブレベル検出回路5に与える。
スタンバイレベル検出回路3は、定電流ICONに基づいて動作し、参照電圧VREFを基準とする所定電圧である目標電圧VPPTと内部電源電圧VPPとの高低を比較し、比較結果に基づいてスタンバイオシレータ活性化信号STBENを生成する。内部電源電圧VPPが目標電圧VPPTよりも低い場合は信号STBENは活性化レベルの「H」レベルとなり、内部電源電圧VPPが目標電圧VPPT以上である場合は信号STBENは非活性化レベルの「L」レベルとなる。
スタンバイ用オシレータ4は、信号STBENが活性化レベルの「H」レベルである場合は長周期のスタンバイクロック信号SCLKを生成し、信号STBENが非活性化レベルの「L」レベルである場合はスタンバイクロック信号SCLKの生成を停止する。
アクティブレベル検出回路5は、活性化信号ENが「H」レベルである場合に活性化され、内部電源電圧VPPと目標電圧VPPTの高低を比較し、比較結果に基づいてアクティブオシレータ活性化信号ACTENを生成する。活性化信号ENは、アクティブモード時に活性化レベルの「H」レベルにされ、スタンバイモード時に非活性化レベルの「L」レベルにされる。
アクティブオシレータ活性化信号ACTENは、内部電源電圧VPPが目標電圧VPPTよりも低い場合は活性化レベルの「H」レベルにされ、内部電源電圧VPPが目標電圧VPPT以上である場合は非活性化レベルの「L」レベルにされる。アクティブレベル検出回路5の応答速度は、スタンバイレベル検出回路3の応答速度よりも速い。アクティブレベル検出回路5の電流駆動能力および消費電流は、スタンバイレベル検出回路3の電流駆動能力および消費電流よりも大きい。
アクティブ用オシレータ6は、信号ACTENが活性化レベルの「H」レベルである場合は短周期のアクティブクロック信号ACLKを生成し、信号ACTENが非活性化レベルの「L」レベルである場合はアクティブクロック信号ACLKの生成を停止する。アクティブクロック信号ACLKの周波数は、スタンバイクロック信号SCLKの周波数よりも高い。
分周器7は、スタンバイモード時は、スタンバイクロック信号SCLKに基づいて、チャージポンプクロック信号PCLKA1,PCLKA2を生成する。また、分周器7は、アクティブモード時は、アクティブクロック信号ACLKに基づいて、チャージポンプクロック信号PCLKA1,PCLKA2,PCLKB1,PCLKB2を生成する。
スタンバイモード時におけるチャージポンプクロック信号PCLKA1,PCLKA2の周期は、アクティブモード時におけるチャージポンプクロック信号PCLKA1,PCLKA2,PCLKB1,PCLKB2の周期よりも長い。また、チャージポンプクロック信号PCLKA2は、チャージポンプクロック信号PCLKA1の反転信号である。チャージポンプクロック信号PCLKB2は、チャージポンプクロック信号PCLKB1の反転信号である。
チャージポンプ回路PA1,PA2,PB1,PB2は、それぞれチャージポンプクロック信号PCLKA1,PCLKA2,PCLKB1,PCLKB2によって駆動され、内部電源電圧VPPのラインに正電荷を供給する。内部電源電圧VPPは、外部電源電圧VCCよりも高い。内部回路8は、活性化信号ENが活性化レベルの「H」レベルである場合に活性化されて内部電源電圧VPPによって駆動され、所定の動作を行なう。また、内部回路8は、活性化信号ENが非活性化レベルの「L」レベルである場合は非活性化され、動作しない。
図2は、分周器7の構成を示す回路図である。図2において、分周器7は、NANDゲート10、分周回路11、インバータ20,21,27、および選択回路22を含む。NANDゲート10は、アクティブクロック信号ACLKおよびアクティブオシレータ活性化信号ACTENを受け、それらの否定論理積信号φ10を出力する。NANDゲート10の出力信号φ10は、分周回路11に与えられる。
分周回路11は、インバータ12,14,16,17およびクロックトインバータ13,15,18,19を含む。インバータ12〜16は、リング状に接続されている。インバータ18,19は、それぞれインバータ14,16に逆並列に接続されている。NANDゲート10の出力信号φ10は、クロックトインバータ13,19の負側制御端子およびクロックトインバータ15,18の正側制御端子に入力される。また、信号φ10は、インバータ17によって反転されてクロックトインバータ13,19の正側制御端子およびクロックトインバータ15,18の負側制御端子に入力される。インバータ14,16の出力信号がそれぞれクロック信号CLK1,CLK2となる。
信号φ10が「L」レベルである場合は、クロックトインバータ13,19の各々が活性化されてインバータとして動作し、クロックトインバータ15,18が非活性化されてクロックトインバータ15,18の出力ノードがハイ・インピーダンス状態となる。また、クロックトインバータ13が活性化され、クロック信号CLK2がインバータ12〜14で反転されてクロック信号CLK1となるので、クロック信号CLK1,CLK2の論理レベルは異なる。
信号φ10が「H」レベルである場合は、クロックトインバータ15,18の各々が活性化されてインバータとして動作するとともに、クロックトインバータ13,19が非活性化されてクロックトインバータ13,19の出力ノードがハイ・インピーダンス状態となる。また、クロックトインバータ15が活性化されるので、クロック信号CLK1がインバータ15,16で遅延されてクロック信号CLK2となるので、クロック信号CLK1,CLK2の論理レベルは同じになる。
信号φ10が「L」レベルから「H」レベルに立ち上げられる毎にクロック信号CLK2の論理レベルが反転し、信号φ10が「H」レベルから「L」レベルに立ち下げられる毎にクロック信号CLK1の論理レベルが反転する。
クロック信号CLK2は、インバータ20によって反転されてチャージポンプクロック信号PCLKB1となる。チャージポンプクロック信号PCLKB1は、インバータ21によって反転されてチャージポンプクロック信号PCLKB2となる。
選択回路22は、インバータ23およびNANDゲート24〜26を含む。インバータ23は、アクティブオシレータ活性化信号ACTENを反転させる。NANDゲート24は、クロック信号CLK1と信号ACTENの否定論理積信号を出力する。NANDゲート25は、インバータ23の出力信号とスタンバイクロック信号SCLKの否定論理積信号を出力する。NANDゲート26は、NANDゲート24,26の出力信号を受け、チャージポンプクロック信号PCLKA1出力する。チャージポンプクロック信号PCLKA1は、インバータ27によって反転されてチャージポンプクロック信号PCLKA2となる。
図3(a)〜(e)は、スタンバイモード時における分周器7の動作を示すタイムチャートである。スタンバイモードでは、活性化信号ENが非活性化レベルの「L」レベルにされ、アクティブオシレータ活性化信号ACTENおよびアクティブクロック信号ACLKはともに「L」レベルに固定される。これにより、図2のNANDゲート10の出力信号φ10は「H」レベルに固定され、クロック信号CLK1,CLK2はともに「L」レベルまたは「H」レベルに固定され、チャージポンプクロック信号PCLKB1,PCLKB2の各々は「H」レベルまたは「L」レベルに固定される。
また、NANDゲート24の出力信号は「H」レベルに固定され、NANDゲート25,26の各々はインバータとして動作する。したがって、スタンバイクロック信号SCLKはNANDゲート25,26によって遅延されてチャージポンプクロック信号PCLKA1となる。また、チャージポンプクロック信号PCLKA1は、インバータ27によって反転されてチャージポンプクロック信号PCLKA2となる。
つまり、スタンバイモードでは、図3(a)〜(e)に示すように、長周期のスタンバイクロック信号SCLKがチャージポンプクロック信号PCLKA1として出力され、チャージポンプクロック信号PCLKA1,PCLKA2は互いに相補な信号となる。また、チャージポンプクロック信号PCLKB1,PCLKB2の各々は「H」レベルまたは「L」レベルに固定される。
図4(a)〜(h)は、アクティブモード時における分周器7の動作を示すタイムチャートである。図4(a)〜(h)では、アクティブモード時において内部電源電圧VPPが目標電圧VPPTよりも低い場合が示されている。この場合は、アクティブレベル検出回路5によってアクティブオシレータ活性化信号ACTENが活性化レベルの「H」レベルにされ、アクティブ用オシレータ6によって短周期のアクティブクロック信号ACLKが生成される。
これにより、図2のNANDゲート10の出力信号φ10は、アクティブクロック信号ACLKの反転信号となる。アクティブクロック信号ACLKが「L」レベルから「H」レベルに立ち上げられる毎にクロック信号CLK1の論理レベルが反転し、アクティブクロック信号ACLKが「H」レベルから「L」レベルに立ち下げられる毎にクロック信号CLK2の論理レベルが反転する。したがって、クロック信号CLK1はアクティブクロック信号ACLKを2倍に分周した信号となり、クロック信号CLK2はクロック信号CLK1を1/4周期だけ遅延させた信号となる。クロック信号CLK2は、インバータ20によって反転されてチャージポンプクロック信号PCLKB1となる。また、チャージポンプクロック信号PCLKB1は、インバータ21によって反転されてチャージポンプクロック信号PCLKB2となる。
また、NANDゲート25の出力信号は「H」レベルに固定され、NANDゲート24,26の各々はインバータとして動作する。したがって、クロック信号CLK1はNANDゲート24,26によって遅延されてチャージポンプクロック信号PCLKA1となる。また、チャージポンプクロック信号PCLKA1は、インバータ27によって反転されてチャージポンプクロック信号PCLKA2となる。
つまり、アクティブモードでは、図4(a)〜(h)に示すように、アクティブクロック信号ACLKを2倍に分周したクロック信号CLK1がチャージポンプクロック信号PCLKA1として出力され、チャージポンプクロック信号PCLKA1,PCLKA2は互いに相補な信号となる。また、チャージポンプクロック信号PCLKA2を1/4周期だけ遅延させた信号がチャージポンプクロック信号PCLKB1となり、チャージポンプクロック信号PCLKB1,PCLKB2は互いに相補な信号となる。
図5は、チャージポンプ回路PA1,PA2の構成を示す回路図である。図5において、チャージポンプ回路PA1は、NANDゲート30、インバータ31〜34、コンデンサC1,C2、PチャネルMOSトランジスタ35、およびNチャネルMOSトランジスタ36〜39を含む。
コンデンサC1の一方電極(ノードN1a)は、PチャネルMOSトランジスタ35を介して外部電源電圧VCCのラインに接続されるとともに、NチャネルMOSトランジスタ36を介して接地電圧VSSのラインに接続される。コンデンサC1の他方電極(ノードN2a)は、NチャネルMOSトランジスタ39を介して内部電源電圧VPPのラインに接続されるとともに、NチャネルMOSトランジスタ37を介して外部電源電圧VCCのラインに接続される。NチャネルMOSトランジスタ39のゲートは、NチャネルMOSトランジスタ38を介して外部電源電圧VCCのラインに接続される。NチャネルMOSトランジスタ37,38のゲートは互いに接続されている。
NANDゲート30の一方入力ノードはチャージポンプクロック信号PCLKA1を受け、その他方入力ノードは外部電源電圧VCCを受ける。NANDゲート30は、チャージポンプクロック信号PCLKA1に対してインバータとして動作する。NANDゲート30の出力信号は、インバータ31,32およびコンデンサC2を介してNチャネルMOSトランジスタ37,38のゲートに与えられる。インバータ31の出力信号は、インバータ33を介してPチャネルMOSトランジスタ35のゲートに与えられるとともに、インバータ34を介してNチャネルMOSトランジスタ36のゲートに与えられる。
チャージポンプ回路PA2は、チャージポンプクロック信号PCLKA1の代わりにチャージポンプクロック信号PCLKA2が与えられる点が異なるが、チャージポンプ回路PA1と同じ構成である。ただし、コンデンサC1の一方電極をノードN1bと称し、その他方電極をノードN2bと称する。
また、チャージポンプ回路PA1のNチャネルMOSトランジスタ39のゲートとチャージポンプ回路PA2のNチャネルMOSトランジスタ38のゲートとは、ともにノードN3に接続されている。また、チャージポンプ回路PA1のNチャネルMOSトランジスタ38のゲートとチャージポンプ回路PA2のNチャネルMOSトランジスタ39のゲートとは、ともにノードN4に接続されている。
図6(a)〜(h)は、チャージポンプ回路PA1,PA2の動作を示すタイムチャートである。図6(a)〜(h)において、チャージポンプクロック信号PCLKA1とPCLKA2は、互いに相補なクロック信号である。
チャージポンプクロック信号PCLKA1が「L」レベルから「H」レベルに変化すると、チャージポンプ回路PA1のNチャネルMOSトランジスタ36がオン状態からオフ状態に変化するとともに、PチャネルMOSトランジスタ35がオフ状態からオン状態に変化する。これにより、ノードN1aのレベルは接地電圧VSSから外部電源電圧VCCに昇圧され、コンデンサC1を介してノードN2aのレベルが上昇する。
このとき、チャージポンプクロック信号PCLKA2が「H」レベルから「L」レベルに変化し、チャージポンプ回路PA2のコンデンサC2によってノードN3のレベルが上昇する。これにより、チャージポンプ回路PA1のNチャネルMOSトランジスタ39がオンし、ノードN2aの電荷が内部電源電圧VPPのラインに効率良く転送される。
ノードN3はチャージポンプ回路PA2のNチャネルMOSトランジスタ37,38のゲートにも接続されているので、それらのトランジスタ37,38もオンし、チャージポンプ回路PA2のノードN2bとNチャネルMOSトランジスタ39のゲート(ノードN4)に外部電源電圧VCCが与えられる。これにより、次のチャージポンプクロック信号PCLKA2の立上りによるチャージポンプ回路PA2から内部電源電圧VPPのラインへの電流供給動作に備える。
つまり、チャージポンプ回路PA1は、チャージポンプクロック信号PCLKA1が「L」レベルから「H」レベルに立ち上げられる毎に、内部電源電圧VPPのラインに正電荷を供給する。チャージポンプ回路PA2は、チャージポンプクロック信号PCLKA2が「L」レベルから「H」レベルに立ち上げられる毎に、内部電源電圧VPPのラインに正電荷を供給する。チャージポンプ回路PA1,PA2は、内部電源電圧VPPのラインに正電荷を交互に供給する。
図7は、チャージポンプ回路PB1,PB2の構成を示す回路図であって、図5と対比される図である。図7を参照して、チャージポンプ回路PB1,PB2はチャージポンプ回路PA1,PA2と同じ構成である。ただし、チャージポンプ回路PB1のNANDゲート30の一方入力ノードはチャージポンプクロック信号PCLKB1を受け、その他方入力ノードはアクティブオシレータ活性化信号ACTENを受ける。
信号ACTENが活性化レベルの「H」レベルである場合は、NANDゲート30はチャージポンプクロック信号PCLKB1に対してインバータとして動作する。チャージポンプ回路PB1は、チャージポンプクロック信号PCLKB1に応答して内部電源電圧VPPのラインに正電荷を供給する。信号ACTENが非活性化レベルの「L」レベルである場合は、NANDゲート30の出力信号は「H」レベルに固定され、チャージポンプ回路PB1は動作しない。
また、チャージポンプ回路PB2のNANDゲート30の一方入力ノードはチャージポンプクロック信号PCLKB2を受け、その他方入力ノードはアクティブオシレータ活性化信号ACTENを受ける。
信号ACTENが活性化レベルの「H」レベルである場合は、NANDゲート30はチャージポンプクロック信号PCLKB2に対してインバータとして動作する。チャージポンプ回路PB2はチャージポンプクロック信号PCLKB2に応答して内部電源電圧VPPのラインに電荷を供給する。信号ACTENが非活性化レベルの「L」レベルである場合は、NANDゲート30の出力信号は「H」レベルに固定され、チャージポンプ回路PB2は動作しない。
つまり、チャージポンプ回路PB1は、チャージポンプクロック信号PCLKB1が「L」レベルから「H」レベルに立ち上げられる毎に、内部電源電圧VPPのラインに正電荷を供給する。チャージポンプ回路PB2は、チャージポンプクロック信号PCLKB2が「L」レベルから「H」レベルに立ち上げられる毎に、内部電源電圧VPPのラインに正電荷を供給する。チャージポンプ回路PB1,PB2は、内部電源電圧VPPのラインに正電荷を交互に供給する。
図8(a)〜(f)は、半導体装置のスタンバイモード時の動作を示すタイムチャートである。図8(a)〜(f)において、スタンバイモード時は活性化信号ENが非活性化レベルの「L」レベルにされる。活性化信号ENが「L」レベルにされると、図1のアクティブレベル検出回路5、アクティブ用オシレータ6、チャージポンプ回路PB1,PB2、および内部回路8は非活性化されて動作しない。
内部回路8が動作しなくても、長時間放置するとリーク電流などによって内部電源電圧VPPの電位レベルは低下する。内部電源電圧VPPの電位レベルが目標電圧VPPTよりも低下すると、スタンバイレベル検出回路3によってスタンバイオシレータ活性化信号STBENが活性化レベルの「H」レベルにされる。信号STBENが「H」レベルにされると、スタンバイ用オシレータ4が活性化されて長周期のスタンバイクロック信号SCLKが生成される。
スタンバイクロック信号SCLKに基づき、分周器7によって互いに相補なチャージポンプクロック信号PCLKA1,PCLKA2が生成されてチャージポンプ回路PA1,PA2に供給される。チャージポンプ回路PA1,PA2は、チャージポンプクロック信号PCLKA1,PCLKA2に応答して正電荷を内部電源電圧VPPのラインに交互に供給する。
内部電源電圧VPPが目標電圧VPPTに到達すると、スタンバイオシレータ活性化信号STBENが非活性化レベルの「L」レベルにされる。信号STBENが「L」レベルにされると、スタンバイ用オシレータ4が非活性化され、スタンバイクロック信号SCLKが「L」レベルに固定され、チャージポンプクロック信号PCLKA1,PCLKA2がそれぞれ「L」レベルおよび「H」レベルに固定される。これにより、チャージポンプ回路PA1,PA2から内部電源電圧VPPのラインへの正電荷の供給は停止される。
このようにスタンバイモードでは、4つのチャージポンプ回路PA1,PA2,PB1,PB2のうちの2つチャージポンプ回路PA1,PA2のみを、長周期のチャージポンプクロック信号PCLKA1,PCLKA2によって駆動させる。したがって、消費電流の低減化を図ることができる。
図9(a)〜(i)および図10(a)〜(h)は、半導体装置のアクティブモード時の動作を示すタイムチャートである。図9(a)〜(i)および図10(a)〜(h)において、アクティブモード時は活性化信号ENが活性化レベルの「H」レベルにされる。活性化信号ENが「H」レベルにされると、図1の内部回路8およびアクティブレベル検出回路5が動作を開始する。内部回路8が動作すると、内部電源電圧VPPが使用されてその電位レベルが低下する。
アクティブレベル検出回路5によって内部電源電圧VPPの電位レベルが目標電圧VPPTよりも低下したことが検知されると、アクティブオシレータ活性化信号ACTENが活性化レベルの「H」レベルにされる。これにより、アクティブ用オシレータ6によって短周期のアクティブクロック信号ACLKが生成され、分周器7によってチャージポンプクロック信号PCLKA1,PCLKA2,PCLKB1,PCLKB2が生成されるとともに、チャージポンプ回路PB1,PB2が活性化される。
チャージポンプクロック信号PCLKA1,PCLKA2は互いに相補な信号となる。また、チャージポンプクロック信号PCLKA2を1/4周期だけ遅延させた信号がチャージポンプクロック信号PCLKB1となり、チャージポンプクロック信号PCLKB1,PCLKB2は互いに相補な信号となる。また、アクティブモード時におけるチャージポンプクロック信号PCLKA1,PCLKA2,PCLKB1,PCLKB2の周期は、スタンバイモード時におけるチャージポンプクロック信号PCLKA1,PCLKA2の周期よりも短い。
チャージポンプ回路PA1,PA2,PB1,PB2は、それぞれチャージポンプクロック信号PCLKA1,PCLKA2,PCLKB1,PCLKB2に応答して正電荷を内部電源電圧VPPのラインに供給する。したがって、アクティブモード時における内部電圧発生回路の電流供給能力は、スタンバイモード時における電流供給能力よりも十分に大きくなる。
内部電源電圧VPPの電位レベルが上昇して目標電圧VPPT以上になると、アクティブレベル検出回路5によってアクティブオシレータ活性化信号ACTENが非活性化レベルの「L」レベルに立ち下げられる。信号ACTENが「L」レベルにされると、アクティブ用オシレータ6が非活性化されてアクティブクロック信号ACLKが「L」レベルに固定される。また、分周器7によってチャージポンプクロック信号PCLKA1,PCLKA2,PCLKB1,PCLKB2の各々が「L」レベルまたは「H」レベルに固定されるとともに、チャージポンプ回路PB1,PB2が非活性化され、内部電圧発生回路から内部電源電圧VPPのラインへの電流の供給が停止される。このようにして、内部電源電圧VPPの電位レベルは、目標電圧VPPTに維持される。
以上のように、この実施の形態1によれば、4つのチャージポンプ回路PA1,PA2,PB1,PB2を設け、スタンバイモード時は長周期で2つのチャージポンプ回路PA1,PA2を駆動させ、アクティブモード時は短周期で4つのチャージポンプ回路PA1,PA2,PB1,PB2を駆動させる。したがって、たとえばスタンバイモード用のチャージポンプ回路と、アクティブモード用のチャージポンプ回路とを別々に設ける場合に比べ、レイアウト面積の低減化を図ることができる。
[実施の形態2]
図11は、本願の実施の形態2による半導体装置の要部を示すブロック図であって、図1と対比される図である。図1を参照して、この半導体装置が図1の半導体装置と異なる点は、チャージポンプ回路PA1,PA2がチャージポンプ回路PC1,PC2と置換されている点である。
図11は、本願の実施の形態2による半導体装置の要部を示すブロック図であって、図1と対比される図である。図1を参照して、この半導体装置が図1の半導体装置と異なる点は、チャージポンプ回路PA1,PA2がチャージポンプ回路PC1,PC2と置換されている点である。
チャージポンプ回路PC1,PC2は、アクティブオシレータ活性化信号ACTENが活性化レベルの「H」レベルにされた場合は、それぞれチャージポンプクロック信号PCLKA1,PCLKA2に応答して、第1の電流供給能力で正電荷を内部電源電圧VPPのラインに供給する。
また、チャージポンプ回路PC1,PC2は、アクティブオシレータ活性化信号ACTENが非活性化レベルの「L」レベルにされた場合は、それぞれチャージポンプクロック信号PCLKA1,PCLKA2に応答して、第1の電流供給能力よりも小さな第2の電流供給能力で正電荷を内部電源電圧VPPのラインに供給する。
図12は、チャージポンプ回路PC1,PC2の構成を示す回路図であって、図5と対比される図である。図12を参照して、チャージポンプ回路PC1がチャージポンプ回路PA1と異なる主な点は、NANDゲート30およびインバータ33,34が除去され、インバータ40,41、NANDゲート42,44、NORゲート43,45、PチャネルMOSトランジスタ46、およびNチャネルMOSトランジスタ47が設けられている点である。トランジスタ46,47のサイズ(電流駆動能力)は、トランジスタ35,36のサイズ(電流駆動能力)よりも小さい。
チャージポンプクロック信号PCLKA1は、インバータ40,31を介して、NANDゲート42,44およびNORゲート43,45の各々の一方入力ノードに与えられる。アクティブオシレータ活性化信号ACTENは、NANDゲート42およびNORゲート45の各々の他方入力ノードに直接与えられるとともに、インバータ41を介してNORゲート43およびNANDゲート44の各々の他方入力ノードに与えられる。
アクティブモード時において内部電源電圧VPPが目標電圧VPPTよりも低い場合は、アクティブオシレータ活性化信号ACTENが活性化レベルの「H」レベルにされる。この場合は、NANDゲート42およびNORゲート43の各々がインバータ31の出力クロック信号に対してインバータとして動作する。また、NANDゲート44およびNORゲート45の出力信号がそれぞれ「H」レベルおよび「L」レベルに固定され、トランジスタ46,47がともに非導通状態に固定される。この場合は、チャージポンプ回路PC1はチャージポンプ回路PA1と同じ構成になる。
NANDゲート42、NORゲート43、およびトランジスタ35,36は、信号ACTENが「H」レベルである場合に活性化され、クロック信号PCLKA1に応答してコンデンサC1の一方電極に外部電源電圧VCCと接地電圧VSSを交互に与える第1のドライバを構成する。
また、アクティブモード時において内部電源電圧VPPが目標電圧VPPT以上になった場合と、スタンバイモード時では、アクティブオシレータ活性化信号ACTENが非活性化レベルの「L」レベルにされる。この場合は、NANDゲート44およびNORゲート45の各々がインバータ31の出力クロック信号に対してインバータとして動作する。また、NANDゲート42およびNORゲート43の出力信号がそれぞれ「H」レベルおよび「L」レベルに固定され、トランジスタ35,36がともに非導通状態に固定される。この場合は、チャージポンプ回路PC1はチャージポンプ回路PA1のトランジスタ35,36を電流駆動能力が小さなトランジスタ46,47で置換した構成になる。
NANDゲート44、NORゲート45、およびトランジスタ46,47は、信号ACTENが「L」レベルである場合に活性化され、クロック信号PCLKA1に応答してコンデンサC1の一方電極に外部電源電圧VCCと接地電圧VSSを交互に与える第2のドライバを構成する。第2のドライバの電流駆動能力は、第1のドライバの電流駆動能力よりも小さい。
チャージポンプ回路PC2は、チャージポンプクロック信号PCLKA1の代わりにチャージポンプクロック信号PCLKA2が入力される点が異なるだけであり、チャージポンプ回路PC1と同じ構成である。
次に、この半導体装置の動作について説明する。スタンバイモード時では、活性化信号ENが非活性化レベルの「L」レベルにされ、図11のアクティブレベル検出回路5、アクティブ用オシレータ6、および内部回路8が非活性化され、信号ACTEN,ACLKが「L」レベルに固定される。これにより、チャージポンプ回路PB1,PB2が非活性化され、チャージポンプ回路PC1,PC2の各々のトランジスタ35,36が非導通状態に固定される。
スタンバイモードにおいて内部電源電圧VPPが目標電圧VPPTよりも低いときは、スタンバイレベル検出回路3によってスタンバイオシレータ活性化信号STBENが「H」レベルにされ、スタンバイ用オシレータ4によって長周期のスタンバイクロック信号SCLKが生成される。スタンバイクロック信号SCLKは、図2の分周器7のNANDゲート25,26によって遅延されてチャージポンプクロック信号PCLKA1となり、されにインバータ27によって反転されてチャージポンプクロック信号PCLKA2となる。
チャージポンプクロック信号PCLKA1に応答してチャージポンプ回路PC1のトランジスタ46,47が交互にオンし、内部電源電圧VPPのラインに正電流が供給される。また、チャージポンプクロック信号PCLKA2に応答してチャージポンプ回路PC2のトランジスタ46,47が交互にオンし、内部電源電圧VPPのラインに正電流が供給される。
スタンバイモードにおいて内部電源電圧VPPが目標電圧VPPT以上のときは、スタンバイレベル検出回路3によってスタンバイオシレータ活性化信号STBENが「L」レベルにされ、スタンバイクロック信号SCLKは「L」レベルに固定される。したがって、チャージポンプクロック信号PCLKA1,PCLKA2はそれぞれ「L」レベルおよび「H」レベルに固定され、チャージポンプ回路PC1,PC2の運転が停止される。
アクティブモード時では、活性化信号ENが活性化レベルの「H」レベルにされ、図11のアクティブレベル検出回路5および内部回路8が活性化され、アクティブ用オシレータ6およびチャージポンプ回路PB1,PB2,PC1,PC2の活性化が可能となる。
アクティブモードにおいて内部電源電圧VPPが目標電圧VPPTよりも低いときは、アクティブレベル検出回路5によってアクティブオシレータ活性化信号ACTENが「H」レベルにされ、アクティブ用オシレータ6によって短周期のアクティブクロック信号ACLKが生成される。アクティブクロック信号ACLKは、図2の分周器7において分周、遅延、反転されてチャージポンプクロック信号PCLKA1,PCLKA2,PCLKB1,PCLKB2となる。
チャージポンプクロック信号PCLKA1に応答してチャージポンプ回路PC1のトランジスタ35,36が交互にオンし、内部電源電圧VPPのラインに正電流が供給される。また、チャージポンプクロック信号PCLKA2に応答してチャージポンプ回路PC2のトランジスタ35,36が交互にオンし、内部電源電圧VPPのラインに正電流が供給される。
また、チャージポンプクロック信号PCLKB1に応答してチャージポンプ回路PB1のトランジスタ35,36が交互にオンし、内部電源電圧VPPのラインに正電流が供給される。また、チャージポンプクロック信号PCLKB2に応答してチャージポンプ回路PB2のトランジスタ35,36が交互にオンし、内部電源電圧VPPのラインに正電流が供給される。
アクティブモードにおいて内部電源電圧VPPが目標電圧VPPT以上のときは、アクティブレベル検出回路5によってアクティブオシレータ活性化信号ACTENが「L」レベルにされ、アクティブクロック信号ACLKは「L」レベルに固定される。また、スタンバイレベル検出回路3によってスタンバイオシレータ活性化信号STBENが「L」レベルにされ、スタンバイクロック信号SCLKは「L」レベルに固定される。したがって、チャージポンプクロック信号PCLKA1,PCLKA2,PCLKB1,PCLKB2の各々は「L」レベルまたは「H」レベルに固定され、チャージポンプ回路PC1,PC2,PB1,PB2の運転が停止される。
この実施の形態2では、実施の形態1と同じ効果が得られる他、スタンバイモード時ではチャージポンプ回路PC1,PC2の電流供給能力を低下させるので、消費電流の低減化を図ることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
1 定電流発生回路、2 参照電圧発生回路、3 スタンバイレベル検出回路、4 アクティブレベル検出回路、5 スタンバイ用オシレータ、6 アクティブ用オシレータ、7 分周器、PA1,PA2,PB1,PB2,PC1,PC2 チャージポンプ回路、8 内部回路、10,24〜26,30,42,44 NANDゲート、11 分周回路、12,14,16,17,20,21,23,27,31〜34,40,41 インバータ、13,15,18,19 クロックトインバータ、22 選択回路、C1,C2 コンデンサ、35,46 PチャネルMOSトランジスタ、36〜39,47 NチャネルMOSトランジスタ、43,45 NORゲート。
Claims (4)
- スタンバイモードとアクティブモードを有する半導体装置において、外部電源電圧に基づいて内部電源電圧を生成する内部電圧発生回路であって、
前記スタンバイモード時は第1のチャージポンプクロック信号を生成し、前記アクティブモード時は前記第1のチャージポンプクロック信号よりも短周期の第2および第3のチャージポンプクロック信号を生成するクロック発生回路と、
前記外部電源電圧によって駆動され、前記第1および第2のチャージポンプクロック信号に応答して前記内部電源電圧のラインに電荷を供給する第1のチャージポンプ回路と、
前記外部電源電圧によって駆動され、前記第3のチャージポンプクロック信号に応答して前記内部電源電圧のラインに電荷を供給する第2のチャージポンプ回路とを備える、内部電圧発生回路。 - さらに、前記内部電源電圧のレベルが目標電圧に到達しているか否かを検出し、検出結果を示す信号を出力するレベル検出回路を備え、
前記クロック発生回路は、
前記レベル検出回路の出力信号に基づいて動作し、
前記スタンバイモードにおいて前記内部電源電圧のレベルが前記目標電圧に到達していない場合は前記第1のチャージポンプクロック信号を生成し、
前記アクティブモードにおいて前記内部電源電圧のレベルが前記目標電圧に到達していない場合は前記第2および第3のチャージポンプクロック信号を生成し、
前記内部電源電圧のレベルが前記目標電圧に到達した場合は、前記第1〜第3のチャージポンプクロック信号の生成を停止する、請求項1に記載の内部電圧発生回路。 - 前記レベル検出回路は、
前記内部電源電圧のレベルが前記目標電圧に到達していない場合は第1の信号を出力し、前記内部電源電圧のレベルが前記目標電圧に到達している場合は前記第1の信号の出力を停止するスタンバイレベル検出回路と、
前記アクティブモード時に活性化され、前記内部電源電圧のレベルが前記目標電圧に到達していない場合は第2の信号を出力し、前記内部電源電圧のレベルが前記目標電圧に到達している場合は前記第2の信号の出力を停止するアクティブレベル検出回路とを含み、
前記クロック発生回路は、
前記スタンバイレベル検出回路から前記第1の信号が出力されている場合に活性化され、第1のクロック信号を生成するスタンバイ用オシレータと、
前記アクティブレベル検出回路から前記第2の信号が出力されている場合に活性化され、前記第1のクロック信号よりも短周期の第2のクロック信号を生成するアクティブ用オシレータと、
前記スタンバイモード時は前記第1のクロック信号に基づいて前記第1のチャージポンプクロック信号を生成し、前記アクティブモード時は前記第2のクロック信号に基づいて前記第2および第3のチャージポンプクロック信号を生成する論理回路とを含む、請求項2に記載の内部電圧発生回路。 - 前記第1のチャージポンプ回路は、
一方電極が前記内部電源電圧のラインに接続された第1のコンデンサと、
前記アクティブレベル検出回路から前記第2の信号が出力されている場合に活性化され、前記第1のチャージポンプクロック信号に応答して前記第1のコンデンサの他方電極に接地電圧と前記外部電源電圧を交互に与える第1のドライバと、
前記アクティブレベル検出回路から前記第2の信号が出力されていない場合に活性化され、前記第1のチャージポンプクロック信号に応答して前記第1のコンデンサの他方電極に接地電圧と前記外部電源電圧を交互に与える第2のドライバとを有し、
前記第2のドライバの電流駆動能力は前記第1のドライバの電流駆動能力よりも小さい、請求項3に記載の内部電圧発生回路。
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US10097086B2 (en) * | 2016-10-12 | 2018-10-09 | Cypress Semiconductor Corporation | Fast ramp low supply charge pump circuits |
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US11605416B1 (en) * | 2021-11-10 | 2023-03-14 | Micron Technology, Inc. | Reducing duty cycle degradation for a signal path |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10289574A (ja) * | 1997-04-10 | 1998-10-27 | Fujitsu Ltd | 電圧発生回路を有した半導体装置 |
US20020008566A1 (en) * | 2000-07-18 | 2002-01-24 | Mitsubishi Denki Kabushiki Kaisha And Mitsubishi Electric Engineering Company Limited | Internal Voltage generation circuit |
US20020017946A1 (en) * | 2000-08-14 | 2002-02-14 | Nobuyuki Fujii | Substrate bias voltage generating circuit |
US20030227321A1 (en) * | 2002-06-07 | 2003-12-11 | Hyung-Dong Kim | Pump circuits and methods for integrated circuits including first and second oscillators and first and second pumps |
JP2004319044A (ja) * | 2003-04-18 | 2004-11-11 | Toshiba Microelectronics Corp | 半導体集積回路装置 |
US20100171544A1 (en) * | 2009-01-07 | 2010-07-08 | Samsung Electronics Co., Ltd. | Voltage generator and memory device including of the same |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5337284A (en) * | 1993-01-11 | 1994-08-09 | United Memories, Inc. | High voltage generator having a self-timed clock circuit and charge pump, and a method therefor |
JPH07105681A (ja) * | 1993-10-07 | 1995-04-21 | Mitsubishi Electric Corp | 半導体装置 |
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JP2000123575A (ja) * | 1998-10-20 | 2000-04-28 | Nec Corp | 内部昇圧回路 |
US6278317B1 (en) * | 1999-10-29 | 2001-08-21 | International Business Machines Corporation | Charge pump system having multiple charging rates and corresponding method |
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Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10289574A (ja) * | 1997-04-10 | 1998-10-27 | Fujitsu Ltd | 電圧発生回路を有した半導体装置 |
US5929694A (en) * | 1997-04-10 | 1999-07-27 | Fujitsu Limited | Semiconductor device having voltage generation circuit |
US20020008566A1 (en) * | 2000-07-18 | 2002-01-24 | Mitsubishi Denki Kabushiki Kaisha And Mitsubishi Electric Engineering Company Limited | Internal Voltage generation circuit |
JP2002032987A (ja) * | 2000-07-18 | 2002-01-31 | Mitsubishi Electric Corp | 内部電圧発生回路 |
US20020017946A1 (en) * | 2000-08-14 | 2002-02-14 | Nobuyuki Fujii | Substrate bias voltage generating circuit |
JP2002056678A (ja) * | 2000-08-14 | 2002-02-22 | Mitsubishi Electric Corp | 基板バイアス電圧発生回路 |
US20030227321A1 (en) * | 2002-06-07 | 2003-12-11 | Hyung-Dong Kim | Pump circuits and methods for integrated circuits including first and second oscillators and first and second pumps |
JP2004319044A (ja) * | 2003-04-18 | 2004-11-11 | Toshiba Microelectronics Corp | 半導体集積回路装置 |
US20100171544A1 (en) * | 2009-01-07 | 2010-07-08 | Samsung Electronics Co., Ltd. | Voltage generator and memory device including of the same |
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