KR920010749B1 - 반도체 집적소자의 내부전압 변환회로 - Google Patents

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Abstract

내용 없음.

Description

반도체 집적소자의 내부전압 변환회로
제1도는 종래의 반도체 집적소자의 내부전압 변환회로를 나타낸 블럭 다이어그램,
제2도는 이 발명에 따른 반도체 집적소자의 내부전압 변환회로를 나타낸 블럭 다이어그램,
제3도는 이 발명에 따른 반도체 집적소자의 내부전압 변환회로를 나타낸 실시회로도,
제4도는 이 발명에 따른 바이어스회로의 구체적인 실시회로도,
제5도는 이 발명에 따른 동작상태를 나타낸 타임챠트,
제6a, b도는 이 발명에 따른 반도체 집적소자의 내부전압 변환회로를 나타낸 직류전압의 특성도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 발진기 2,2′ : 챠아지 펌프부
4,4′ : 파워부 5 : 검출부
7,7′ : 바이어스 회로 10 : 서브회로
20 : 메인회로 M1,M2,M3… : MOS 트랜지스터
A,B…F,G : 노우드 R1,R2,R3 : 저항
이 발명은 반도체 메모리 소자내에 내장되는 회로에 관한 것으로, 특히, 내부전압 변환회로를 다수개 내장시켜 초기 전원공급시와 같이 큰 전원전압을 공급하는 경우와, 대기전원만을 공급하는 경우에 따라 내부전압 변환회로를 나누어 동작시켜 대기전류의 증가 및 내부전원 전압의 불안정을 제거할 수 있게한 반도체 집적소자의 내부전압 변환회로에 관한 것이다.
반도체 소자가 점차 고집적화 되어가면서 회로를 구성하기 위하여 내부에 내장되는 여러 종류의 트랜지스터의 사이즈는 미세화되고 있다.
트랜지스터가 이와 같이 미세화 됨에 따라 종래의 전원전압에 대한 트랜지스터의 신뢰성이 크게 저하되고, 집적회로자체의 전력소모도 증가하게 되는 단점이 생기는 것이었다.
따라서 이와 같은 점을 개선하기 위하여, 반도체 소자내에 제1도와 같은 내부전압 변환회로가 내장되도록 하였으나, 내부전압 변환회로 자체의 대기(Stand by)전력 소모가 상당히 크고 내부전압의 안정성이 크게 저하되는 원인이 되는 것이었다.
이 발명은 이와 같은 문제점을 해결하기 위한 것으로, 이 발명의 목적은 내부전압 변환회로를 병렬로 단 구성시킨 후, 내부전압 변환회로를 다수개 나누어 동작시킬 수 있도록 하여 대기전류 공급시에 불필요한 전력을 감소화시키는 동시에 내부전원 전압의 불안정을 개선시킬 수 있는 반도체 집적소자의 내부전압 변환회로를 제공하고자 하는 것이다.
이 발명의 특징은 오실레이터에서 발생된 구형파를 공통입력으로 하며 상기 오실레이터의 구형파를 인가받아서 파형정형하여 출력하기 위한 버퍼, 이 버퍼의 출력을 인가받아서 독립파라메타 출력으로 발생하기 위한 챠아지 펌프부 및 이 챠아지 펌프부의 출력을 인가받아서 공급전압을 전압다운하여 출력하기 위한 파워부를 포함하는 서브회로와, 그리고 상기 오실레이터의 구형파를 낸드 게이트를 통하여 인가받아서 파형정형하여 출력하기 위한 버퍼, 이 버퍼의 출력을 인가받아서 독립파라메타 출력으로 발생하기 위한 챠아지 펌프부 및 이 챠아지 펌프부의 출력을 인가받아서 검출부의 검출된 전압레벨에 따라 공급전압을 전압다운하여 출력하기 위한 파워부를 포함하는 메인회로와로 구성되는 내부전압 변환기에 있어서; 상기 서브회로의 파워부와 상기 메인회로의 파워부는 정전원이 출력되도록 클램핑하는 바이어스회로들과 상기 바이어스회로들의 정전원을 인가받아서 공급전압(VOUT)이 출력되도록 하는 파워 트랜지스터들을 포함하여 구성되며 상기 검출기의 궤환루프를 통하여 검출된 전압레벨에 따라 교호로 동작되어 스탠바이 전원과 내부전원 공급전압을 각각 출력하는 반도체 집적소자의 내부전압 변환회로에 있다.
이하, 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.
제1도는 종래의 반도체 집적소자의 내부전압 변환회로를 나타낸 블럭다이어그램도이다.
이와 같은 내부전압 변환회로는 하나의 반도체 칩상에 내장된다.
이 전압 변환회로는 인버터 또는 쉬미트 트리거로 구성되는 발진기(1)와, 상기 발진기(1)에서 발생된 신호를 전달시키는 버퍼(2)와, 버퍼(2)의 출력을 받아 파라미터 여진된 출력을 발생시키는 챠아지 펌프부(3)와, 상기 챠아지 펌프부(3)의 출력을 받아 전원전압(VOUT)을 출력시키는 파워부(4)로 구성된다.
이 전압 변환회로는 발진기(1)의 발진된 출력을 버퍼(2)를 통하여 챠아지 펌프부(3)에 인가시키고 챠아지 펌프부(3)에서 파라미터 여진된 출력을 파워부(4)의 파워 트랜지스터를 통하여 전원전압(VOUT)으로 공급하게 된다.
이와 같은 전압 변환회로(Internal Voltage Converter; 이하 IVC라 칭함)는 내부전압 및 반도체 칩 동작상태에 무관하게 항상 동작되기 때문에 대기전압만 필요로 하는 상태에서는 불필요한 전력 소모가 생기는 것이었다. 또한, 내부전압의 상태를 입력측으로 궤환(feed back)시키지 아니하기 때문에 반도체 칩의 액티브(active)동작시 내부전압의 안정성이 크게 저하되는 것이었다.
제2도는 이 발명에 따른 반도체 집적소자의 내부전압 변환회로를 나타낸 블럭 다이어그램도로서 제1도의 단점을 개선시킨 히로를 나타내고 있다. 이 내부전압 변환회로는 2개의 서브회로(10)와 메인회로(20)로 나누어진다. 각각 서브회로(10)와 메인회로(20)는 발진기(1)에서 발생된 신호를 전달시키는 버퍼(2),(2′)와, 버퍼(2),(2′)의 출력을 받아 파라미터 여진된 출력을 발생시키는 챠아지 펌프부(3),(3′)와, 상기 챠아지 펌프부(3),(3′)의 출력을 받아 전원전압(VOUT)을 출력시키는 파워부(4),(4′)로 구성된다. 그리고 각각의 서브회로(10)와 메인회로(20)의 버퍼(2),(2′)에는 다수개의 인버터 또는 쉬미트 트리거로 구성된 발진기(1)가 연결되고, 상기 파워부(4),(4′)는 출력측 노우드(G)를 공통으로 연결하여 검출부(5)와 접속되게 한다. 상기 검출부(5)는 출력측의 전압에 따른 제어신호를 메인회로(10)의 버퍼(2′)에 입력되게 구성되어 있다. 상기 검출부(5)의 출력에 의하여 제어받은 메인회로(20)와 제어받지 아니하는 서브회로(10)의 버퍼(2),(2′)의 출력은 서로 180°의 위상차를 갖게 구성시켜 서브회로(10)와 메인회로(20)의 동작시 파워부(4),(4′)가 교호로 전원전압(VOUT)을 출력하도록 하고 있다. 여기서, 각각의 서브회로(10)와 메인회로(20)에는 발진기(1)가 공통적으로 사용되게 상기 버퍼(2),(2′)에 연결되어 있으나, 서브회로(10)와 메인회로(20)에 각각의 발진기를 독립적으로 사용하게 구성시킬 수도 있다. 또한, 상기 내부전압 변환회로는 2개의 서브회로(10)와 메인회로(20)로 구성되어 있으나, 여러개의 내부전압 변환회로를 병렬로 구성시킬 수도 있으며 이때에도 발진기(1)는 공통적으로 하나만을 사용할 수도 있고 내부전압 변환회로를 구성하는 수만큼 발진기(1)를 사용할 수도 있다. 여기서, 검출부(5)의 수도 병렬로 구성되는 수만큼 증가된다.
이와 같이 구성된 내부전압 변환회로는 발진기(1)에서 발진된 출력을 버퍼(2)를 챠아지 펌프부(3)에 인가시키고 챠아지 펌프부(3)에서 파라미터 여진된 출력을 파워부(4)를 통하여 전원전압(VOUT)으로 출력시킨다.
이와 같이 서브회로(10)에서 출력되는 전원은 대기전원으로서 공급된다. 이때에 검출부(5)에서는 출력측(A)의 전압을 감지하여 초기 전원공급시 및 후단에 연결된 부하에 구동전원이 필요한 경우 출력측의 전원전압이 급격히 강하되면 검출부(5)에서 이 상태를 감지하여 메인회로(10)를 동작시켜 구동에 필요한 전원을 공급하게 된다. 따라서, 이 발명에서는 대기상태에서 항상 전원전압을 공급하는 서브회로(10)에서 회로를 구성하는 소자들의 사이즈는 작게 구성시킬 필요가 있으며, 내부전압의 상태 및 칩의 동작상태에 따라 동작제어되는 메인회로(10)에서는 회로를 구성하는 각 소자들의 사이즈는 크게 구성시킬 필요가 있다.
제3도는 이 발명에 따른 반도체 집적소자의 내부전압 변환회로를 나타낸 실시회로도이다. 여기서, 발진기(1)는 인버터(I1),(I2),(I3)소자로 구성된 것을 나타내고 있는 것으로, 이는 2개의 쉬미트 트리거로도 구성시킬 수 있다. 이 발진기(1)는 구형파의 펄스를 발생시키며 인버터(I1-I3)를 다단 연결시켜 파형을 정형시킨다.
버퍼(2)회로 역시 다단의 인버터(I6-I8)로 구성되며, 챠아지 펌프부(3),(3′)는 캐패시터를 구성한 MOS 트랜지스터(M4),(M1)와, MOS 트랜지스터(M5),(M6),(M2),(M3)와로 구성된다. 또한 파워부(4),(4′)는 정전원이 출력되게 전원제한하는 바이어스회로(7),(7′)와, 파워트랜지스터(M8),(M9)로 구성되며, 출력측의 전원전압(VOUT)을 버퍼(2′)에 궤환시키는 검출부(5)는 전압 분배용 저항(R1),(R2)과, 입력반전용 인버터(I9),(I10)와, 출력제한용 MOS 트랜지스터(M7)로 구성된다. 또한, 낸드게이트(ND4) 및 인버터(I5)로 구성되는 버퍼(3)의 낸드게이트(ND4)의 일측은 상기 검출부(5)의 인버터(I9),(I10)측 사이의 노우드(E)와 접속된다.
이와 같이 구성된 이 발명을 제5도 도면과 같이 상세히 설명하면 다음과 같다.
발진기(1)는 다단의 인버터 또는 쉬미트 트리거로 구성되어 노우드(A)측으로 소정의 주파수를 갖은 구형파를 출력시킨다. 상기 노우드(A)측의 출력은 다수개로 병렬연결된 버퍼(2),(2′)에 입력되어 챠아지 펌프(3),(3′)회로를 동작시킨다. 버퍼(2)를 통한 출력은 챠아지 펌프부(3)의 캐패시터용 MOS 트랜지스터(M4)에 인가되어 캐패시터에 인가되는 구형파에 의하여 여진되고, MOS 캐패시터(M5),(M6)는 상기 여진출력에 따라 출력되는 전원(VCC)을 파워부(4)에 입력시킨다.
상기 챠아지 펌프부(3′)의 동작은 챠아지 펌프부(3)와 동일하다. 따라서, 파워부(4),(4′)는 각기 바이어스회로(7),(7′)의 제어를 받으면서 파워공급용 MOS 트랜지스터(M8),(M9)를 구동시키며 각각의 파워용 MOS 트랜지스터(M8),(M9)의 소오스측이 연결되어 출력되는 내부전압용 전원전압(VOUT)을 반도체 칩에 공급하게 된다. 그리고 출력측 노우드(G)에는 검출부(5)가 연결되어 전원전압(VOUT)을 감지하는 것으로 이 전원전압을 저항(R1),(R2)으로 분배시켜 인버터(I9)에 공급된다. 따라서, 인버터(I9),(I10)는 반도체소자의 내부전압을 감지하여 노우드(E)쪽으로 버퍼(2′)의 게이트 통로를 제한한다. 즉, 반도체소자의 내부전압이 강하된 경우에는 인버터(I9)에서 H레벨의 신호가 출력되어 낸드게이트(ND4)의 일측에 인가되므로 낸드게이트(ND4)의 출력은 2개의 입력이 논리적으로 낸드되어 L레벨의 상태신호를 출력하고 인버터(I5)에 의하여 반전된 H레벨의 상태신호를 챠아지 펌프(3′)에 인가시켜 출력측 전원전압(VOUT)을 상승시킨다.
이와 반대로 반도체 내부의 전원전압이 상승된 경우에는 저항(R1),(R2)으로 분배된 상태신호가 H레벨 상태신호로서, 인버터(I9)에 의하여 L레벨 상태신호로 반전되어 노우드(E)측으로 인가되므로 버퍼(2′)의 낸드게이트 출력은 H레벨 상태가 되고, 인버터(I5)에 의하여 L레벨의 상태신호가 챠아지 펌프(3′)에 인가되므로 챠아지 펌프(3′)의 동작은 차단된다. 또한, 노우드(E)측 L레벨의 상태신호는 인버터(I10)에 의하여 H레벨이 되어 MOS 트랜지스터(M9)를 확실하게 차단할 수가 있다.
이와 같이 검출부(5)의 제어신호에 의하여 버퍼(2′)회로의 게이트를 제어하여 메인회로(20)의 동작을 온-오프 제어하게 된다. 따라서, 반도체 집적소자에서 대기전원만 필요로 하는 경우에는 보조회로(10)만을 동작시켜 집적소자 내부에 전원전압(VOUT)을 공급하고, 초기 전원공급시와 같이 큰 전원전압이 필요한 칩동작 상태에서는 메인회로(20)를 서브회로(10)와 구동시켜 전원전압(VOUT)을 공급하게 된다.
제4도는 이 발명에 따른 바이어스회로의 구체적인 실시회로도를 나타내고 있는 것을 챠아지 펌프부(3) 후단에 연결되는 파워부(4)를 나타내고 있다. 여기서 바이어스회로(7)는 다이오드용 MOS 트랜지스터(M14-M17)를 다단연결시키고 저항(R3)과 연결되게 한 후, 이 회로에 MOS 트랜지스터(M18)가 결선되게 한 것이다. 이 바이어스회로(7)는 다이오드용 MOS 트랜지스터(M14-M17)와 저항(R3)으로 분배된 전원이 MOS 트랜지스터(M18)을 턴온시키는 구조를 갖고 있어 파워용 MOS 트랜지스터(M8)의 게이트측에 설정된 일정전원 이상이 공급되는 것을 제한하는 역할을 한다. 따라서, 파워용 MOS 트랜지스터(M8)는 약 4VT(VT는 드레쉬홀드 전압)의 전압이 출력되도록 클램핑시키므로써 출력측에서는 항상 안정된 전원전압(VOUT)을 얻을 수가 있는 것으로, 이와 같은 바이어스회로(7),(7′)를 사용하여 내부전원 전압은 외부전원 전압에 무관하게 일정한 전압수준을 유지할 수가 있으며 이 특성도를 제6도에 나타내고 있다.
상기 동작관계를 제5도에서 살펴보면 (a)도와 같이 반도체 내부전압이 설정된 기판전압보다 낮아 내부전압 변환회로에서 큰 구동전원이 필요한 경우 검출부(5)의 H레벨의 출력이(노오드 E) 버퍼(2′)의 낸드게이트를 인에이블시켜 챠아지 펌프(3),(3′)를 동시에 구동시키고 MOS 트랜지스터(M7)는 차단상태가 된다. 이 경우 버퍼(2),(2′)의 출력은 노우드(B),(C)와 같이 위상이 180°차가 발생하게 되어, 파워부(4),(4′)의 파워 트랜지스터(M8),M9)들을 교호로 동작시키게 되므로 전원전압인 출력전압은 변동없이(floating) 더욱 빠른 시간내에 필요한 내부전압을 공급하게 된다. 그러나, (b)도와 같이 내부전압이 대기전원으로 공급되는 경우에는 검출부(5)의 노우드(E)의 출력이 L레벨 상태가 되어 버퍼(2′)의 낸드게이트(ND4)를 디스에이블시키고, MOS 트랜지스터를 동작시켜 파워부(4′)가 차단되게 함으로써 서브회로(10)만 구동되어 전력소모를 감소시키게 된다.
이상에서와 같이 이 발명은 내부전압 변환회로를 내장하는 반도체 소자에서 내부전압 변환회로를 병렬로 다수개 구성시켜, 대기전원만 필요로 하는 경우에는 하나의 서브회로에서 전원을 공급하게 하고, 병렬로 구성된 다수의 메인회로는 내부전압의 상태에 따라 구동되게 하여 반도체소자에 필요한 구동전원을 공급할 수가 있는 것으로, 대기전원 공급상태에서 불필요한 전력손실을 방지하고 내부전압의 안정성을 향상시킬 수가 있는 것이다. 특히, 초기 파워전원 공급시와 같이 큰 구동전원이 필요로 한 경우에도 내부에 모든 내부전원 변환회로가 동작하여 빠른 시간내에 일정한 내부전압 레벨을 유지시킬 수가 있는 것으로, 상기 검출부(5)의 출력노우드(E)와 반도체소자의 내부동작 클럭을 논리적으로 조합시켜 내부전압 변환회로의 콘트롤 클럭으로 사용하는 경우 더욱 향상된 효과를 기대할 수가 있는 것이다.

Claims (1)

  1. 오실레이터(1)에서 발생된 구형파를 공통입력으로 하며 상기 오실레이터(1)의 구형파를 인가받아서 파형정형하여 출력하기 위한 버퍼(2), 상기 버퍼(2)의 출력을 인가받아서 독립파라메타 출력으로 발생하기 위한 챠아지 펌프부(3) 및 상기 챠아지 펌프부(3)의 출력을 인가받아서 공급전압을 전압다운하여 출력하기 위한 파워부(4)를 포함하는 서브회로(10)와, 그리고 상기 오실레이터(1)의 구형파를 낸드게이트(ND4)를 통하여 인가 받아서 파형정형하여 출력하기 위한 버퍼(2′), 상기 버퍼(2′)의 출력을 인가받아서 독립파라메타 출력으로 발생하기 위한 챠아지 펌프부(3′) 및 상기 챠아지 펌프부(3′)의 출력을 인가받아서 검출부(5)의 검출된 전압레벨에 따라 공급전압을 전압다운하여 출력하기 위한 파워부(4′)를 포함하는 메인회로(20)와로 구성되는 내부전압 변환기에 있어서; 상기 서브회로(10)의 파워부(4)와 상기 메인회로(20)의 파워브(4′)는 정전원이 출력되도록 클램핑하는 바이어스회로들(7,7′)과 상기 바이어스회로들(7,7′)의 정전원을 인가받아서 공급전압(VOUT)이 출력되도록 하는 파워 트랜지스터들(M8,M9)을 포함하여 구성되며 상기 검출기(5)의 궤환루프를 통하여 검출된 전압레벨에 따라 교호로 동작되어 스탠바이 전원과 내부전원 공급전압을 각각 출력함을 특징으로 하는 반도체 집적소자의 내부전압 변환회로.
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