KR20230020797A - 차지 펌프 회로를 포함하는 반도체 장치 - Google Patents
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Abstract
제안 발명의 실시예에 따른 반도체 장치는 제 1 및 제 2 메인 클럭에 따라 입력 전압을 펌핑하여 출력 전압을 생성하는 차지 펌프 회로와, 출력 전압을 기준 전압과 비교하여 비교 신호를 생성하는 전압 검출 회로, 및 비교 신호의 활성화 구간의 시작 시점에서 제 1 및 제 2 외부 클럭을 선택적으로 반전하여 제 1 및 제 2 내부 클럭으로서 입력받고, 비교 신호의 활성화 구간 동안 제 1 및 제 2 내부 클럭에 따라 제 1 및 제 2 메인 클럭을 생성하되 제 1 메인 클럭이 천이한 후에 제 2 메인 클럭이 천이하도록 천이 순서를 제어하고, 비교 신호의 활성화 구간의 종료 시점에서 제 1 및 제 2 메인 클럭의 로직 레벨을 제 1 및 제 2 예비 클럭으로 각각 저장하는 구동 제어 회로를 포함할 수 있다.
Description
본 특허문헌은 반도체 설계 기술에 관한 것으로, 구체적으로는 차지 펌프 회로를 포함하는 반도체 장치에 관한 것이다.
반도체 장치 중 플래시 메모리나 EEPROM 장치와 같은 불휘발성 메모리 장치 또는 디램과 같은 메모리 소자의 동작에 있어서, 프로그램 동작 및 소거 동작에는 고전압(high voltage)이 필요하다. 이러한 고전압은, 외부 전원전압 보다 더 높은 레벨의 전압으로서 내부적으로 생성할 수 있다. 이와 같이 외부 전원전압 보다 더 높은 레벨의 전압을 생성시키기 위하여 차지 펌프 회로(CHARGE PUMP CIRCUIT)가 사용될 수 있다.
현재 다양한 분야에서, 전압 승압 효율과 전력 효율을 향상시키기 위한 차지 펌프 회로가 개발되고 있다.
본 발명의 실시예가 해결하고자 하는 기술적 과제는, 차지 펌프 회로로 제공되는 클럭들에 의해 소모되는 입력 전류를 감소시킬 수 있는 반도체 장치를 제공하는 데 있다.
본 발명의 일 실시예에 따르면, 반도체 장치는, 제 1 및 제 2 메인 클럭에 따라 입력 전압을 펌핑하여 출력 전압을 생성하는 차지 펌프 회로; 상기 출력 전압을 기준 전압과 비교하여 비교 신호를 생성하는 전압 검출 회로; 및 상기 비교 신호의 활성화 구간의 시작 시점에서 제 1 및 제 2 외부 클럭을 선택적으로 반전하여 제 1 및 제 2 내부 클럭으로서 입력받고, 상기 비교 신호의 활성화 구간 동안 상기 제 1 및 제 2 내부 클럭에 따라 상기 제 1 및 제 2 메인 클럭을 생성하되 상기 제 1 메인 클럭이 천이한 후에 상기 제 2 메인 클럭이 천이하도록 천이 순서를 제어하고, 상기 비교 신호의 활성화 구간의 종료 시점에서 상기 제 1 및 제 2 메인 클럭의 로직 레벨을 제 1 및 제 2 예비 클럭으로 각각 저장하는 구동 제어 회로를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 반도체 장치의 동작 방법은, 제 1 및 제 2 메인 클럭에 따라 입력 전압을 펌핑하여 출력 전압을 생성하는 단계; 상기 출력 전압을 기준 전압과 비교하여 비교 신호를 생성하는 단계; 상기 비교 신호의 활성화 구간의 시작 시점에서, 제 1 및 제 2 외부 클럭을 선택적으로 반전하여 제 1 및 제 2 내부 클럭으로서 입력받는 단계; 상기 비교 신호의 활성화 구간 동안, 제 1 및 제 2 예비 클럭의 로직 레벨을 토대로 상기 제 1 내부 클럭이 천이한 후에 제 2 내부 클럭이 천이하는지를 판단하여 출력 활성화 신호를 생성하는 단계; 상기 출력 활성화 신호에 따라 상기 제 1 및 제 2 내부 클럭을 래치하여 상기 제 1 및 제 2 메인 클럭을 출력하는 단계; 및 상기 비교 신호의 활성화 구간의 종료 시점에, 상기 제 1 및 제 2 메인 클럭을 상기 제 1 및 제 2 예비 클럭으로 각각 저장하는 단계를 포함할 수 있다.
제안된 실시예에 따른 반도체 장치는, 차지 펌프 회로의 입력 전류를 감소시킬 수 있어 전체 전력을 감소시키고, 이에 따라 전력 효율을 향상시킬 수 있다는 효과가 있다.
또한, 제안된 실시예에 따른 반도체 장치는, 차지 펌프 회로의 동작에 소요되는 시간을 최소화할 수 있어 펌핑 전압 레벨의 리플(노이즈)를 감소시키고, 이에 따라 전력 효율을 향상시킬 수 있다는 효과가 있다.
도 1 은 본 발명의 실시예에 따른 CMOS 크로스-커플드(cross-coupled) 타입의 차지 펌프 회로의 회로도 이다.
도 2 는 도 1 의 차지 펌프 회로의 동작을 설명하기 위한 도면 이다.
도 3 은 도 1 의 차지 펌프 회로가 적용된 반도체 장치의 구성도 이다.
도 4a 및 도 4b 는 도 3 의 반도체 장치의 동작을 설명하기 위한 동작 파형도 이다.
도 5 는 본 발명의 실시예에 따른 차지 펌프 회로가 적용된 반도체 장치의 구성도 이다.
도 6 은 도 5 의 구동 제어 회로의 상세 회로도 이다.
도 7 은 도 6 의 구동 제어 회로의 동작을 설명하기 위한 진리표 이다.
도 8 은 도 5 의 반도체 장치의 동작을 설명하기 위한 파형도 이다.
도 9a 및 9b 는 비교예에 따른 반도체 장치의 동작 및 제안 발명에 따른 반도체 장치의 동작을 설명하기 위한 타이밍도 이다.
도 10은 본 발명의 다른 실시예에 따른 차지 펌프 회로가 적용된 반도체 장치의 구성도 이다.
도 11 은 도 10 의 구동 제어 회로의 상세 회로도 이다.
도 12 는 도 10 의 구동 제어 회로의 동작을 설명하기 위한 진리표 이다.
도 13 은 도 10 의 반도체 장치의 동작을 설명하기 위한 파형도 이다.
도 2 는 도 1 의 차지 펌프 회로의 동작을 설명하기 위한 도면 이다.
도 3 은 도 1 의 차지 펌프 회로가 적용된 반도체 장치의 구성도 이다.
도 4a 및 도 4b 는 도 3 의 반도체 장치의 동작을 설명하기 위한 동작 파형도 이다.
도 5 는 본 발명의 실시예에 따른 차지 펌프 회로가 적용된 반도체 장치의 구성도 이다.
도 6 은 도 5 의 구동 제어 회로의 상세 회로도 이다.
도 7 은 도 6 의 구동 제어 회로의 동작을 설명하기 위한 진리표 이다.
도 8 은 도 5 의 반도체 장치의 동작을 설명하기 위한 파형도 이다.
도 9a 및 9b 는 비교예에 따른 반도체 장치의 동작 및 제안 발명에 따른 반도체 장치의 동작을 설명하기 위한 타이밍도 이다.
도 10은 본 발명의 다른 실시예에 따른 차지 펌프 회로가 적용된 반도체 장치의 구성도 이다.
도 11 은 도 10 의 구동 제어 회로의 상세 회로도 이다.
도 12 는 도 10 의 구동 제어 회로의 동작을 설명하기 위한 진리표 이다.
도 13 은 도 10 의 반도체 장치의 동작을 설명하기 위한 파형도 이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 장치 및 방법이 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 용도에 따라 수정되거나 변경될 수 있다.
도 1 은 본 발명의 실시예에 따른 크로스-커플드(cross-coupled) 타입의 차지 펌프 회로의 회로도 이다.
도 1 을 참조하면, 차지 펌프 회로(10)는 제 1 펌프 회로(12), 제 2 펌프 회로(14) 및 출력 캐패시터(COUT)를 포함할 수 있다. 한편, 도 1 에는 차지 펌프 회로(10)가 직렬로 연결된 두 개의 펌프단(PUMP STATGE)을 포함하는 경우가 도시되어 있으나, 제안 발명은 이에 한정되지 않는다. 실시예에 따라 제 2 펌프 회로(14)와 스위치(미도시)가 병렬로 연결되고, 스위치가 턴온된 경우에는 제 1 펌프 회로(12)의 제 1 출력 전압(VOUT_P)이 출력단(OUT_ND)으로 제공되도록 구성될 수도 있다. 또는, 차지 펌프 회로(10)는 직렬로 연결된 두 개 이상의 펌프단을 포함하도록 구성될 수 있다. 차지 펌프 회로(10)가 다수의 펌프 회로로 구성되는 경우, 일부 펌프 회로와 각각 병렬로 연결된 스위치들(미도시)을 배치하고, 출력단에 연결되는 부하의 크기에 따라 스위치들의 턴온 동작을 제어하여 출력단으로 인가되는 출력 전압의 크기를 조절함으로써 차지 펌프 회로(10)를 범용적으로 이용할 수 있다.
제 1 펌프 회로(12) 및 제 2 펌프 회로(14)는 각각 반전된 위상을 가지는 한쌍의 상보적인 클럭에 따라 동작할 수 있다. 제 1 펌프 회로(12)는, 제 1 메인 클럭(CK00) 및 제 1 서브 클럭(CK00B)에 따라 입력 전압(VIN)을 펌핑하여 제 1 출력 전압(VOUT_P)을 생성할 수 있다. 제 1 메인 클럭(CK00) 및 제 1 서브 클럭(CK00B)은 반전된 위상 및 동일한 주기를 가질 수 있다. 예를 들어, 제 1 메인 클럭(CK00)이 하이 레벨일 때, 제 1 서브 클럭(CK00B)은 로우 레벨을 가지고, 제 1 메인 클럭(CK00)이 로우 레벨일 때, 제 1 서브 클럭(CK00B)은 하이 레벨을 가질 수 있다. 제 2 펌프 회로(14)는, 제 2 메인 클럭(CK90) 및 제 2 서브 클럭(CK90B)에 따라 제 1 출력 전압(VOUT_P)을 펌핑하여 제 2 출력 전압(VOUT)을 생성하여 출력단(OUT_ND)으로 제공할 수 있다. 제 2 메인 클럭(CK90) 및 제 2 서브 클럭(CK90B)은 반전된 위상 및 동일한 주기를 가질 수 있다. 예를 들어, 제 2 메인 클럭(CK90)이 하이 레벨일 때, 제 2 서브 클럭(CK90B)은 로우 레벨을 가지고, 제 2 메인 클럭(CK90)이 로우 레벨일 때, 제 2 서브 클럭(CK90B)은 하이 레벨을 가질 수 있다. 바람직하게, 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)은 90 도의 위상차를 가지고, 제 1 서브 클럭(CK00B) 및 제 2 서브 클럭(CK90B)은 90 도의 위상차를 가질 수 있다.
제 1 펌프 회로(12)는, 제 1 내지 제 4 트랜지스터(M1~M4)와 제 1 및 제 2 캐패시터(C1, C2)를 포함할 수 있다. 제 2 펌프 회로(14)는, 제 5 내지 제 8 트랜지스터(M5~M8)와 제 3 및 제 4 캐패시터(C3, C4)를 포함할 수 있다. 제 1 캐패시터(C1)는 일단으로 제 1 메인 클럭(CK00)을 입력받고, 제 2 캐패시터(C2)는 일단으로 제 1 서브 클럭(CK00B)을 입력받을 수 있다. 제 3 캐패시터(C3)는 일단으로 제 2 메인 클럭(CK90)을 입력받고, 제 4 캐패시터(C4)는 일단으로 제 2 서브 클럭(CK90B)을 입력받을 수 있다.
이하에서, 제 1 펌프 회로(12) 및 제 2 펌프 회로(14)는 실질적으로 동일한 구성을 가지므로, 제 1 펌프 회로(12)를 예로 들어 설명한다.
제 1 트랜지스터(M1)는, 입력단(IN_ND)과 제 1 캐패시터(C1)의 타단 사이에 연결되어 게이트로 제 2 캐패시터(C2)를 통해 전달되는 제 1 서브 클럭(CK00B)을 입력받을 수 있다. 제 2 트랜지스터(M2)는, 입력단(IN_ND)과 제 2 캐패시터(C2)의 타단 사이에 연결되어 게이트로 제 1 캐패시터(C1)를 통해 전달되는 제 1 메인 클럭(CK00)을 입력받을 수 있다. 제 3 트랜지스터(M3)는, 제 1 캐패시터(C1)의 타단과 출력단(OUT_ND) 사이에 연결되어 게이트로 제 2 캐패시터(C2)를 통해 전달되는 제 1 서브 클럭(CK00B)을 입력받을 수 있다. 제 4 트랜지스터(M4)는, 제 2 캐패시터(C2)의 타단과 출력단(OUT_ND) 사이에 연결되어 게이트로 제 1 캐패시터(C1)를 통해 전달되는 제 1 메인 클럭(CK00)을 입력받을 수 있다. 바람직하게, 제 1 및 제 2 트랜지스터(M1, M2)는 NMOS 트랜지스터로 구성되고, 제 3 및 제 4 트랜지스터(M3, M4)는 PMOS 트랜지스터로 구성될 수 있다.
도 2 는 도 1 의 차지 펌프 회로(10)의 동작을 설명하기 위한 회로도 및 동작 파형도 이다.
도 2 를 참조하여, 제 1 펌프 회로(12) 및 제 2 펌프 회로(14)의 동작을 설명하면 다음과 같다.
[제 1 구간]
제 1 메인 클럭(CK00)이 하이 레벨이고, 제 1 서브 클럭(CK00B)이 로우 레벨이므로, 제 1 트랜지스터(M1) 및 제 3 트랜지스터(M3)는 턴오프되고, 제 2 트랜지스터(M2) 및 제 4 트랜지스터(M4)는 턴온 된다. 또한, 제 2 메인 클럭(CK90)이 로우 레벨이고, 제 2 서브 클럭(CK90B)이 하이 레벨이므로, 제 5 트랜지스터(M5) 및 제 7 트랜지스터(M7)는 턴온되고, 제 6 트랜지스터(M6) 및 제 8 트랜지스터(M8)는 턴오프 된다.
따라서, 제 1 캐패시터(C1)에 충전되어 있던 전압이 방전되어 제 1 출력 전압(VOUT_P)으로 제 2 펌프 회로(14)에 제공된다. 제 1 펌프 회로(12)로부터 제공되는 제 1 출력 전압(VOUT_P)은 제 5 트랜지스터(M5)를 통하여 제 3 캐패시터(C3)에 충전된다. 이 때, 입력단(IN_ND)에 인가되는 입력 전압(VIN)은 제 2 트랜지스터(M2)를 통하여 제 2 캐패시터(C2)에 충전되고, 제 4 캐패시터(C4)에 충전되어 있던 전압이 방전되어 제 2 출력 전압(VOUT)으로 출력단(OUT_ND)에 제공될 수 있다.
[제 2 구간]
제 1 메인 클럭(CK00) 및 제 1 서브 클럭(CK00B)의 위상은 유지된 상태에서, 제 2 메인 클럭(CK90)이 하이 레벨이 되고, 제 2 서브 클럭(CK90B)이 로우 레벨이 된다. 이에 따라, 제 5 트랜지스터(M5) 및 제 7 트랜지스터(M7)는 턴오프되고, 제 6 트랜지스터(M6) 및 제 8 트랜지스터(M8)가 턴온된다. 따라서, 제 3 캐패시터(C3)에 충전되어 있던 전압이 방전되어 제 2 출력 전압(VOUT)으로 출력단(OUT_ND)에 제공된다. 이 때, 제 1 출력 전압(VOUT_P)은 제 6 트랜지스터(M6)를 통하여 제 4 캐패시터(C4)에 충전될 수 있다.
[제 3 구간]
제 2 메인 클럭(CK90) 및 제 2 서브 클럭(CK90B)의 위상은 유지된 상태에서, 제 1 메인 클럭(CK00)이 로우 레벨이 되고, 제 1 서브 클럭(CK00B)이 하이 레벨이 된다. 이에 따라, 제 1 트랜지스터(M1) 및 제 3 트랜지스터(M3)가 턴온되어, 입력단(IN_ND)에 인가되는 입력 전압(VIN)은 제 1 트랜지스터(M1)를 통하여 제 1 캐패시터(C1)에 충전되고, 제 2 캐패시터(C2)에 충전되어 있던 전압이 방전되어 제 1 출력 전압(VOUT_P)으로 제 2 펌프 회로(14)에 제공된다. 한편, 이 때, 제 6 트랜지스터(M6)가 턴온되어 있으므로, 제 1 펌프 회로(12)로부터 제공되는 제 1 출력 전압(VOUT_P)은 제 6 트랜지스터(M6)를 통하여 제 4 캐패시터(C4)에 충전된다.
[제 4 구간]
제 1 메인 클럭(CK00) 및 제 1 서브 클럭(CK00B)의 위상은 유지된 상태에서, 제 2 메인 클럭(CK90)이 로우 레벨이 되고, 제 2 서브 클럭(CK90B)이 하이 레벨이 된다. 이에 따라, 제 6 트랜지스터(M6) 및 제 8 트랜지스터(M8)가 턴오프되고, 제 5 트랜지스터(M5) 및 제 7 트랜지스터(M7)는 턴온된다. 따라서, 제 4 캐패시터(C4)에 충전되어 있던 전압이 방전되어 제 2 출력 전압(VOUT)으로 출력단(OUT_ND)에 제공된다. 이 때, 제 1 출력 전압(VOUT_P)은 제 5 트랜지스터(M5)를 통하여 제 3 캐패시터(C3)에 충전될 수 있다.
상기와 같이, 제 1 및 제 2 메인 클럭(CK00, CK90)과 제 1 및 제 2 서브 클럭(CK00B, CK90B)이 토글링함에 따라 제 1 내지 제 4 구간들의 동작이 반복 수행되어 출력단(OUT_ND)으로 제공된 제 2 출력 전압(VOUT)이 출력 캐패시터(COUT)에 충전되어 최종 출력 전압으로 제공될 수 있다.
도 3 은 도 1 의 차지 펌프 회로(10)가 적용된 반도체 장치(20)의 구성도 이다.
도 3 을 참조하면, 반도체 장치(20)는, 차지 펌프 회로(10), 전압 검출 회로(22) 및 구동 제어 회로(24)를 포함할 수 있다.
차지 펌프 회로(10)는, 도 1 및 도 2 에서 설명된 차지 펌프 회로(10)와 실질적으로 동일한 구성을 가질 수 있다.
전압 검출 회로(22)는, 출력 전압(VOUT)과 기준 전압(VREF)을 비교하여 비교 신호(CMP)를 생성할 수 있다. 전압 검출 회로(22)는, 분배부(22A)와 비교부(22B)를 포함할 수 있다. 분배부(22A)는, 출력 전압(VOUT)을 분배하여 검출 전압(VFB)으로 제공할 수 있다. 분배부(22A)는, 출력단(OUT_ND)과 접지전압(VSS)단에 직렬 연결된 제 1 및 제 2 저항(R1, R2)으로 구성되어 제 1 및 제 2 저항(R1, R2)의 공통 노드(C_ND)에서 검출 전압(VFB)이 출력될 수 있다. 비교부(22B)는, 기준 전압(VREF)과 검출 전압(VFB)을 비교하여 비교 신호(CMP)를 출력할 수 있다. 비교부(22B)는, 검출 전압(VFB)이 기준 전압(VREF) 보다 작거나 같아질 때 비교 신호(CMP)를 하이 레벨로 활성화시켜 출력할 수 있다. 바람직하게, 기준 전압(VREF)은, 외부에서 공급되는 전압의 변화와 무관하게 일정한 전압 레벨을 가지는 밴드갭 전압(BANDGAP VOLTAGE)을 이용할 수 있다.
구동 제어 회로(24)는, 비교 신호(CMP)에 따라 제 1 외부 클럭(CK00_EX) 및 제 2 외부 클럭(CK90_EX)을 래치하여 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)을 출력할 수 있다. 구동 제어 회로(24)는, 래치부(24A) 및 출력부(24B)를 포함할 수 있다. 래치부(24A)는, 비교 신호(CMP)의 활성화 구간 동안, 제 1 외부 클럭(CK00_EX) 및 제 2 외부 클럭(CK90_EX)의 라이징 에지를 감지하여 제 1 중간 클럭(CK00_L) 및 제 2 중간 클럭(CK90_L)을 생성할 수 있다. 제 1 중간 클럭(CK00_L) 및 제 2 중간 클럭(CK90_L)은, 제 1 외부 클럭(CK00_EX) 및 제 2 외부 클럭(CK90_EX)과 동일한 활성화 구간을 가질 수 있다. 출력부(24B)는, 비교 신호(CMP)의 활성화 구간 동안, 제 1 중간 클럭(CK00_L) 및 제 2 중간 클럭(CK90_L)을 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)으로 각각 출력할 수 있다. 출력부(24B)는, 비교 신호(CMP)와 제 1 중간 클럭(CK00_L)을 로직 앤드 연산하는 제 1 로직 게이트(AND1) 및 비교 신호(CMP)와 제 2 중간 클럭(CK90_L)을 로직 앤드 연산하는 제 2 로직 게이트(AND2)를 포함할 수 있다.
도 4a 및 도 4b 는 도 3 의 반도체 장치(20)의 동작을 설명하기 위한 동작 파형도 이다.
도 4a 및 4b 를 참조하면, 전압 검출 회로(22)는, 출력 전압(VOUT)과 기준 전압(VREF)을 비교하여 비교 신호(CMP)를 생성한다. 이 때, 전압 검출 회로(22)는, 출력 전압(VOUT)이 기준 전압(VREF) 보다 작거나 같아질 때 비교 신호(CMP)를 하이 레벨로 활성화시켜 출력할 수 있다. 구동 제어 회로(24)의 래치부(24A)는, 비교 신호(CMP)의 활성화 구간 동안, 제 1 외부 클럭(CK00_EX) 및 제 2 외부 클럭(CK90_EX)의 라이징 에지를 감지하여 제 1 중간 클럭(CK00_L) 및 제 2 중간 클럭(CK90_L)을 일정 구간 활성화시킨다. 출력부(24B)는, 비교 신호(CMP)의 활성화 구간 동안, 제 1 중간 클럭(CK00_L) 및 제 2 중간 클럭(CK90_L)을 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)으로 각각 출력한다. 즉, 구동 제어 회로(24)는, 비교 신호(CMP)의 활성화 구간 동안, 제 1 외부 클럭(CK00_EX) 및 제 2 외부 클럭(CK90_EX)의 라이징 에지를 감지하여 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)을 일정 구간 활성화시키되, 비교 신호(CMP)의 활성화 구간의 종료 시점에 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)을 비활성화시킬 수 있다.
이 때, 도 4a 에 도시된 바와 같이, 비교 신호(CMP)의 활성화 구간의 종료 시점, 즉, 비교 신호(CMP)의 폴링 에지에 따라 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)이 동시에 천이하게 된다. 동시에 클럭의 스위칭 동작이 수행됨에 따라 소모되는 피크 전류가 증가하게 된다. 또한, 도 4b 에 도시된 바와 같이, 비교 신호(CMP)의 활성화 구간 동안, 제 1 메인 클럭(CK00)만 토글링하고 제 2 메인 클럭(CK90)은 토글링하지 않는 경우가 발생한다. 이 경우, 제 1 메인 클럭(CK00)만이 토글링하더라도 제 2 메인 클럭(CK90)이 토글링하지 않기 때문에, 도 2 에서 설명된 제 1 내지 제 4 구간들의 동작이 반복적으로 수행되지 않아 제 2 출력 전압(VOUT)이 출력단(OUT_ND)의 출력 캐패시터(COUT)로 제공되지 않는다. 이에 따라, 실제 외부 클럭이 토글링함에도 전압이 생성되지 않아 불필요한 스위칭 동작에 따라 소모되는 전류가 증가하게 된다.
이하, 제안 발명에서는, 차지 펌프 회로로 제공되는 클럭들의 입력 전류를 감소시킬 수 있는 반도체 장치를 제안한다.
도 5 는 본 발명의 실시예에 따른 차지 펌프 회로가 적용된 반도체 장치(100)의 구성도 이다.
도 5 를 참조하면, 반도체 장치(100)는, 차지 펌프 회로(110), 전압 검출 회로(120) 및 구동 제어 회로(130)를 포함할 수 잇다.
차지 펌프 회로(110)는, 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)에 따라 입력 전압(VIN)을 펌핑하여 출력 전압(VOUT)을 생성할 수 있다. 차지 펌프 회로(110)는, 도 1 및 도 2 에서 설명된 차지 펌프 회로(10)와 실질적으로 동일한 구성을 가질 수 있다.
전압 검출 회로(120)는, 출력 전압(VOUT)과 기준 전압(VREF)을 비교하여 비교 신호(CMP)를 생성할 수 있다. 전압 검출 회로(120)는, 분배부(122)와 비교부(124)를 포함할 수 있다. 분배부(122)는, 출력 전압(VOUT)을 분배하여 검출 전압(VFB)으로 제공할 수 있다. 분배부(122)는, 출력단(OUT_ND)과 접지전압(VSS)단에 직렬 연결된 제 1 및 제 2 저항(R3, R4)으로 구성되어 제 1 및 제 2 저항(R3, R4)의 공통 노드(C_ND)에서 검출 전압(VFB)이 출력될 수 있다. 비교부(124)는, 기준 전압(VREF)과 검출 전압(VFB)을 비교하여 비교 신호(CMP)를 출력할 수 있다. 비교부(124)는, 검출 전압(VFB)이 기준 전압(VREF) 보다 작거나 같아질 때 비교 신호(CMP)를 하이 레벨로 활성화시켜 출력할 수 있다. 바람직하게, 기준 전압(VREF)은, 외부에서 공급되는 전압의 변화와 무관하게 일정한 전압 레벨을 가지는 밴드갭 전압(BANDGAP VOLTAGE)을 이용할 수 있다.
구동 제어 회로(130)는, 비교 신호(CMP)의 활성화 구간 동안, 제 1 외부 클럭(CK00_EX) 및 제 2 외부 클럭(CK90_EX)에 따라 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)을 생성할 수 있다. 특히, 제안 발명에 따른 구동 제어 회로(130)는, 제 1 메인 클럭(CK00)이 천이한 후에 제 2 메인 클럭(CK90)이 천이하도록 천이 순서를 제어할 수 있다. 즉, 구동 제어 회로(130)는, 비교 신호(CMP)의 활성화 구간 동안, 제 1 메인 클럭(CK00)이 로직 로우 레벨에서 로직 하이 레벨로 천이한 후에 제 2 메인 클럭(CK90)이 로직 로우 레벨에서 로직 하이 레벨로 천이하고, 제 1 메인 클럭(CK00)이 로직 하이 레벨에서 로직 로우 레벨로 천이한 후에 제 2 메인 클럭(CK90)이 로직 하이 레벨에서 로직 로우 레벨로 천이하도록 제어할 수 있다. 또한, 구동 제어 회로(130)는, 비교 신호(CMP)의 활성화 구간의 종료 시점에, 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)의 로직 레벨이 유지되도록 제어할 수 있다.
보다 자세하게, 구동 제어 회로(130)는, 이전 클럭 저장부(132), 클럭 순서 판단부(134) 및 출력 제어부(136)를 포함할 수 있다.
이전 클럭 저장부(132)는, 비교 신호(CMP)에 따라, 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)을 제 1 예비 클럭(CK00_S) 및 제 2 예비 클럭(CK90_S)으로 각각 저장할 수 있다. 바람직하게, 이전 클럭 저장부(132)는, 비교 신호(CMP)의 활성화 구간의 종료 시점, 즉, 비교 신호(CMP)의 폴링 에지에 동기하여, 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)을 제 1 예비 클럭(CK00_S) 및 제 2 예비 클럭(CK90_S)으로 각각 저장할 수 있다.
클럭 순서 판단부(134)는, 비교 신호(CMP)의 활성화 구간 동안, 제 1 예비 클럭(CK00_S) 및 제 2 예비 클럭(CK90_S)을 토대로 제 1 외부 클럭(CK00_EX) 및 제 2 외부 클럭(CK90_EX)의 천이 순서가 특정 조건을 만족하는 지를 판단하여 출력 활성화 신호(SEQ_ON)를 생성할 수 있다. 이 때, 특정 조건은, 제 1 외부 클럭(CK00_EX)이 로직 로우 레벨에서 로직 하이 레벨로 천이한 후에 제 2 외부 클럭(CK90_EX)이 로직 로우 레벨에서 로직 하이 레벨로 천이하는 경우와, 제 1 외부 클럭(CK00_EX)이 로직 하이 레벨에서 로직 로우 레벨로 천이한 후에 제 2 외부 클럭(CK90_EX)이 로직 하이 레벨에서 로직 로우 레벨로 천이하는 경우를 포함할 수 있다. 보다 자세하게, 클럭 순서 판단부(134)는, 제 1 예비 클럭(CK00_S) 및 제 2 예비 클럭(CK90_S)의 로직 레벨을 디코딩하여 선택 신호(미도시, SEL<3:0>)를 생성하고, 선택 신호(SEL<3:0>)에 따라 제 1 외부 클럭(CK00_EX) 또는 반전된 제 1 외부 클럭 중 하나를 선택하여 제 1 순서 결정 신호(미도시, CK00_SEL)로 출력하고, 제 2 외부 클럭(CK90_EX) 또는 반전된 제 2 외부 클럭 중 하나를 선택하여 제 2 순서 결정 신호(미도시, CK90_SEL)를 출력할 수 있다. 또한, 클럭 순서 판단부(134)는, 비교 신호(CMP), 제 1 순서 결정 신호(CK00_SEL) 및 제 2 순서 결정 신호(CK90_SEL)에 따라 출력 활성화 신호(SEQ_ON)를 생성할 수 있다.
출력 제어부(136)는, 출력 활성화 신호(SEQ_ON)에 따라 제 1 외부 클럭(CK00_EX) 및 제 2 외부 클럭(CK90_EX)을 래치하여 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)을 출력할 수 있다.
상기와 같이, 제안 발명의 실시예에 따른 구동 제어 회로(130)는, 제 1 메인 클럭(CK00)이 토글링한 이후에 제 2 메인 클럭(CK90)이 토글링하도록 제어함으로써 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)의 천이 순서를 유지할 수 있다. 또한, 구동 제어 회로(130)는, 비교 신호(CMP)의 활성화 구간의 종료 시점에, 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)의 로직 레벨이 유지되도록 제어할 수 있다. 따라서, 제안 발명에 따른 반도체 장치(100)는, 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)이 동시에 천이하는 경우가 발생하지 않도록 제어하여 불필요한 스위칭 동작에 따라 소모되는 전류를 줄일 수 있다.
도 6 은 도 5 의 구동 제어 회로(130)의 상세 회로도 이다. 도 7 은 도 6 의 구동 제어 회로(130)의 동작을 설명하기 위한 진리표 이다.
도 6 을 참조하면, 이전 클럭 저장부(132), 클럭 순서 판단부(134) 및 출력 제어부(136)의 상세 회로도가 도시되어 있다.
이전 클럭 저장부(132)는, 제 1 저장부(132A) 및 제 2 저장부(132B)를 포함할 수 있다. 제 1 저장부(132A)는, 비교 신호(CMP)의 활성화 구간의 종료 시점에, 제 1 메인 클럭(CK00)을 저장하여 제 1 예비 클럭(CK00_S)으로 출력할 수 있다. 제 2 저장부(132B)는, 비교 신호(CMP)의 활성화 구간의 종료 시점에, 제 2 메인 클럭(CK90)을 저장하여 제 2 예비 클럭(CK90_S)으로 출력할 수 있다. 바람직하게, 제 1 저장부(132A) 및 제 2 저장부(132B)는 D-플립플롭으로 구현될 수 있다.
클럭 순서 판단부(134)는, 로직 디코더(1342), 셀렉터(1344) 및 활성화 신호 생성부(1346)를 포함할 수 있다.
로직 디코더(1342)는, 제 1 예비 클럭(CK00_S) 및 제 2 예비 클럭(CK90_S)의 로직 레벨을 디코딩하여 선택 신호(SEL<3:0>)를 생성할 수 있다. 예를 들어, 도 7 에 도시된 바와 같이, 로직 디코더(1342)는, 제 1 예비 클럭(CK00_S)과 제 2 예비 클럭(CK90_S)이 모두 로직 로우 레벨인 경우 "0001"의 선택 신호(SEL<3:0>)를 생성하고, 제 1 예비 클럭(CK00_S)이 로직 하이 레벨이고 제 2 예비 클럭(CK90_S)이 로직 로우 레벨인 경우 "0010"의 선택 신호(SEL<3:0>)를 생성하고, 제 1 예비 클럭(CK00_S)이 로직 로우 레벨이고 제 2 예비 클럭(CK90_S)이 로직 하이 레벨인 경우 "0100"의 선택 신호(SEL<3:0>)를 생성하고, 제 1 예비 클럭(CK00_S)과 제 2 예비 클럭(CK90_S)이 모두 하이 로우 레벨인 경우 "1000"의 선택 신호(SEL<3:0>)를 생성할 수 있다.
한편, 클럭 순서 판단부(134)는, 제 1 내지 제 5 인버터(INV1~INV5)를 추가로 구비할 수 있다. 제 1 인버터(INV1)는, 제 1 외부 클럭(CK00_EX)을 반전하여 제 1 부-클럭(CK00EB)을 생성하고, 제 2 인버터(INV2)는, 제 1 부-클럭(CK00EB)을 반전하여 제 1 정-클럭(CK00ED)을 생성할 수 있다. 제 3 인버터(INV3)는, 제 2 외부 클럭(CK90_EX)을 반전하여 제 2 부-클럭(CK90EB)을 생성하고, 제 4 인버터(INV4)는, 제 2 부-클럭(CK90EB)을 반전하여 제 2 정-클럭(CK90ED)을 생성할 수 있다. 제 5 인버터(INV5)는, 비교 신호(CMP)를 반전하여 반전된 비교 신호(CMPB)를 생성할 수 있다.
셀렉터(1344)는, 선택 신호(SEL<3:0>)에 따라, 제 1 부-클럭(CK00EB) 및 제 1 정-클럭(CK00ED) 중 하나를 선택하여 제 1 순서 결정 신호(CK00_SEL)를 출력하고, 제 2 부-클럭(CK90EB) 및 제 2 정-클럭(CK90ED) 중 하나를 선택하여 제 2 순서 결정 신호(CK90_SEL)를 출력할 수 있다. 예를 들어, 셀렉터(1344)는, 도 7 에 도시된 바와 같이, "0001"의 선택 신호(SEL<3:0>)에 따라 제 1 부-클럭(CK00EB) 및 제 2 부-클럭(CK90EB)을 제 1 순서 결정 신호(CK00_SEL) 및 제 2 순서 결정 신호(CK90_SEL)로 각각 출력하고, "0010"의 선택 신호(SEL<3:0>)에 따라 제 1 정-클럭(CK00ED) 및 제 2 부-클럭(CK90EB)을 제 1 순서 결정 신호(CK00_SEL) 및 제 2 순서 결정 신호(CK90_SEL)로 각각 출력하고, "0100"의 선택 신호(SEL<3:0>)에 따라 제 1 부-클럭(CK00EB) 및 제 2 정-클럭(CK90ED)을 제 1 순서 결정 신호(CK00_SEL) 및 제 2 순서 결정 신호(CK90_SEL)로 각각 출력하고, "1000"의 선택 신호(SEL<3:0>)에 따라 제 1 정-클럭(CK00ED) 및 제 2 정-클럭(CK90ED)을 제 1 순서 결정 신호(CK00_SEL) 및 제 2 순서 결정 신호(CK90_SEL)로 각각 출력할 수 있다.
활성화 신호 생성부(1346)는, 비교 신호(CMP)의 활성화 구간 동안, 제 1 순서 결정 신호(CK00_SEL) 및 제 2 순서 결정 신호(CK90_SEL)에 따라 출력 활성화 신호(SEQ_ON)를 활성화시킬 수 있다. 활성화 신호 생성부(1346)는, 비교 신호(CMP)의 활성화 구간의 종료 시점, 즉, 비교 신호(CMP)의 폴링 에지에 따라 출력 활성화 신호(SEQ_ON)를 비활성화시킬 수 있다.
보다 자세하게, 활성화 신호 생성부(1346)는, 셋 신호 생성부(1346A) 및 SR 래치(1346B)를 포함할 수 있다.
셋 신호 생성부(1346A)는, 비교 신호(CMP), 제 1 순서 결정 신호(CK00_SEL) 및 제 2 순서 결정 신호(CK90_SEL)에 따라 셋 신호(S)를 생성할 수 있다. 바람직하게, 셋 신호 생성부(1346A)는, 비교 신호(CMP), 제 1 순서 결정 신호(CK00_SEL) 및 제 2 순서 결정 신호(CK90_SEL)를 로직 앤드 연산하여 셋 신호(S)를 생성할 수 있다. 즉, 셋 신호 생성부(1346A)는, 비교 신호(CMP)의 활성화 구간 동안, 제 1 순서 결정 신호(CK00_SEL) 및 제 2 순서 결정 신호(CK90_SEL)가 모두 로직 하이 레벨이 될 때 로직 하이 레벨로 활성화되는 셋 신호(S)를 출력할 수 있다. SR 래치(134D)는, 셋 신호(S)에 따라 활성화되고, 반전된 비교 신호(CMPB)에 따라 비활성화되는 출력 활성화 신호(SEQ_ON)를 생성할 수 있다.
출력 제어부(136)는, 제 1 래치(136A) 및 제 2 래치(136B)를 포함할 수 있다. 제 1 래치(136A)는, 출력 활성화 신호(SEQ_ON)에 따라 제 1 외부 클럭(CK00_EX)을 래치하여 제 1 메인 클럭(CK00)으로 출력할 수 있다. 제 1 래치(136A)는, 출력 활성화 신호(SEQ_ON)가 활성화되면, 제 1 외부 클럭(CK00_EX)을 래치하여 제 1 메인 클럭(CK00)으로 출력하고, 출력 활성화 신호(SEQ_ON)가 비활성화되면, 현재 래치된 제 1 메인 클럭(CK00)의 로직 레벨을 유지할 수 있다. 제 2 래치(136B)는, 출력 활성화 신호(SEQ_ON)에 따라 제 2 외부 클럭(CK90_EX)을 래치하여 제 2 메인 클럭(CK90)으로 출력할 수 있다. 제 2 래치(136B)는, 출력 활성화 신호(SEQ_ON)가 활성화되면, 제 2 외부 클럭(CK90_EX)을 래치하여 제 2 메인 클럭(CK90)으로 출력하고, 출력 활성화 신호(SEQ_ON)가 비활성화되면, 현재 래치된 제 2 메인 클럭(CK90)의 로직 레벨을 유지할 수 있다.
이하, 도 5 내지 도 8 을 참조하여 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하기로 한다.
도 8 은 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하기 위한 파형도 이다.
도 8 을 참조하면, 제 1 구간(t1)에서, 검출 전압(VFB)이 기준 전압(VREF) 보다 크기 때문에, 전압 검출 회로(120)는 로직 로우 레벨의 비교 신호(CMP)를 출력한다. 클럭 순서 판단부(134)는 출력 활성화 신호(SEQ_ON)를 비활성화시켜 출력하고, 출력 제어부(136)는, 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)을 토글링하지 않는다. 이에 따라 차지 펌프 회로(110)는 펌핑 동작을 수행하지 않는다. 이 때, 이전 클럭 저장부(132)가 로직 로우 레벨의 제 1 예비 클럭(CK00_S) 및 제 2 예비 클럭(CK90_S)를 저장하고 있으므로, 클럭 순서 판단부(134)는 "0001"의 선택 신호(SEL<3:0>)에 따라 제 1 외부 클럭(CK00_EX)을 반전하여 제 1 순서 결정 신호(CK00_SEL)로 출력하고, 제 2 외부 클럭(CK90_EX)을 반전하여 제 2 순서 결정 신호(CK90_SEL)로 출력한다.
제 2 구간(t2)에서, 검출 전압(VFB)이 기준 전압(VREF) 보다 작거나 같아진다. 전압 검출 회로(120)는 로직 하이 레벨의 비교 신호(CMP)를 출력한다. 이전 클럭 저장부(132)가 로직 로우 레벨의 제 1 예비 클럭(CK00_S) 및 제 2 예비 클럭(CK90_S)를 유지하고 있으므로, 클럭 순서 판단부(134)는 "0001"의 선택 신호(SEL<3:0>)에 따라 제 1 외부 클럭(CK00_EX)을 반전하여 제 1 순서 결정 신호(CK00_SEL)로 출력하고, 제 2 외부 클럭(CK90_EX)을 반전하여 제 2 순서 결정 신호(CK90_SEL)로 출력한다. 클럭 순서 판단부(134)는, 제 1 순서 결정 신호(CK00_SEL) 및 제 2 순서 결정 신호(CK90_SEL)가 모두 로직 하이 레벨일 때 셋 신호(S)를 활성화시키고, 이에 따라 출력 활성화 신호(SEQ_ON)를 활성화시킨다. 출력 제어부(136)는, 출력 활성화 신호(SEQ_ON)에 따라 제 1 외부 클럭(CK00_EX) 및 제 2 외부 클럭(CK90_EX)을 래치하여 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)을 출력할 수 있다. 이에 따라 차지 펌프 회로(110)는 펌핑 동작을 수행하여 출력 전압(VOUT), 즉 검출 전압(VFB)을 상승시킬 수 있다.
제 3 구간(t3)에서, 검출 전압(VFB)이 기준 전압(VREF) 보다 다시 커지게 된다. 전압 검출 회로(120)는 로직 로우 레벨의 비교 신호(CMP)를 출력한다. 클럭 순서 판단부(134)는 출력 활성화 신호(SEQ_ON)를 비활성화시켜 출력하고, 출력 제어부(136)는, 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)을 토글링하지 않는다. 이에 따라 차지 펌프 회로(110)는 펌핑 동작을 수행하지 않는다. 한편, 이전 클럭 저장부(132)는, 비교 신호(CMP)의 활성화 구간의 종료 시점에, 로직 하이 레벨의 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)을 제 1 예비 클럭(CK00_S) 및 제 2 예비 클럭(CK90_S)으로 각각 저장한다. 이 때, 제 1 예비 클럭(CK00_S) 및 제 2 예비 클럭(CK90_S)가 로직 하이 레벨이므로, 클럭 순서 판단부(134)는, "1000"의 선택 신호(SEL<3:0>)에 따라, 제 1 외부 클럭(CK00_EX)을 제 1 순서 결정 신호(CK00_SEL)로 출력하고, 제 2 외부 클럭(CK90_EX)을 제 2 순서 결정 신호(CK90_SEL)로 출력한다.
제 4 구간(t4)에서, 검출 전압(VFB)이 기준 전압(VREF) 보다 작거나 같아진다. 전압 검출 회로(120)는 로직 하이 레벨의 비교 신호(CMP)를 출력한다. 이 때, 클럭 순서 판단부(134)는, 제 1 예비 클럭(CK00_S) 및 제 2 예비 클럭(CK90_S)가 로직 하이 레벨을 유지하고 있으므로, 제 1 외부 클럭(CK00_EX)을 제 1 순서 결정 신호(CK00_SEL)로 출력하고, 제 2 외부 클럭(CK90_EX)을 제 2 순서 결정 신호(CK90_SEL)로 출력한다. 클럭 순서 판단부(134)는, 제 1 순서 결정 신호(CK00_SEL) 및 제 2 순서 결정 신호(CK90_SEL)가 모두 로직 하이 레벨일 때 셋 신호(S)를 활성화시키고, 이에 따라 출력 활성화 신호(SEQ_ON)를 활성화시킨다. 이 때, 비교 신호(CMP)가 활성화되더라도 출력 활성화 신호(SEQ_ON)는 활성화되지 않고, 제 1 외부 클럭(CK00_EX) 및 제 2 외부 클럭(CK90_EX)의 천이 순서가 특정 조건을 만족한다고 판단되는 경우, 즉, 제 1 순서 결정 신호(CK00_SEL) 및 제 2 순서 결정 신호(CK90_SEL)가 모두 로직 하이 레벨이 되는 경우에 출력 활성화 신호(SEQ_ON)가 활성화될 수 있다. 출력 제어부(136)는, 출력 활성화 신호(SEQ_ON)에 따라 제 1 외부 클럭(CK00_EX) 및 제 2 외부 클럭(CK90_EX)을 래치하여 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)을 출력할 수 있다. 차지 펌프 회로(110)는 펌핑 동작을 수행하여 출력 전압(VOUT), 즉 검출 전압(VFB)을 상승시킬 수 있다.
제 5 구간(t5)에서, 전압 검출 회로(120)는 로직 로우 레벨의 비교 신호(CMP)를 출력하고, 클럭 순서 판단부(134)는 출력 활성화 신호(SEQ_ON)를 비활성화시킨다. 또한, 이전 클럭 저장부(132)는, 비교 신호(CMP)의 활성화 구간의 종료 시점에, 로직 로우 레벨의 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)을 제 1 예비 클럭(CK00_S) 및 제 2 예비 클럭(CK90_S)으로 각각 저장한다. 클럭 순서 판단부(134)는, "0001"의 선택 신호(SEL<3:0>)에 따라, 제 1 외부 클럭(CK00_EX)을 반전하여 제 1 순서 결정 신호(CK00_SEL)로 출력하고, 제 2 외부 클럭(CK90_EX)을 반전하여 제 2 순서 결정 신호(CK90_SEL)로 출력한다.
상기와 같이, 제안 발명에 따른 반도체 장치(100)의 구동 제어 회로(130)는, 비교 신호(CMP)의 활성화 구간 동안, 기저장된 제 1 예비 클럭(CK00_S) 및 제 2 예비 클럭(CK90_S)의 로직 레벨을 토대로 제 1 외부 클럭(CK00_EX) 및 제 2 외부 클럭(CK90_EX)의 천이 순서가 특정 조건을 만족하는 지를 판단하여 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)을 출력할 수 있다. 또한, 구동 제어 회로(130)는, 비교 신호(CMP)의 활성화 구간의 종료 시점에 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)을 제 1 예비 클럭(CK00_S) 및 제 2 예비 클럭(CK90_S)으로 각각 저장함으로써 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)의 로직 레벨이 유지되도록 제어할 수 있다. 따라서, 제안 발명에 따른 반도체 장치(100)는, 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)의 불필요한 스위칭 동작에 따라 소모되는 전류를 줄일 수 있다.
도 9a 는 비교예에 따른 반도체 장치의 시뮬레이션 결과를 설명하기 위한 타이밍도 이고, 도 9b 는 제안 발명에 따른 반도체 장치의 시뮬레이션 결과를 보여주는 타이밍도 이다.
도 9a 를 참조하면, 비교예에 따른 반도체 장치(예를 들어, 도 3 의 반도체 장치(20))의 경우, 비교 신호(CMP)의 활성화 구간의 종료 시점에서 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)이 동시에 천이함으로 인해 소모되는 피크 전류가 증가하게 된다. 피크 전류가 증가함으로 인해 리플(ripple)이 증가한다. 또한, 비교 신호(CMP)의 활성화 구간 동안, 제 1 메인 클럭(CK00)만 토글링하고 제 2 메인 클럭(CK90)은 토글링하지 않음으로 인해 비효율적인 전류 소모가 발생한다.
반면, 도 9b 를 참조하면, 제안 발명에 따른 반도체 장치(예를 들어, 도 5 의 반도체 장치(100))의 경우, 비교 신호(CMP)의 활성화 구간의 종료 시점에서 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)의 로직 레벨을 유지함으로 인해 동시에 천이하는 경우가 제거되었다. 이에 따라, 피크 전류가 줄어들고, 리플(ripple)이 최소화될 수 있다. 또한, 제 1 메인 클럭(CK00)이 천이한 후에 제 2 메인 클럭(CK90)이 천이하도록 천이 순서를 제어함으로써 불필요한 스위칭 동작이 제거되었다. 이에 따라, 불필요한 스위칭 동작에 따라 소모되는 전류를 줄일 수 있다.
이하, 제안 발명에서는, 차지 펌프 회로로 제공되는 클럭들의 입력 전류를 감소시킬 수 있을 뿐만 아니라 클럭 웨이팅 시간을 최소화할 수 있는 반도체 장치를 제안한다.
도 10 는 본 발명의 실시예에 따른 차지 펌프 회로가 적용된 반도체 장치(100)의 구성도 이다.
도 10 를 참조하면, 반도체 장치(100)는, 차지 펌프 회로(110), 전압 검출 회로(120) 및 구동 제어 회로(630)를 포함할 수 잇다.
차지 펌프 회로(110)는, 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)에 따라 입력 전압(VIN)을 펌핑하여 출력 전압(VOUT)을 생성할 수 있다. 차지 펌프 회로(110)는, 도 1 및 도 2 에서 설명된 차지 펌프 회로(10)와 실질적으로 동일한 구성을 가질 수 있다.
전압 검출 회로(120)는, 출력 전압(VOUT)과 기준 전압(VREF)을 비교하여 비교 신호(CMP)를 생성할 수 있다. 전압 검출 회로(120)는, 분배부(122)와 비교부(124)를 포함할 수 있다. 분배부(122)는, 출력 전압(VOUT)을 분배하여 검출 전압(VFB)으로 제공할 수 있다. 분배부(122)는, 출력단(OUT_ND)과 접지전압(VSS)단에 직렬 연결된 제 1 및 제 2 저항(R3, R4)으로 구성되어 제 1 및 제 2 저항(R3, R4)의 공통 노드(C_ND)에서 검출 전압(VFB)이 출력될 수 있다. 비교부(124)는, 기준 전압(VREF)과 검출 전압(VFB)을 비교하여 비교 신호(CMP)를 출력할 수 있다. 비교부(124)는, 검출 전압(VFB)이 기준 전압(VREF) 보다 작거나 같아질 때 비교 신호(CMP)를 하이 레벨로 활성화시켜 출력할 수 있다. 바람직하게, 기준 전압(VREF)은, 외부에서 공급되는 전압의 변화와 무관하게 일정한 전압 레벨을 가지는 밴드갭 전압(BANDGAP VOLTAGE)을 이용할 수 있다.
구동 제어 회로(630)는, 비교 신호(CMP)의 활성화 구간의 시작 시점에서 제 1 외부 클럭(CK00_EX) 및 제 2 외부 클럭(CK90_EX)을 선택적으로 반전하여 제 1 내부 클럭(CK00IN) 및 제 2 내부 클럭(CK90IN)으로서 입력받을 수 있다. 또한, 구동 제어 회로(630)는, 비교 신호(CMP)의 활성화 구간의 종료 시점에, 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)의 로직 레벨을 제 1 예비 클럭(CK00_S) 및 제 2 예비 클럭(CK90_S)으로 각각 저장할 수 있다. 특히, 제안 발명에 따른 구동 제어 회로(630)는, 제 1 예비 클럭(CK00_S)과 제 2 예비 클럭(CK90_S)과 제 1 외부 클럭(CK00_EX) 및 제 2 외부 클럭(CK90_EX) 각각의 로직 레벨에 따라 제 1 외부 클럭(CK00_EX) 및 제 2 외부 클럭(CK90_EX)을 선택적으로 반전하여 제 1 내부 클럭(CK00IN) 및 제 2 내부 클럭(CK90IN)으로서 입력받을 수 있다.
또한, 구동 제어 회로(630)는, 비교 신호(CMP)의 활성화 구간 동안, 제 1 내부 클럭(CK00IN) 및 제 2 내부 클럭(CK90IN)에 따라 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)을 생성할 수 있다. 특히, 제안 발명에 따른 구동 제어 회로(630)는, 제 1 메인 클럭(CK00)이 천이한 후에 제 2 메인 클럭(CK90)이 천이하도록 천이 순서를 제어할 수 있다. 즉, 구동 제어 회로(630)는, 비교 신호(CMP)의 활성화 구간 동안, 제 1 메인 클럭(CK00)이 로직 로우 레벨에서 로직 하이 레벨로 천이한 후에 제 2 메인 클럭(CK90)이 로직 로우 레벨에서 로직 하이 레벨로 천이하고, 제 1 메인 클럭(CK00)이 로직 하이 레벨에서 로직 로우 레벨로 천이한 후에 제 2 메인 클럭(CK90)이 로직 하이 레벨에서 로직 로우 레벨로 천이하도록 제어할 수 있다.
보다 자세하게, 구동 제어 회로(630)는, 이전 클럭 저장부(632)와, 클럭 입력부(638)와, 클럭 순서 판단부(634) 및 출력 제어부(636)를 포함할 수 있다. 여기서, 클럭 입력부(638)는, 이전/현재 클럭 저장부(6381), 및 클럭 선택부(6382)를 포함할 수 있다.
이전 클럭 저장부(632)는, 비교 신호(CMP)에 따라, 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)을 제 1 예비 클럭(CK00_S) 및 제 2 예비 클럭(CK90_S)으로 각각 저장할 수 있다. 바람직하게, 이전 클럭 저장부(632)는, 비교 신호(CMP)의 활성화 구간의 종료 시점, 즉, 비교 신호(CMP)의 폴링 에지에 동기하여, 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)을 제 1 예비 클럭(CK00_S) 및 제 2 예비 클럭(CK90_S)으로 각각 저장할 수 있다.
클럭 입력부(638)는, 비교 신호에 따라, 제 1 예비 클럭(CK00_S) 및 제 2 예비 클럭(CK90_S)과 제 1 내부 클럭(CK00IN) 및 제 2 내부 클럭(CK90IN) 각각의 로직 레벨에 따라 제 1 외부 클럭(CK00_EX) 및 제 2 외부 클럭(CK90_EX)을 선택적으로 반전하여 제 1 내부 클럭(CK00IN) 및 제 2 내부 클럭(CK90IN)으로서 입력받을 수 있다.
클럭 입력부(638)에 포함된 이전/현재 클럭 저장부(6381)는, 비교 신호(CMP)의 활성화 구간의 시작 시점에서, 제 1 내부 클럭(CK00IN) 및 제 2 내부 클럭(CK90IN) 클럭과 제 1 예비 클럭(CK00_S) 및 제 2 예비 클럭(CK90_S) 클럭 각각의 로직레벨을 제 2 선택 신호(SEL2<3:0>)로서 저장할 수 있다. 보다 자세하게, 이전/현재 클럭 저장부(6381)는, 비교 신호(CMP)의 활성화 구간의 시작 시점에서, 제 1 예비 클럭(CK00_S)을 저장하여 제 2 선택 신호(SEL2<3:0>)의 첫 번째 비트(SEL2<0>)로서 출력하고, 제 2 예비 클럭(CK90_S)을 저장하여 제 2 선택 신호(SEL2<3:0>)의 두 번째 비트(SEL2<1>)로서 출력하며, 제 1 내부 클럭(CK00IN)을 저장하여 제 2 선택 신호(SEL2<3:0>)의 세 번째 비트(SEL2<2>)로서 출력하고, 제 2 내부 클럭(CK90IN)을 저장하여 제 2 선택 신호(SEL2<3:0>)의 네 번째 비트(SEL2<3>)로서 출력할 수 있다.
클럭 입력부(638)에 포함된 클럭 선택부(6382)는, 제 2 선택 신호(SEL2<3:0>)에 응답하여 제 1 외부 클럭(CK00_EX) 및 제 2 외부 클럭(CK90_EX)을 선택적으로 반전하여 제 1 내부 클럭(CK00IN) 및 제 2 내부 클럭(CK90IN)으로서 입력받을 수 있다. 보다 자세하게, 클럭 선택부(6382)는, 제 2 선택 신호(SEL2<3:0>)에 따라 제 1 외부 클럭(CK00_EX) 또는 반전된 제 1 외부 클럭(CK00_EXB) 중 하나를 선택하여 제 1 내부 클럭(CK00IN)으로서 입력받고, 제 2 외부 클럭(CK90_EX) 또는 반전된 제 2 외부 클럭(CK90_EX) 중 하나를 선택하여 제 2 내부 클럭(CK90IN)으로서 입력받을 수 있다.
클럭 순서 판단부(634)는, 비교 신호(CMP)의 활성화 구간 동안, 제 1 예비 클럭(CK00_S) 및 제 2 예비 클럭(CK90_S)을 토대로 제 1 내부 클럭(CK00IN) 및 제 2 내부 클럭(CK90IN)의 천이 순서가 특정 조건을 만족하는 지를 판단하여 출력 활성화 신호(SEQ_ON)를 생성할 수 있다. 이 때, 특정 조건은, 제 1 내부 클럭(CK00IN)이 로직 로우 레벨에서 로직 하이 레벨로 천이한 후에 제 2 내부 클럭(CK90IN)이 로직 로우 레벨에서 로직 하이 레벨로 천이하는 경우와, 제 1 내부 클럭(CK00IN)이 로직 하이 레벨에서 로직 로우 레벨로 천이한 후에 제 2 내부 클럭(CK90IN)이 로직 하이 레벨에서 로직 로우 레벨로 천이하는 경우를 포함할 수 있다. 보다 자세하게, 클럭 순서 판단부(634)는, 제 1 예비 클럭(CK00_S) 및 제 2 예비 클럭(CK90_S)의 로직 레벨을 디코딩하여 제 1 선택 신호(미도시, SEL1<3:0>)를 생성하고, 제 1 선택 신호(SEL1<3:0>)에 따라 제 1 내부 클럭(CK00IN) 또는 반전된 제 1 내부 클럭(CK00INB) 중 하나를 선택하여 제 1 순서 결정 신호(미도시, CK00_SEL)로 출력하고, 제 2 내부 클럭(CK90IN) 또는 반전된 제 2 내부 클럭(CK90INB) 중 하나를 선택하여 제 2 순서 결정 신호(미도시, CK90_SEL)를 출력할 수 있다. 또한, 클럭 순서 판단부(634)는, 비교 신호(CMP), 제 1 순서 결정 신호(CK00_SEL) 및 제 2 순서 결정 신호(CK90_SEL)에 따라 출력 활성화 신호(SEQ_ON)를 생성할 수 있다.
출력 제어부(636)는, 출력 활성화 신호(SEQ_ON)에 따라 제 1 내부 클럭(CK00IN) 및 제 2 내부 클럭(CK90IN)을 래치하여 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)을 출력할 수 있다.
상기와 같이, 제안 발명의 실시예에 따른 구동 제어 회로(630)는, 비교 신호(CMP)의 활성화 구간의 시작 시점에서 제 1 외부 클럭(CK00_EX) 및 제 2 외부 클럭(CK90_EX)을 선택적으로 반전하여 제 1 내부 클럭(CK00IN) 및 제 2 내부 클럭(CK90IN)으로서 입력받을 수 있다. 따라서, 제안 발명에 따른 반도체 장치(100)는, 비교 신호(CMP)의 활성화 구간의 시작 시점에서 제 1 외부 클럭(CK00_EX) 및 제 2 외부 클럭(CK90_EX)이 원하는 위상이 아닐 때 원하는 위상이 될 때까지 기다리는 대신, 제 1 외부 클럭(CK00_EX) 및 제 2 외부 클럭(CK90_EX)을 선택적으로 반전하여 원하는 위상을 갖는 제 1 내부 클럭(CK00IN) 및 제 2 내부 클럭(CK90IN)으로서 입력받을 수 있다.
또한, 구동 제어 회로(630)는, 제 1 메인 클럭(CK00)이 토글링한 이후에 제 2 메인 클럭(CK90)이 토글링하도록 제어함으로써 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)의 천이 순서를 유지할 수 있다. 또한, 구동 제어 회로(630)는, 비교 신호(CMP)의 활성화 구간의 종료 시점에, 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)의 로직 레벨이 유지되도록 제어할 수 있다. 따라서, 제안 발명에 따른 반도체 장치(100)는, 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)이 동시에 천이하는 경우가 발생하지 않도록 제어하여 불필요한 스위칭 동작에 따라 소모되는 전류를 줄일 수 있다.
도 11 은 도 10 의 구동 제어 회로(630)의 상세 회로도 이다. 도 12 은 도 11 의 구동 제어 회로(630)의 동작을 설명하기 위한 진리표 이다.
도 11 을 참조하면, 이전 클럭 저장부(632)와, 클럭 입력부(638)와, 클럭 순서 판단부(634), 및 출력 제어부(636)의 상세 회로도가 도시되어 있다. 또한, 클럭 입력부(638)에 포함된 이전/현재 클럭 저장부(6381) 및 클럭 선택부(6382)의 상세 회로도가 도시되어 있다.
이전 클럭 저장부(632)는, 제 1 저장부(632A) 및 제 2 저장부(632B)를 포함할 수 있다. 제 1 저장부(632A)는, 비교 신호(CMP)의 활성화 구간의 종료 시점에, 제 1 메인 클럭(CK00)을 저장하여 제 1 예비 클럭(CK00_S)으로 출력할 수 있다. 제 2 저장부(632B)는, 비교 신호(CMP)의 활성화 구간의 종료 시점에, 제 2 메인 클럭(CK90)을 저장하여 제 2 예비 클럭(CK90_S)으로 출력할 수 있다. 바람직하게, 제 1 저장부(632A) 및 제 2 저장부(632B)는 D-플립플롭으로 구현될 수 있다.
클럭 순서 판단부(634)는, 로직 디코더(6342), 제 1 셀렉터(6344) 및 활성화 신호 생성부(6346)를 포함할 수 있다.
로직 디코더(6342)는, 제 1 예비 클럭(CK00_S) 및 제 2 예비 클럭(CK90_S)의 로직 레벨을 디코딩하여 제 1 선택 신호(SEL1<3:0>)를 생성할 수 있다. 예를 들어, 도 12 에 도시된 바와 같이, 로직 디코더(6342)는, 제 1 예비 클럭(CK00_S)과 제 2 예비 클럭(CK90_S)이 모두 로직 로우 레벨인 경우 "0001"의 제 1 선택 신호(SEL1<3:0>)를 생성하고, 제 1 예비 클럭(CK00_S)이 로직 하이 레벨이고 제 2 예비 클럭(CK90_S)이 로직 로우 레벨인 경우 "0010"의 제 1 선택 신호(SEL1<3:0>)를 생성하고, 제 1 예비 클럭(CK00_S)이 로직 로우 레벨이고 제 2 예비 클럭(CK90_S)이 로직 하이 레벨인 경우 "0100"의 제 1 선택 신호(SEL1<3:0>)를 생성하고, 제 1 예비 클럭(CK00_S)과 제 2 예비 클럭(CK90_S)이 모두 하이 로우 레벨인 경우 "1000"의 제 1 선택 신호(SEL1<3:0>)를 생성할 수 있다.
한편, 클럭 순서 판단부(634)는, 제 1 내지 제 3 인버터(INV1~INV3)을 추가로 구비할 수 있다. 제 1 인버터(INV1)는, 비교 신호(CMP)를 반전하여 반전된 비교 신호(CMPB)를 생성할 수 있다. 제 2 인버터(INV2)는, 제 1 내부 클럭(CK00IN)을 반전하여 반전된 제 1 내부클럭(CK00INB)을 생성할 수 있다. 제 3 인버터(INV3)는, 제 2 내부 클럭(CK90IN)을 반전하여 반전된 제 2 내부클럭(CK90INB)를 생성할 수 있다.
제 1 셀렉터(6344)는, 제 1 선택 신호(SEL1<3:0>)에 따라, 반전된 제 1 내부클럭(CK00INB) 및 제 1 내부 클럭(CK00IN) 중 하나를 선택하여 제 1 순서 결정 신호(CK00_SEL)를 출력하고, 반전된 제 2 내부 클럭(CK90IN) 및 제 2 내부 클럭(CK90IN) 중 하나를 선택하여 제 2 순서 결정 신호(CK90_SEL)를 출력할 수 있다. 예를 들어, 제 1 셀렉터(6344)는, 도 12 에 도시된 바와 같이, "0001"의 제 1 선택 신호(SEL1<3:0>)에 따라 반전된 제 1 내부 클럭(CK00INB) 및 반전된 제 2 내부 클럭(CK90INB)을 제 1 순서 결정 신호(CK00_SEL) 및 제 2 순서 결정 신호(CK90_SEL)로 각각 출력하고, "0010"의 제 1 선택 신호(SEL1<3:0>)에 따라 제 1 내부 클럭(CK00IN) 및 반전된 제 2 내부 클럭(CK90INB)을 제 1 순서 결정 신호(CK00_SEL) 및 제 2 순서 결정 신호(CK90_SEL)로 각각 출력하고, "0100"의 제 1 선택 신호(SEL1<3:0>)에 따라 반전된 제 1 내부 클럭(CK00INB) 및 제 2 내부 클럭(CK90IN)을 제 1 순서 결정 신호(CK00_SEL) 및 제 2 순서 결정 신호(CK90_SEL)로 각각 출력하고, "1000"의 제 1 선택 신호(SEL1<3:0>)에 따라 제 1 내부 클럭(CK00IN) 및 제 2 내부 클럭(CK90IN)을 제 1 순서 결정 신호(CK00_SEL) 및 제 2 순서 결정 신호(CK90_SEL)로 각각 출력할 수 있다.
활성화 신호 생성부(6346)는, 비교 신호(CMP)의 활성화 구간 동안, 제 1 순서 결정 신호(CK00_SEL) 및 제 2 순서 결정 신호(CK90_SEL)에 따라 출력 활성화 신호(SEQ_ON)를 활성화시킬 수 있다. 활성화 신호 생성부(6346)는, 비교 신호(CMP)의 활성화 구간의 종료 시점, 즉, 비교 신호(CMP)의 폴링 에지에 따라 출력 활성화 신호(SEQ_ON)를 비활성화시킬 수 있다.
보다 자세하게, 활성화 신호 생성부(6346)는, 셋 신호 생성부(6346A) 및 SR 래치(6346B)를 포함할 수 있다.
셋 신호 생성부(6346A)는, 비교 신호(CMP), 제 1 순서 결정 신호(CK00_SEL) 및 제 2 순서 결정 신호(CK90_SEL)에 따라 셋 신호(S)를 생성할 수 있다. 바람직하게, 셋 신호 생성부(6346A)는, 비교 신호(CMP), 제 1 순서 결정 신호(CK00_SEL) 및 제 2 순서 결정 신호(CK90_SEL)를 로직 앤드 연산하여 셋 신호(S)를 생성할 수 있다. 즉, 셋 신호 생성부(6346A)는, 비교 신호(CMP)의 활성화 구간 동안, 제 1 순서 결정 신호(CK00_SEL) 및 제 2 순서 결정 신호(CK90_SEL)가 모두 로직 하이 레벨이 될 때 로직 하이 레벨로 활성화되는 셋 신호(S)를 출력할 수 있다. SR 래치(634D)는, 셋 신호(S)에 따라 활성화되고, 반전된 비교 신호(CMPB)에 따라 비활성화되는 출력 활성화 신호(SEQ_ON)를 생성할 수 있다.
클럭 입력부(638)에 포함된 이전/현재 클럭 저장부(6381)는, 제 3 저장부(6381A)와, 제 4 저장부(6381B)와, 제 5 저장부(6381C), 및 제 6 저장부(6381D)를 포함할 수 있다. 제 3 저장부(6381A)는, 비교 신호(CMP)의 활성화 구간의 시작 시점에서, 제 1 예비 클럭(CK00_S)을 저장하여 상기 제 2 선택 신호(SEL2<3:0>)의 첫 번째 비트(SEL2<0>)로 출력할 수 있다. 제 4 저장부(6381B)는, 비교 신호(CMP)의 활성화 구간의 시작 시점에서, 제 2 예비 클럭(CK90_S)을 저장하여 제 2 선택 신호(SEL2<3:0>)의 두 번째 비트(SEL2<1>)로 출력할 수 있다. 제 5 저장부(6381C)는, 비교 신호(CMP)의 활성화 구간의 시작 시점에서, 제 1 내부 클럭(CK00IN)을 저장하여 제 2 선택 신호(SEL2<3:0>)의 세 번째 비트(SEL2<2>)로 출력할 수 있다. 제 6 저장부(6381D)는, 비교 신호(CMP)의 활성화 구간의 시작 시점에서, 제 2 내부 클럭(CK90IN)을 저장하여 제 2 선택 신호(SEL2<3:0>)의 네 번째 비트(SEL2<3>)로 출력할 수 있다. 바람직하게, 제 3 저장부(6381A)와 제 4 저장부(6381B)와 제 5 저장부(6381C) 및 제 6 저장부(6381D)는 D-플립플롭으로 구현될 수 있다.
클럭 입력부(638)부에 포함된 클럭 선택부(6382)는, 제 2 셀렉터(6383), 및 제 4 내지 제7 인버터(INV4~INV7)를 포함할 수 있다.
제 4 인버터(INV4)는, 제 1 외부 클럭(CK00_EX)을 반전하여 제 1 부-클럭(CK00EB)을 생성하고, 제 5 인버터(INV5)는, 제 1 부-클럭(CK00EB)을 반전하여 제 1 정-클럭(CK00ED)을 생성할 수 있다. 제 6 인버터(INV6)는, 제 2 외부 클럭(CK90_EX)을 반전하여 제 2 부-클럭(CK90EB)을 생성하고, 제 7 인버터(INV7)는, 제 2 부-클럭(CK90EB)을 반전하여 제 2 정-클럭(CK90ED)을 생성할 수 있다.
제 2 셀렉터(6383)는, 제 2 선택 신호(SEL2<3:0>)에 따라, 제 1 부-클럭(CK00EB) 및 제 1 정-클럭(CK00ED) 중 하나를 선택하여 제 1 내부 클럭(CK00IN)을 출력하고, 제 2 부-클럭(CK90EB) 및 제 2 정-클럭(CK90ED) 중 하나를 선택하여 제 2 내부 클럭(CK90IN)을 출력할 수 있다. 예를 들어, 제 2 셀렉터(6383)는, 도 12 에 도시된 바와 같이, "1000"의 제 2 선택 신호(SEL2<3:0>)에 따라 제 1 정-클럭(CK00ED) 및 제 2 정-클럭(CK90ED)을 제 1 내부 클럭(CK00IN) 및 제 2 내부 클럭(CK90IN)으로 각각 출력하고, "0100"의 제 2 선택 신호(SEL2<3:0>)에 따라 제 1 부-클럭(CK00EB) 및 제 2 부-클럭(CK90EB)을 제 1 내부 클럭(CK00IN) 및 제 2 내부 클럭(CK90IN)으로 각각 출력하며, "0000"의 제 2 선택 신호(SEL2<3:0>)에 따라 제 1 정-클럭(CK00ED) 및 제 2 부-클럭(CK90EB)을 제 1 내부 클럭(CK00IN) 및 제 2 내부 클럭(CK90IN)으로 각각 출력하고, "1100"의 제 2 선택 신호(SEL2<3:0>)에 따라 제 1 부-클럭(CK00EB) 및 제 2 정-클럭(CK90ED)을 제 1 내부 클럭(CK00IN) 및 제 2 내부 클럭(CK90IN)으로 각각 출력할 수 있다. 또한, "1001"의 제 2 선택 신호(SEL2<3:0>)에 따라 제 1 정-클럭(CK00ED) 및 제 2 부-클럭(CK90EB)을 제 1 내부 클럭(CK00IN) 및 제 2 내부 클럭(CK90IN)으로 각각 출력하고, "0101"의 제 2 선택 신호(SEL2<3:0>)에 따라 제 1 부-클럭(CK00EB) 및 제 2 정-클럭(CK90ED)을 제 1 내부 클럭(CK00IN) 및 제 2 내부 클럭(CK90IN)으로 각각 출력하며, "0001"의 제 2 선택 신호(SEL2<3:0>)에 따라 제 1 정-클럭(CK00ED) 및 제 2 정-클럭(CK90ED)을 제 1 내부 클럭(CK00IN) 및 제 2 내부 클럭(CK90IN)으로 각각 출력하고, "1101"의 제 2 선택 신호(SEL2<3:0>)에 따라 제 1 부-클럭(CK00EB) 및 제 2 부-클럭(CK90EB)을 제 1 내부 클럭(CK00IN) 및 제 2 내부 클럭(CK90IN)으로 각각 출력할 수 있다. 또한, "1010"의 제 2 선택 신호(SEL2<3:0>)에 따라 제 1 부-클럭(CK00EB) 및 제 2 정-클럭(CK90ED)을 제 1 내부 클럭(CK00IN) 및 제 2 내부 클럭(CK90IN)으로 각각 출력하고, "0110"의 제 2 선택 신호(SEL2<3:0>)에 따라 제 1 정-클럭(CK00ED) 및 제 2 부-클럭(CK90EB)을 제 1 내부 클럭(CK00IN) 및 제 2 내부 클럭(CK90IN)으로 각각 출력하며, "0010"의 제 2 선택 신호(SEL2<3:0>)에 따라 제 1 부-클럭(CK00EB) 및 제 2 부-클럭(CK90EB)을 제 1 내부 클럭(CK00IN) 및 제 2 내부 클럭(CK90IN)으로 각각 출력하고, "1110"의 제 2 선택 신호(SEL2<3:0>)에 따라 제 1 정-클럭(CK00ED) 및 제 2 정-클럭(CK90ED)을 제 1 내부 클럭(CK00IN) 및 제 2 내부 클럭(CK90IN)으로 각각 출력할 수 있다. 또한, "1011"의 제 2 선택 신호(SEL2<3:0>)에 따라 제 1 부-클럭(CK00EB) 및 제 2 부-클럭(CK90EB)을 제 1 내부 클럭(CK00IN) 및 제 2 내부 클럭(CK90IN)으로 각각 출력하고, "0111"의 제 2 선택 신호(SEL2<3:0>)에 따라 제 1 정-클럭(CK00ED) 및 제 2 정-클럭(CK90ED)을 제 1 내부 클럭(CK00IN) 및 제 2 내부 클럭(CK90IN)으로 각각 출력하며, "0011"의 제 2 선택 신호(SEL2<3:0>)에 따라 제 1 부-클럭(CK00EB) 및 제 2 정-클럭(CK90ED)을 제 1 내부 클럭(CK00IN) 및 제 2 내부 클럭(CK90IN)으로 각각 출력하고, "1111"의 제 2 선택 신호(SEL2<3:0>)에 따라 제 1 정-클럭(CK00ED) 및 제 2 부-클럭(CK90EB)을 제 1 내부 클럭(CK00IN) 및 제 2 내부 클럭(CK90IN)으로 각각 출력할 수 있다.
출력 제어부(636)는, 제 1 래치(636A) 및 제 2 래치(636B)를 포함할 수 있다. 제 1 래치(636A)는, 출력 활성화 신호(SEQ_ON)에 따라 제 1 내부 클럭(CK00IN)을 래치하여 제 1 메인 클럭(CK00)으로 출력할 수 있다. 제 1 래치(636A)는, 출력 활성화 신호(SEQ_ON)가 활성화되면, 제 1 내부 클럭(CK00IN 을 래치하여 제 1 메인 클럭(CK00)으로 출력하고, 출력 활성화 신호(SEQ_ON)가 비활성화되면, 현재 래치된 제 1 메인 클럭(CK00)의 로직 레벨을 유지할 수 있다. 제 2 래치(636B)는, 출력 활성화 신호(SEQ_ON)에 따라 제 2 내부 클럭(CK90IN) 을 래치하여 제 2 메인 클럭(CK90)으로 출력할 수 있다. 제 2 래치(636B)는, 출력 활성화 신호(SEQ_ON)가 활성화되면, 제 2 내부 클럭(CK90IN)을 래치하여 제 2 메인 클럭(CK90)으로 출력하고, 출력 활성화 신호(SEQ_ON)가 비활성화되면, 현재 래치된 제 2 메인 클럭(CK90)의 로직 레벨을 유지할 수 있다.
이하, 도 10 내지 도 13 을 참조하여 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하기로 한다.
도 13 은 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하기 위한 파형도 이다.
도 13 을 참조하면, 제 1 구간(t1)에서, 검출 전압(VFB)이 기준 전압(VREF) 보다 작거나 같기 때문에 전압 검출 회로(120)는 로직 하이 레벨의 비교 신호(CMP)를 출력하고 있는 상태일 수 있다. 이전 클럭 저장부(632)가 로직 로우 레벨의 제 1 예비 클럭(CK00_S) 및 제 2 예비 클럭(CK90_S)를 유지하므로 제 1 선택 신호(SEL1<3:0>)가 "0001"이고 제 2 선택 신호(SEL2<3:0>)가 "0100"인 것을 가정하면, 클럭 입력부(638)는 제 1 외부 클럭(CK00_EX) 및 제 2 외부 클럭(CK90_EX)을 제 1 내부 클럭(CK00IN) 및 제 2 내부 클럭(CK90IN)으로서 입력받을 수 있다. 즉, 제 1 외부 클럭(CK00_EX) 및 제 2 외부 클럭(CK90_EX)을 제 1 내부 클럭(CK00IN) 및 제 2 내부 클럭(CK90IN) 각각은, 동일한 클럭일 수 있다. 제 1 선택 신호(SEL1<3:0>)가 "0001"인 경우의 클럭 순서 판단부(634)의 동작은 도 8에서 개시된 클럭 순서 판단부(134)의 동작과 동일하므로, 도 8을 함께 참조하면, 클럭 순서 판단부(634)는 "0001"의 제 1 선택 신호(SEL1<3:0>)에 따라 제 1 내부 클럭(CK00IN)을 반전(CK00INB)하여 제 1 순서 결정 신호(CK00_SEL)로 출력하고, 제 2 내부 클럭(CK90IN)을 반전(CK90INB)하여 제 2 순서 결정 신호(CK90_SEL)로 출력할 수 있다. 제 1 순서 결정 신호(CK00_SEL) 및 제 2 순서 결정 신호(CK90_SEL)가 모두 로직 하이 레벨일 때 활성화되는 셋 신호(S)에 따라 출력 활성화 신호(SEQ_ON)가 활성화된 상태일 수 있다. 출력 제어부(636)는, 출력 활성화 신호(SEQ_ON)에 따라 제 1 내부 클럭(CK00IN) 및 제 2 내부 클럭(CK90IN)을 래치하여 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)을 출력할 수 있다. 이에 따라 차지 펌프 회로(110)는 펌핑 동작을 수행하여 출력 전압(VOUT), 즉 검출 전압(VFB)을 상승시킬 수 있다.
제 2 구간(t2)에서, 검출 전압(VFB)이 기준 전압(VREF) 보다 커지게 된다. 전압 검출 회로(120)는 로직 로우 레벨의 비교 신호(CMP)를 출력한다. 클럭 순서 판단부(634)는 출력 활성화 신호(SEQ_ON)를 비활성화시켜 출력하고, 출력 제어부(636)는, 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)을 토글링하지 않는다. 이에 따라 차지 펌프 회로(110)는 펌핑 동작을 수행하지 않는다. 한편, 이전 클럭 저장부(632)는, 비교 신호(CMP)의 활성화 구간의 종료 시점에, 로직 하이 레벨의 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)을 제 1 예비 클럭(CK00_S) 및 제 2 예비 클럭(CK90_S)으로 각각 저장한다. 이 때, 제 1 예비 클럭(CK00_S) 및 제 2 예비 클럭(CK90_S)가 로직 하이 레벨이므로, 클럭 순서 판단부(634)는, "1000"의 제 1 선택 신호(SEL1<3:0>)에 따라, 제 1 내부 클럭(CK00IN)을 제 1 순서 결정 신호(CK00_SEL)로 출력하고, 제 2 내부 클럭(CK90IN)을 제 2 순서 결정 신호(CK90_SEL)로 출력할 수 있다.
제 3 구간(t3)에서, 검출 전압(VFB)이 기준 전압(VREF) 보다 작거나 같아진다. 전압 검출 회로(120)는 로직 하이 레벨의 비교 신호(CMP)를 출력한다. 이 때, 클럭 입력부(638)에 포함된 이전/현재 클럭 저장부(6381)는, 제 1 예비 클럭(CK00_S) 및 제 2 예비 클럭(CK90_S)가 로직 하이 레벨을 유지하고 있고, 제 1 외부 클럭(CK00_EX)은 로직 로우 레벨이며, 제 2 외부 클럭(CK90_EX)은 로직 하이 레벨이므로, 제 2 선택 신호(SEL2<3:0>)를 "1011"로서 출력할 수 있다. 그에 따라, 클럭 입력부(638)에 포함된 클럭 선택부(6382)는, 제 1 외부 클럭(CK00_EX) 및 제 2 외부 클럭(CK90_EX)을 각각 반전하여 반전된 제 1 내부 클럭(CK00INB) 및 반전된 제 2 내부 클럭(CK90INB)으로서 입력받을 수 있다.
그리고, 클럭 순서 판단부(634)는, 제 1 예비 클럭(CK00_S) 및 제 2 예비 클럭(CK90_S)가 로직 하이 레벨을 유지하고 있으므로, 제 1 내부 클럭(CK00IN) 을 제 1 순서 결정 신호(CK00_SEL)로 출력하고, 제 2 내부 클럭(CK90IN) 을 제 2 순서 결정 신호(CK90_SEL)로 출력할 수 있다. 즉, 클럭 순서 판단부(634)는, 제 1 예비 클럭(CK00_S) 및 제 2 예비 클럭(CK90_S)가 로직 하이 레벨을 유지하고 있으므로, 반전된 제 1 외부 클럭(CK00_EX)을 제 1 순서 결정 신호(CK00_SEL)로 출력하고, 반전된 제 2 외부 클럭(CK90_EX)을 제 2 순서 결정 신호(CK90_SEL)로 출력할 수 있다.
그리고, 클럭 순서 판단부(634)는, 제 1 순서 결정 신호(CK00_SEL) 및 제 2 순서 결정 신호(CK90_SEL)가 모두 로직 하이 레벨일 때 셋 신호(S)를 활성화시키고, 이에 따라 출력 활성화 신호(SEQ_ON)를 활성화시킨다. 이 때, 비교 신호(CMP)가 활성화되더라도 출력 활성화 신호(SEQ_ON)는 활성화되지 않고, 제 1 내부 클럭(CK00IN) 및 제 2 내부 클럭(CK90IN)의 천이 순서가 특정 조건을 만족한다고 판단되는 경우, 즉, 제 1 순서 결정 신호(CK00_SEL) 및 제 2 순서 결정 신호(CK90_SEL)가 모두 로직 하이 레벨이 되는 경우에 출력 활성화 신호(SEQ_ON)가 활성화될 수 있다.
출력 제어부(636)는, 출력 활성화 신호(SEQ_ON)에 따라 제 1 내부 클럭(CK00IN) 및 제 2 내부 클럭(CK90IN)을 래치하여 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)을 출력할 수 있다.
차지 펌프 회로(110)는 펌핑 동작을 수행하여 출력 전압(VOUT), 즉 검출 전압(VFB)을 상승시킬 수 있다.
제 4 구간(t4)에서, 전압 검출 회로(120)는 로직 로우 레벨의 비교 신호(CMP)를 출력하고, 클럭 순서 판단부(634)는 출력 활성화 신호(SEQ_ON)를 비활성화시킨다. 또한, 이전 클럭 저장부(632)는, 비교 신호(CMP)의 활성화 구간의 종료 시점에, 로직 로우 레벨의 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)을 제 1 예비 클럭(CK00_S) 및 제 2 예비 클럭(CK90_S)으로 각각 저장한다. 클럭 순서 판단부(634)는, "0001"의 제 1 선택 신호(SEL1<3:0>)에 따라, 제 1 내부 클럭(CK00IN)을 반전하여 제 1 순서 결정 신호(CK00_SEL)로 출력하고, 제 2 내부 클럭(CK90IN)을 반전하여 제 2 순서 결정 신호(CK90_SEL)로 출력할 수 있다.
상기와 같이, 제안 발명에 따른 반도체 장치(100)의 구동 제어 회로(630)는, 비교 신호(CMP)의 활성화 구간의 시작 시점에서 제 1 외부 클럭(CK00_EX) 및 제 2 외부 클럭(CK90_EX)을 선택적으로 반전하여 제 1 내부 클럭(CK00IN) 및 제 2 내부 클럭(CK90IN)으로서 입력받을 수 있다. 따라서, 구동 제어 회로(630)는, 비교 신호(CMP)의 활성화 구간의 시작 시점에서 제 1 외부 클럭(CK00_EX) 및 제 2 외부 클럭(CK90_EX)이 원하는 위상이 아닐 때 원하는 위상이 될 때까지 기다리는 대신, 제 1 외부 클럭(CK00_EX) 및 제 2 외부 클럭(CK90_EX)을 선택적으로 반전하여 원하는 위상을 갖는 제 1 내부 클럭(CK00IN) 및 제 2 내부 클럭(CK90IN)으로서 입력받을 수 있다.
또한, 구동 제어 회로(630)는, 비교 신호(CMP)의 활성화 구간 동안, 기저장된 제 1 예비 클럭(CK00_S) 및 제 2 예비 클럭(CK90_S)의 로직 레벨을 토대로 제 1 내부 클럭(CK00IN) 및 제 2 내부 클럭(CK90IN)의 천이 순서가 특정 조건을 만족하는 지를 판단하여 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)을 출력할 수 있다. 또한, 구동 제어 회로(630)는, 비교 신호(CMP)의 활성화 구간의 종료 시점에 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)을 제 1 예비 클럭(CK00_S) 및 제 2 예비 클럭(CK90_S)으로 각각 저장함으로써 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)의 로직 레벨이 유지되도록 제어할 수 있다. 따라서, 제안 발명에 따른 반도체 장치(100)는, 제 1 메인 클럭(CK00) 및 제 2 메인 클럭(CK90)의 불필요한 스위칭 동작에 따라 소모되는 전류를 줄일 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
Claims (20)
- 제 1 및 제 2 메인 클럭에 따라 입력 전압을 펌핑하여 출력 전압을 생성하는 차지 펌프 회로;
상기 출력 전압을 기준 전압과 비교하여 비교 신호를 생성하는 전압 검출 회로; 및
상기 비교 신호의 활성화 구간의 시작 시점에서 제 1 및 제 2 외부 클럭을 선택적으로 반전하여 제 1 및 제 2 내부 클럭으로서 입력받고, 상기 비교 신호의 활성화 구간 동안 상기 제 1 및 제 2 내부 클럭에 따라 상기 제 1 및 제 2 메인 클럭을 생성하되 상기 제 1 메인 클럭이 천이한 후에 상기 제 2 메인 클럭이 천이하도록 천이 순서를 제어하고, 상기 비교 신호의 활성화 구간의 종료 시점에서 상기 제 1 및 제 2 메인 클럭의 로직 레벨을 제 1 및 제 2 예비 클럭으로 각각 저장하는 구동 제어 회로
를 포함하는 반도체 장치.
- 제 1 항에 있어서,
상기 구동 제어 회로는,
상기 비교 신호의 활성화 구간의 시작 시점에서,
상기 제 1 및 제 2 예비 클럭과 상기 제 1 및 제 2 외부 클럭 각각의 로직 레벨에 따라 제 1 및 제 2 외부 클럭을 선택적으로 반전하여 상기 제 1 및 제 2 내부 클럭으로서 입력받는 반도체 장치.
- 제 1 항에 있어서,
상기 구동 제어 회로는,
상기 비교 신호에 따라, 상기 제 1 및 제 2 메인 클럭을 제 1 및 제 2 예비 클럭으로 각각 저장하는 이전 클럭 저장부;
상기 비교 신호에 따라, 상기 제 1 및 제 2 예비클럭과 상기 제 1 및 제 2 내부 클럭 각각의 로직 레벨에 따라 제 1 및 제 2 외부 클럭을 선택적으로 반전하여 제 1 및 제 2 내부 클럭으로서 입력받기 위한 클럭 입력부;
상기 비교 신호의 활성화 구간 동안, 상기 제 1 및 제 2 예비 클럭을 토대로 상기 제 1 및 제 2 내부 클럭의 천이 순서가 특정 조건을 만족하는 지를 판단하여 출력 활성화 신호를 생성하는 클럭 순서 판단부; 및
상기 출력 활성화 신호에 따라 상기 제 1 및 제 2 내부 클럭을 래치하여 상기 제 1 및 제 2 메인 클럭을 출력하는 출력 제어부
를 포함하는 반도체 장치.
- 제 3 항에 있어서,
상기 이전 클럭 저장부는,
상기 비교 신호의 활성화 구간의 종료 시점에, 상기 제 1 메인 클럭을 상기 제 1 예비 클럭으로 저장하는 제 1 저장부; 및
상기 비교 신호의 활성화 구간의 종료 시점에, 상기 제 2 메인 클럭을 상기 제 2 예비 클럭으로 저장하는 제 2 저장부
를 포함하는 반도체 장치.
- 제 3 항에 있어서,
상기 클럭 순서 판단부는,
상기 제 1 및 제 2 예비 클럭의 로직 레벨을 디코딩하여 제 1 선택 신호를 생성하는 로직 디코더;
상기 제 1 선택 신호에 따라 상기 제 1 내부 클럭 또는 반전된 제 1 내부 클럭 중 하나를 선택하여 제 1 순서 결정 신호로 출력하고, 상기 제 2 내부 클럭 또는 반전된 제 2 내부 클럭 중 하나를 선택하여 제 2 순서 결정 신호를 출력하는 셀렉터; 및
상기 비교 신호의 활성화 구간 동안, 상기 제 1 및 제 2 순서 결정 신호에 따라 상기 출력 활성화 신호를 활성화시키고, 상기 비교 신호의 활성화 구간의 종료 시점에 상기 출력 활성화 신호를 비활성화시키는 활성화 신호 생성부
를 포함하는 반도체 장치.
- 제 5 항에 있어서,
상기 활성화 신호 생성부는,
상기 비교 신호의 활성화 구간 동안, 상기 제 1 및 제 2 순서 결정 신호에 따라 셋 신호를 생성하는 셋 신호 생성부; 및
상기 셋 신호에 따라 활성화되고, 상기 비교 신호의 활성화 구간의 종료 시점에 비활성화되는 상기 출력 활성화 신호를 생성하는 SR 래치
를 포함하는 반도체 장치.
- 제 3 항에 있어서,
상기 클럭 입력부는,
제 2 선택 신호에 응답하여 상기 제 1 및 제 2 외부 클럭을 선택적으로 반전하여 상기 제 1 및 제 2 내부 클럭으로서 입력받기 위한 클럭 선택부; 및
상기 비교 신호의 활성화 구간의 시작 시점에서, 상기 제 1 및 제 2 내부 클럭과 상기 제 1 및 제 2 예비 클럭 각각의 로직레벨을 상기 제 2 선택 신호로서 저장하는 이전/현재 클럭 저장부
를 포함하는 반도체 장치.
- 제 7 항에 있어서,
상기 이전/현재 클럭 저장부는,
상기 비교 신호의 활성화 구간의 시작 시점에서, 상기 제 1 예비 클럭을 저장하여 상기 제 2 선택 신호의 첫 번째 비트로서 출력하는 제 3 저장부;
상기 비교 신호의 활성화 구간의 시작 시점에서, 상기 제 2 예비 클럭을 저장하여 상기 제 2 선택 신호의 두 번째 비트로 출력하는 제 4 저장부;
상기 비교 신호의 활성화 구간의 시작 시점에서, 상기 제 1 내부 클럭을 저장하여 상기 제 2 선택 신호의 세 번째 비트로 출력하는 제 5 저장부; 및
상기 비교 신호의 활성화 구간의 시작 시점에서, 상기 제 2 내부 클럭을 저장하여 상기 제 2 선택 신호의 네 번째 비트로 출력하는 제 6 저장부
을 포함하는 반도체 장치.
- 제 7 항에 있어서,
상기 클럭 선택부는,
상기 제 2 선택 신호에 따라 상기 제 1 외부 클럭 또는 반전된 제1 외부 클럭 중 하나를 선택하여 상기 제 1 내부 클럭으로서 입력받고, 상기 제 2 외부 클럭 또는 반전된 제2 외부 클럭 중 하나를 선택하여 상기 제 2 내부 클럭으로서 입력받는 반도체 장치.
- 제 3 항에 있어서,
상기 출력 제어부는,
상기 출력 활성화 신호에 따라 상기 제 1 내부 클럭을 래치하여 상기 제 1 메인 클럭을 출력하는 제 1 래치; 및
상기 출력 활성화 신호에 따라 상기 제 2 내부 클럭을 래치하여 상기 제 2 메인 클럭을 출력하는 제 2 래치
를 포함하는 반도체 장치.
- 제 1 항에 있어서,
상기 차지 펌프 회로는,
적어도 두 개 이상의 펌프단을 구비하여, 상기 제 1 메인 클럭과 상기 제 1 메인 클럭의 반전된 신호인 제 1 서브 클럭에 따라 홀수 번째 펌프단을 구동하고, 상기 제 2 메인 클럭과 상기 제 2 메인 클럭의 반전된 신호인 제 2 서브 클럭에 따라 짝수 번째 펌프단을 구동하여 상기 출력 전압을 출력하는 반도체 장치.
- 제 1 항에 있어서,
상기 제 1 메인 클럭 및 상기 제 2 메인 클럭은 90 도의 위상차를 가지는 반도체 장치.
- 제 1 및 제 2 메인 클럭에 따라 입력 전압을 펌핑하여 출력 전압을 생성하는 단계;
상기 출력 전압을 기준 전압과 비교하여 비교 신호를 생성하는 단계;
상기 비교 신호의 활성화 구간의 시작 시점에서, 제 1 및 제 2 외부 클럭을 선택적으로 반전하여 제 1 및 제 2 내부 클럭으로서 입력받는 단계;
상기 비교 신호의 활성화 구간 동안, 제 1 및 제 2 예비 클럭의 로직 레벨을 토대로 상기 제 1 내부 클럭이 천이한 후에 제 2 내부 클럭이 천이하는지를 판단하여 출력 활성화 신호를 생성하는 단계;
상기 출력 활성화 신호에 따라 상기 제 1 및 제 2 내부 클럭을 래치하여 상기 제 1 및 제 2 메인 클럭을 출력하는 단계; 및
상기 비교 신호의 활성화 구간의 종료 시점에, 상기 제 1 및 제 2 메인 클럭을 상기 제 1 및 제 2 예비 클럭으로 각각 저장하는 단계
를 포함하는 반도체 장치의 동작 방법.
- 제 13 항에 있어서,
상기 입력받는 단계는,
상기 제 1 및 제 2 예비 클럭과 상기 제 1 및 제 2 외부 클럭 각각의 로직 레벨에 따라 제 1 및 제 2 외부 클럭을 선택적으로 반전하여 상기 제 1 및 제 2 내부 클럭으로서 입력받는 반도체 장치의 동작방법.
- 제 14 항에 있어서,
상기 출력 활성화 신호를 생성하는 단계는,
상기 제 1 및 제 2 예비 클럭의 로직 레벨을 디코딩하여 제 1 선택 신호를 생성하는 단계;
상기 제 1 선택 신호에 따라 상기 제 1 내부 클럭 또는 반전된 제 1 내부 클럭 중 하나를 선택하여 제 1 순서 결정 신호로 출력하고, 상기 제 2 내부 클럭 또는 반전된 제 2 내부 클럭 중 하나를 선택하여 제 2 순서 결정 신호를 출력하는 단계; 및
상기 비교 신호 및 상기 제 1 및 제 2 순서 결정 신호에 따라 상기 출력 활성화 신호를 생성하는 단계
를 포함하는 반도체 장치의 동작 방법.
- 제 15 항에 있어서,
상기 출력 활성화 신호를 생성하는 단계는,
상기 비교 신호의 활성화 구간 동안, 상기 제 1 및 제 2 순서 결정 신호에 따라 셋 신호를 생성하는 단계;
상기 셋 신호에 따라 상기 출력 활성화 신호를 활성화시키는 단계; 및
상기 비교 신호의 활성화 구간의 종료 시점에, 상기 출력 활성화 신호를 비활성화시키는 단계
를 포함하는 반도체 장치의 동작 방법.
- 제 14 항에 있어서,
상기 입력받는 단계는,
제 2 선택 신호에 응답하여 상기 제 1 및 제 2 외부 클럭을 선택적으로 반전하여 상기 제 1 및 제 2 내부 클럭으로서 입력받는 선택입력단계; 및
상기 비교 신호의 활성화 구간의 시작 시점에서, 상기 제 1 및 제 2 내부 클럭과 상기 제 1 및 제 2 예비 클럭 각각의 로직레벨을 상기 제 2 선택 신호로서 저장하는 단계
를 포함하는 반도체 장치의 동작방법.
- 제 17 항에 있어서,
상기 선택입력단계는,
상기 제 2 선택 신호에 따라 상기 제 1 외부 클럭 또는 반전된 제1 외부 클럭 중 하나를 선택하여 상기 제 1 내부 클럭으로서 입력받고, 상기 제 2 외부 클럭 또는 반전된 제2 외부 클럭 중 하나를 선택하여 상기 제 2 내부 클럭으로서 입력받는 반도체 장치의 동작방법.
- 제 13 항에 있어서,
상기 제 1 및 제 2 메인 클럭에 따라 입력 전압을 펌핑하여 출력 전압을 생성하는 단계는,
상기 제 1 메인 클럭과 상기 제 1 메인 클럭의 반전된 신호인 제 1 서브 클럭에 따라 홀수 번째 펌프단을 구동하는 단계; 및
상기 제 2 메인 클럭과 상기 제 2 메인 클럭의 반전된 신호인 제 2 서브 클럭에 따라 짝수 번째 펌프단을 구동하여 상기 출력 전압을 출력하는 단계
를 포함하는 반도체 장치의 구동 방법.
- 제 13 항에 있어서,
상기 제 1 메인 클럭 및 상기 제 2 메인 클럭은 90 도의 위상차를 가지는 반도체 장치의 구동 방법.
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