JPH0521555A - 故障検出回路付マスタスライスｌｓｉ - Google Patents
故障検出回路付マスタスライスｌｓｉInfo
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- JPH0521555A JPH0521555A JP3176334A JP17633491A JPH0521555A JP H0521555 A JPH0521555 A JP H0521555A JP 3176334 A JP3176334 A JP 3176334A JP 17633491 A JP17633491 A JP 17633491A JP H0521555 A JPH0521555 A JP H0521555A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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Abstract
(57)【要約】
【目的】 基板上に予め多数列の半導体素子列を敷詰め
ておき、その中の一部の素子列を使用してＬＳＩ本来の
動作を営ませるための配線を施す際に、使用された素子
列の半導体に対してのみ検査回路を設けることにより、
検査回路が基板上で占有する面積を少なくする。 【構成】 使用素子列の半導体素子のみに対するセンス
アンプ群１２２、１５２、１８２、２４２とシフトレジ
スタ１２３、１５３、１８３、２４３とを、使用素子列
１２、１５、１８、２４または未使用素子列中に設け、
デコーダ２１４を未使用素子列２１に設け、センスアン
プ群、シフトレジスタ及びデコーダによって検査回路を
構成させる。
ておき、その中の一部の素子列を使用してＬＳＩ本来の
動作を営ませるための配線を施す際に、使用された素子
列の半導体に対してのみ検査回路を設けることにより、
検査回路が基板上で占有する面積を少なくする。 【構成】 使用素子列の半導体素子のみに対するセンス
アンプ群１２２、１５２、１８２、２４２とシフトレジ
スタ１２３、１５３、１８３、２４３とを、使用素子列
１２、１５、１８、２４または未使用素子列中に設け、
デコーダ２１４を未使用素子列２１に設け、センスアン
プ群、シフトレジスタ及びデコーダによって検査回路を
構成させる。
Description
【０００１】
【産業上の利用分野】この発明は大規模集積回路（ＬＳ
Ｉ）に関するものであり、具体的にはマスタスライスＬ
ＳＩの故障検出に関するものである。
Ｉ）に関するものであり、具体的にはマスタスライスＬ
ＳＩの故障検出に関するものである。
【０００２】
【従来の技術】比較的量産規模が小さいＬＳＩに、基板
上にトランジスタ等の半導体素子を縦横に敷詰めて形成
し、その後に必要な半導体素子相互間を結ぶ配線を施こ
す形式のものがマスタスライスＬＳＩとして知られてい
る。完成したマスタスライスＬＳＩが良好に動作するた
めには、使用されている半導体素子のすべてが欠陥のな
いものでなければならない。
上にトランジスタ等の半導体素子を縦横に敷詰めて形成
し、その後に必要な半導体素子相互間を結ぶ配線を施こ
す形式のものがマスタスライスＬＳＩとして知られてい
る。完成したマスタスライスＬＳＩが良好に動作するた
めには、使用されている半導体素子のすべてが欠陥のな
いものでなければならない。
【０００３】１９９０年４月１３〜１６日に米国ボスト
ン市で開催されたプロシーディングス・オブ・ジ・アイ
イーイーイー（ＩＥＥＥ）主催のカスタム集積回路会議におい
て、ケリー・ピアスらによって発表された「テスト機構
埋め込み型ハイパーフオマンスＣＭＯＳゲートアレイ」
と題する論文には、図４に示すように、基板１００上に
多数のトランジスタよりなる列１１、１２、１３‥‥が
敷詰められ、その側方には検査信号により各トランジス
タの故障チエック信号を検出するためのセンスアンプ群
３と、各トランジスタ列ごとに故障トランジスタの位置
を検出するシフトレジスタ群４と、各トランジスタ列に
順次検査信号を分配するためのデコーダ５と、検査制御
回路６とが設けられ、基板周辺部分に電極２、２‥‥が
配列されたマスタスライスＬＳＩが示されている。
ン市で開催されたプロシーディングス・オブ・ジ・アイ
イーイーイー（ＩＥＥＥ）主催のカスタム集積回路会議におい
て、ケリー・ピアスらによって発表された「テスト機構
埋め込み型ハイパーフオマンスＣＭＯＳゲートアレイ」
と題する論文には、図４に示すように、基板１００上に
多数のトランジスタよりなる列１１、１２、１３‥‥が
敷詰められ、その側方には検査信号により各トランジス
タの故障チエック信号を検出するためのセンスアンプ群
３と、各トランジスタ列ごとに故障トランジスタの位置
を検出するシフトレジスタ群４と、各トランジスタ列に
順次検査信号を分配するためのデコーダ５と、検査制御
回路６とが設けられ、基板周辺部分に電極２、２‥‥が
配列されたマスタスライスＬＳＩが示されている。
【０００４】このＬＳＩでは、電極２、２‥‥の或るも
のから与えた検査信号に基いてデコーダ５が検査信号を
順にトランジスタ列に与えると、センスアンプ群３によ
って故障信号が検出され、シフトレジスタ群４が故障し
ているトランジスタの位置を判別し、故障トランジスタ
の位置を示す信号が電極２、２‥‥の別の或るものから
取出される。なお、制御回路６は必ずしも設けなくても
よい。このようなＬＳＩは、敷詰められている多数のト
ランジスタ間に任意の配線を施こすことができるので、
生産規模が数千個乃至数万個といった多品種少量生産用
に適している。
のから与えた検査信号に基いてデコーダ５が検査信号を
順にトランジスタ列に与えると、センスアンプ群３によ
って故障信号が検出され、シフトレジスタ群４が故障し
ているトランジスタの位置を判別し、故障トランジスタ
の位置を示す信号が電極２、２‥‥の別の或るものから
取出される。なお、制御回路６は必ずしも設けなくても
よい。このようなＬＳＩは、敷詰められている多数のト
ランジスタ間に任意の配線を施こすことができるので、
生産規模が数千個乃至数万個といった多品種少量生産用
に適している。
【０００５】
【発明が解決しようとする課題】上述のＬＳＩでは、セ
ンスアンプ群３には、敷詰められたトランジスタの個数
に対応する数のセンスアンプ回路が必要であり、シフト
レジスタ群４には、各列のトランジスタ数に対応する素
子数のシフトレジスタがトランジスタ列の列数に相当す
る数だけ必要であり、デコーダ５としてはトランジスタ
列の列数に対応できる信号処理能力が必要である。従っ
て、センスアンプ群３、シフトレジスタ群４、デコーダ
５及び制御回路６よりなる検査回路が占める面積は、ト
ランジスタの敷詰面積の２０％を越えるのが普通であ
る。
ンスアンプ群３には、敷詰められたトランジスタの個数
に対応する数のセンスアンプ回路が必要であり、シフト
レジスタ群４には、各列のトランジスタ数に対応する素
子数のシフトレジスタがトランジスタ列の列数に相当す
る数だけ必要であり、デコーダ５としてはトランジスタ
列の列数に対応できる信号処理能力が必要である。従っ
て、センスアンプ群３、シフトレジスタ群４、デコーダ
５及び制御回路６よりなる検査回路が占める面積は、ト
ランジスタの敷詰面積の２０％を越えるのが普通であ
る。
【０００６】しかし、このようなＬＳＩに配線を施す際
は、各トランジスタ相互間や各トランジスタ列間を結ぶ
配線を設置しなければならないので、全トランジスタ列
のすべてを使用することができず、通常は２列置きぐら
いに使用し、残りの列の上に配線が設置される。従っ
て、使用されないトランジスタ列に対応するセンスアン
プ及びシフトレジスタは全く無駄になる。
は、各トランジスタ相互間や各トランジスタ列間を結ぶ
配線を設置しなければならないので、全トランジスタ列
のすべてを使用することができず、通常は２列置きぐら
いに使用し、残りの列の上に配線が設置される。従っ
て、使用されないトランジスタ列に対応するセンスアン
プ及びシフトレジスタは全く無駄になる。
【０００７】このようにＬＳＩ上に無駄な部分が存在す
ることは、そのＬＳＩが不必要に広い面積を持つことを
意味する。ＬＳＩにおける不良箇所の発生率は、ＬＳＩ
の面積に比例すると考えられ、かつ１枚のシリコンウエ
ハーから切出し得るＬＳＩの個数はＬＳＩの面積に逆比
例する。従って、ＬＳＩの面積が不必要に増大すると、
製品歩留りの低下及び原材料費の増大の両面から大幅な
製品価格の上昇をもたらす。この発明は、故障検出回路
付きのマスタスライスＬＳＩにおいて、故障検出回路に
要する面積を最小限にとどめることによって、製品歩留
りを高め、かつ原材料費の節減を図るものである。
ることは、そのＬＳＩが不必要に広い面積を持つことを
意味する。ＬＳＩにおける不良箇所の発生率は、ＬＳＩ
の面積に比例すると考えられ、かつ１枚のシリコンウエ
ハーから切出し得るＬＳＩの個数はＬＳＩの面積に逆比
例する。従って、ＬＳＩの面積が不必要に増大すると、
製品歩留りの低下及び原材料費の増大の両面から大幅な
製品価格の上昇をもたらす。この発明は、故障検出回路
付きのマスタスライスＬＳＩにおいて、故障検出回路に
要する面積を最小限にとどめることによって、製品歩留
りを高め、かつ原材料費の節減を図るものである。
【０００８】
【課題を解決するための手段】この発明では、基板上の
電極で囲まれた全域にトランジスタ等の半導体素子の列
が敷詰められている。これらの半導体素子列は１〜２列
置きに使用され、使用されない列の上には使用されてい
る半導体素子列間を結ぶ配線や半導体素子列と電極との
間を結ぶ配線が設置されている。好ましい実施態様で
は、各半導体素子の故障チエック信号を検出するための
センスアンプ群及び故障半導体素子の位置を検出するた
めのシフトレジスタは、使用されている半導体素子列ご
とに、当該列中の半導体素子の一部を用いて作られる。
検査信号分配用のデコーダは、敷詰められている半導体
素子列中の適当な使用されていない列を用いて作られ
る。
電極で囲まれた全域にトランジスタ等の半導体素子の列
が敷詰められている。これらの半導体素子列は１〜２列
置きに使用され、使用されない列の上には使用されてい
る半導体素子列間を結ぶ配線や半導体素子列と電極との
間を結ぶ配線が設置されている。好ましい実施態様で
は、各半導体素子の故障チエック信号を検出するための
センスアンプ群及び故障半導体素子の位置を検出するた
めのシフトレジスタは、使用されている半導体素子列ご
とに、当該列中の半導体素子の一部を用いて作られる。
検査信号分配用のデコーダは、敷詰められている半導体
素子列中の適当な使用されていない列を用いて作られ
る。
【０００９】別の実施態様では、センスアンプ群または
シフトレジスタの一方だけが、使用されている半導体素
子列ごとに、当該列中の半導体素子の一部を用いて作ら
れ、他方は、使用されている半導体素子列にそれぞれ対
応するものが、デコーダと同様に使用されていない半導
体素子列を用いて作られる。更に別の実施態様では、使
用されている半導体素子列にそれぞれ対応するセンスア
ンプ群及びシフトレジスタは、デコーダと同様に使用さ
れていない半導体素子列を用いて作られる。
シフトレジスタの一方だけが、使用されている半導体素
子列ごとに、当該列中の半導体素子の一部を用いて作ら
れ、他方は、使用されている半導体素子列にそれぞれ対
応するものが、デコーダと同様に使用されていない半導
体素子列を用いて作られる。更に別の実施態様では、使
用されている半導体素子列にそれぞれ対応するセンスア
ンプ群及びシフトレジスタは、デコーダと同様に使用さ
れていない半導体素子列を用いて作られる。
【００１０】
【作用】この発明によるＬＳＩでは、基板上の電極が設
けられている領域を除く全領域に半導体素子の列が敷詰
められ、そのうちの１列置き或いは２列置きの列が、Ｌ
ＳＩの目的とする動作のために利用されている。そし
て、各半導体素子の良否を検査するためのセンスアンプ
群、シフトレジスタ及びデコーダは、実際に使用された
半導体素子列に対して設けられるのであるから、これら
回路が基板上で必要とする面積は、従来の全半導体素子
に対して設けられる検査回路に較べて、１／２乃至１／
３で足りることになる。
けられている領域を除く全領域に半導体素子の列が敷詰
められ、そのうちの１列置き或いは２列置きの列が、Ｌ
ＳＩの目的とする動作のために利用されている。そし
て、各半導体素子の良否を検査するためのセンスアンプ
群、シフトレジスタ及びデコーダは、実際に使用された
半導体素子列に対して設けられるのであるから、これら
回路が基板上で必要とする面積は、従来の全半導体素子
に対して設けられる検査回路に較べて、１／２乃至１／
３で足りることになる。
【００１１】従って、従来の検査回路付マスタスライス
ＬＳＩが半導体素子敷詰領域の２０％強に相当する面積
を検査回路のために使用していたのに較べると、検査回
路の所要面積が１０〜７％で足りることになり、その分
だけ半導体基板の面積を縮小して、製品歩留の向上と原
材料費の低減の双方の面で、ＬＳＩの生産コストを引下
げることが可能になる。
ＬＳＩが半導体素子敷詰領域の２０％強に相当する面積
を検査回路のために使用していたのに較べると、検査回
路の所要面積が１０〜７％で足りることになり、その分
だけ半導体基板の面積を縮小して、製品歩留の向上と原
材料費の低減の双方の面で、ＬＳＩの生産コストを引下
げることが可能になる。
【００１２】
【実施例】図１において、基板１上の周縁部には電極
２、２‥‥が配列されており、これら電極によって囲ま
れた敷詰領域１０内には、多数の半導体素子よりなる列
１１、１２、１３‥‥２５が設けられている。図では、
各半導体素子を縦長の小さな長方形で示しているが、例
えばＣＭＯＳトランジスタを用いる場合は、ＰＮＰ型及
びＮＰＮ型のトランジスタが対になって１素子として動
作する。通常、各半導体素子列は数１０００個の素子が
配列されており、基板上にはこのような半導体素子列が
数１０列設けられる。
２、２‥‥が配列されており、これら電極によって囲ま
れた敷詰領域１０内には、多数の半導体素子よりなる列
１１、１２、１３‥‥２５が設けられている。図では、
各半導体素子を縦長の小さな長方形で示しているが、例
えばＣＭＯＳトランジスタを用いる場合は、ＰＮＰ型及
びＮＰＮ型のトランジスタが対になって１素子として動
作する。通常、各半導体素子列は数１０００個の素子が
配列されており、基板上にはこのような半導体素子列が
数１０列設けられる。
【００１３】これら半導体素子列のうち、ＬＳＩの本来
の動作目的には素子列１２、１５、１８、２４が用いら
れ、所要の配線が施こされ、かつ使用されなかった素子
列１１、１３、１４、１６、１７、１９、２０、２２、
２３、２５の上を上記配線の一部が通過している。使用
素子列１２、１５、１８、２４の各半導体素子のうち、
ＬＳＩの本来の動作に使用される部分は区劃１２１、１
５１、１８１、２４１である。そして、これら区劃内の
半導体素子に対するセンスアンプ群１２２、１５２、１
８２、２４２及びシフトレジスタ１２３、１５３、１８
３、２４３は、それぞれ同じ半導体素子列上に配置され
る。デコーダ２１４は、使用されなかった素子列２１を
用いて作られる。
の動作目的には素子列１２、１５、１８、２４が用いら
れ、所要の配線が施こされ、かつ使用されなかった素子
列１１、１３、１４、１６、１７、１９、２０、２２、
２３、２５の上を上記配線の一部が通過している。使用
素子列１２、１５、１８、２４の各半導体素子のうち、
ＬＳＩの本来の動作に使用される部分は区劃１２１、１
５１、１８１、２４１である。そして、これら区劃内の
半導体素子に対するセンスアンプ群１２２、１５２、１
８２、２４２及びシフトレジスタ１２３、１５３、１８
３、２４３は、それぞれ同じ半導体素子列上に配置され
る。デコーダ２１４は、使用されなかった素子列２１を
用いて作られる。
【００１４】図２に示す実施例では、素子列１２、１
５、１８、２４には、それぞれ使用区劃１２１、１５
１、１８１、２４１及びセンスアンプ群１２２、１５
２、１８２、２４２がそれぞれ設けられ、これらにそれ
ぞれ対応するシフトレジスタ１２３、１５３、１８３、
２４３は、それぞれ使用されなかった素子列１３、１
６、１９、２３上に設けられている。
５、１８、２４には、それぞれ使用区劃１２１、１５
１、１８１、２４１及びセンスアンプ群１２２、１５
２、１８２、２４２がそれぞれ設けられ、これらにそれ
ぞれ対応するシフトレジスタ１２３、１５３、１８３、
２４３は、それぞれ使用されなかった素子列１３、１
６、１９、２３上に設けられている。
【００１５】また、図３に示す実施例では、素子列１
２、１５、１８、２４にはそれぞれ使用区劃１２１、１
５１、１８１、２４１のみを設け、これらにそれぞれ対
応するセンスアンプ群１２２、１５２、１８２、２４２
はそれぞれ使用されなかった素子列１３、１６、１９、
２３上に、またシフトレジスタ１２３、１５３、１８
３、２４３はそれぞれ使用されなかった素子列１４、１
７、２０、２２上に設けられている。
２、１５、１８、２４にはそれぞれ使用区劃１２１、１
５１、１８１、２４１のみを設け、これらにそれぞれ対
応するセンスアンプ群１２２、１５２、１８２、２４２
はそれぞれ使用されなかった素子列１３、１６、１９、
２３上に、またシフトレジスタ１２３、１５３、１８
３、２４３はそれぞれ使用されなかった素子列１４、１
７、２０、２２上に設けられている。
【００１６】
【発明の効果】以上の実施例によって明らかなように、
この発明においては、敷詰められた多数の半導体素子列
のうち、ＬＳＩの本来の動作目的に使用された素子列に
対するセンスアンプ群、シフトレジスタ、デコーダ等の
検査回路だけを、上記素子列の一部を利用して設けるも
のであるから、基板上での検査回路に必要な面積を減じ
てこれによりＬＳＩの寸法を減少させ、生産コストの引
下げに貢献することができる。
この発明においては、敷詰められた多数の半導体素子列
のうち、ＬＳＩの本来の動作目的に使用された素子列に
対するセンスアンプ群、シフトレジスタ、デコーダ等の
検査回路だけを、上記素子列の一部を利用して設けるも
のであるから、基板上での検査回路に必要な面積を減じ
てこれによりＬＳＩの寸法を減少させ、生産コストの引
下げに貢献することができる。
【図１】この発明の一実施例の拡大表面図である。
【図２】この発明の他の実施例の拡大表面図である。
【図３】この発明の更に他の実施例の拡大表面図であ
る。
る。
【図４】従来の故障検出回路付マスタスライスＬＳＩの
拡大表面図である。
拡大表面図である。
１ 基板
２ 電極
１０ 敷詰領域
１１〜２５ 半導体素子列
１２１、１５１、１８１、２４１ 使用区劃
１２２、１５２、１８２、２４２ センスアンプ群
１２３、１５３、１８３、２４３ シフトレジスタ
２１４ デコーダ
【手続補正書】
【提出日】平成４年２月１９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】１９９０年４月１３〜１６日に米国ボスト
ン市で開催されたプロシーディングス・オブ・ジ・アイ
イーイーイー（ＩＥＥＥ）主催のカスタム集積回路会議
において、ケリー・ピアスらによって発表された「テス
ト機構埋め込み型ハイパフオーマンスＣＭＯＳゲートア
レイ」と題する論文には、図４に示すように、基板１０
０上に多数のトランジスタよりなる列１１、１２、１３
‥‥が敷詰められ、その側方には検査信号により各トラ
ンジスタの故障チエック信号を検出するためのセンスア
ンプ群３と、各トランジスタ列ごとに故障トランジスタ
の位置を検出するシフトレジスタ群４と、各トランジス
タ列に順次検査信号を分配するためのデコーダ５と、検
査制御回路６とが設けられ、基板周辺部分に電極２、２
‥‥が配列されたマスタスライスＬＳＩが示されてい
る。
ン市で開催されたプロシーディングス・オブ・ジ・アイ
イーイーイー（ＩＥＥＥ）主催のカスタム集積回路会議
において、ケリー・ピアスらによって発表された「テス
ト機構埋め込み型ハイパフオーマンスＣＭＯＳゲートア
レイ」と題する論文には、図４に示すように、基板１０
０上に多数のトランジスタよりなる列１１、１２、１３
‥‥が敷詰められ、その側方には検査信号により各トラ
ンジスタの故障チエック信号を検出するためのセンスア
ンプ群３と、各トランジスタ列ごとに故障トランジスタ
の位置を検出するシフトレジスタ群４と、各トランジス
タ列に順次検査信号を分配するためのデコーダ５と、検
査制御回路６とが設けられ、基板周辺部分に電極２、２
‥‥が配列されたマスタスライスＬＳＩが示されてい
る。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】
【作用】この発明によるＬＳＩでは、基板上の電極及び
入出力回路が設けられている領域を除く全領域に半導体
素子の列が敷詰められ、そのうちの１列置き或いは２列
置きの列が、ＬＳＩの目的とする動作のために利用され
ている。そして、各半導体素子の良否を検査するための
センスアンプ群、シフトレジスタ及びデコーダは、実際
に使用された半導体素子列に対して設けられるのである
から、これら回路が基板上で必要とする面積は、従来の
全半導体素子に対して設けられる検査回路に較べて、１
／２乃至１／３で足りることになる。
入出力回路が設けられている領域を除く全領域に半導体
素子の列が敷詰められ、そのうちの１列置き或いは２列
置きの列が、ＬＳＩの目的とする動作のために利用され
ている。そして、各半導体素子の良否を検査するための
センスアンプ群、シフトレジスタ及びデコーダは、実際
に使用された半導体素子列に対して設けられるのである
から、これら回路が基板上で必要とする面積は、従来の
全半導体素子に対して設けられる検査回路に較べて、１
／２乃至１／３で足りることになる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】
【実施例】図１において、基板１上の周縁部には電極
２、２‥‥が配列されており、これら電極によって囲ま
れた敷詰領域１０内には、多数の半導体素子よりなる列
１１、１２、１３‥‥２５が設けられている。図では、
各半導体素子を縦長の小さな長方形で示しているが、例
えばＣＭＯＳトランジスタを用いる場合は、Ｐチャネル
型及びＮチャネル型のトランジスタが対になって１素子
として動作する。通常、各半導体素子列は数１０００個
の素子が配列されており、基板上にはこのような半導体
素子列が数１０列設けられる。
２、２‥‥が配列されており、これら電極によって囲ま
れた敷詰領域１０内には、多数の半導体素子よりなる列
１１、１２、１３‥‥２５が設けられている。図では、
各半導体素子を縦長の小さな長方形で示しているが、例
えばＣＭＯＳトランジスタを用いる場合は、Ｐチャネル
型及びＮチャネル型のトランジスタが対になって１素子
として動作する。通常、各半導体素子列は数１０００個
の素子が配列されており、基板上にはこのような半導体
素子列が数１０列設けられる。
Claims (3)
- 【請求項１】 基板上に予め多数の半導体素子よりなる
素子列を多数列敷詰めて形成し、これら素子列中の一部
の素子列を使用してＬＳＩ本来の動作を営ませるための
回路を構成させたマスタスライスＬＳＩにおいて、上記
使用素子列のみに対し素子列ごとに存在し検査信号に基
いてその素子列内の半導体素子の故障チエック信号を検
出するセンスアンプ群と、上記使用素子列ごとに存在し
上記センスアンプ群の出力より故障半導体素子の位置を
判別するシフトレジスタと、上記検査信号を上記使用素
子列に分配するデコーダとを、上記の敷詰められた半導
体素子列中に設けたことを特徴とする故障検出回路付マ
スタスライスＬＳＩ。 - 【請求項２】 上記センスアンプ群は、当該センスアン
プ群が関与する上記使用素子列中に設けられていること
を特徴とする請求項１記載の故障検出回路付マスタスラ
イスＬＳＩ。 - 【請求項３】 上記シフトレジスタは、当該シフトレジ
スタが関与する上記使用素子列中に設けられていること
を特徴とする請求項１記載の故障検出回路付マスタスラ
イスＬＳＩ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3176334A JPH0521555A (ja) | 1991-07-17 | 1991-07-17 | 故障検出回路付マスタスライスｌｓｉ |
| DE4223479A DE4223479A1 (de) | 1991-07-17 | 1992-07-16 | Hochintegrierte master-slice-schaltung mit fehlererfassungs-schaltung |
| CA002074001A CA2074001C (en) | 1991-07-17 | 1992-07-16 | Master slice lsi with fault detection circuitry |
| US08/757,109 US5729126A (en) | 1991-07-17 | 1996-12-02 | Master slice LSI with integrated fault detection circuitry |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3176334A JPH0521555A (ja) | 1991-07-17 | 1991-07-17 | 故障検出回路付マスタスライスｌｓｉ |
| US08/757,109 US5729126A (en) | 1991-07-17 | 1996-12-02 | Master slice LSI with integrated fault detection circuitry |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521555A true JPH0521555A (ja) | 1993-01-29 |
Family
ID=26497295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3176334A Pending JPH0521555A (ja) | 1991-07-17 | 1991-07-17 | 故障検出回路付マスタスライスｌｓｉ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5729126A (ja) |
| JP (1) | JPH0521555A (ja) |
| CA (1) | CA2074001C (ja) |
| DE (1) | DE4223479A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6239604B1 (en) * | 1996-10-04 | 2001-05-29 | U.S. Philips Corporation | Method for inspecting an integrated circuit by measuring a voltage drop in a supply line of sub-circuit thereof |
| JP3470654B2 (ja) * | 1999-09-29 | 2003-11-25 | 富士電機株式会社 | 選択作動装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4601034A (en) * | 1984-03-30 | 1986-07-15 | Texas Instruments Incorporated | Method and apparatus for testing very large scale integrated memory circuits |
| US4855803A (en) * | 1985-09-02 | 1989-08-08 | Ricoh Company, Ltd. | Selectively definable semiconductor device |
-
1991
- 1991-07-17 JP JP3176334A patent/JPH0521555A/ja active Pending
-
1992
- 1992-07-16 DE DE4223479A patent/DE4223479A1/de not_active Withdrawn
- 1992-07-16 CA CA002074001A patent/CA2074001C/en not_active Expired - Fee Related
-
1996
- 1996-12-02 US US08/757,109 patent/US5729126A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE4223479A1 (de) | 1993-01-21 |
| CA2074001A1 (en) | 1993-01-18 |
| CA2074001C (en) | 1998-02-24 |
| US5729126A (en) | 1998-03-17 |
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