JPH07335844A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07335844A JPH07335844A JP12230394A JP12230394A JPH07335844A JP H07335844 A JPH07335844 A JP H07335844A JP 12230394 A JP12230394 A JP 12230394A JP 12230394 A JP12230394 A JP 12230394A JP H07335844 A JPH07335844 A JP H07335844A
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- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 回路パターンのレイアウトに起因する特性や
寸法のばらつきを抑止して、性能および歩留りを向上さ
せる。 【構成】 中央部の内部セル領域１を取り囲むように配
線チャネル領域２を設け、さらにその周囲を、外部との
信号の入出力等を行う回路配置されたＩ／Ｏセル領域３
が取り囲む構成の半導体装置において、内部セル領域１
の内部に設けられた多数のＭＯＳトランジスタ１０と寸
法および配置密度がほぼ同一なダミーＭＯＳトランジス
タ２０を配線チャネル領域２に形成し、内部セル領域１
における辺縁部のＭＯＳトランジスタ１１の配置密度等
の環境が、中央部のＭＯＳトランジスタ１０群と等価に
なるようにして、製造時における拡散層パターン１０ａ
やゲートパターン１０ｂの寸法のばらつきを防止した。
寸法のばらつきを抑止して、性能および歩留りを向上さ
せる。 【構成】 中央部の内部セル領域１を取り囲むように配
線チャネル領域２を設け、さらにその周囲を、外部との
信号の入出力等を行う回路配置されたＩ／Ｏセル領域３
が取り囲む構成の半導体装置において、内部セル領域１
の内部に設けられた多数のＭＯＳトランジスタ１０と寸
法および配置密度がほぼ同一なダミーＭＯＳトランジス
タ２０を配線チャネル領域２に形成し、内部セル領域１
における辺縁部のＭＯＳトランジスタ１１の配置密度等
の環境が、中央部のＭＯＳトランジスタ１０群と等価に
なるようにして、製造時における拡散層パターン１０ａ
やゲートパターン１０ｂの寸法のばらつきを防止した。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特
に、微細な回路パターンの反復構造等を有する半導体装
置等に適用して有効な技術に関する。
に、微細な回路パターンの反復構造等を有する半導体装
置等に適用して有効な技術に関する。
【０００２】
【従来の技術】たとえば、半導体装置を構成する回路パ
ターンの微細化や、ホトリソグラフィにおけるマスクと
してのホトレジストの多層化等に伴って、回路パターン
やホトレジストパターンのアスペクト比（パターンの幅
や口径寸法と高さや深さとの比）はますま大きくなる傾
向にある。
ターンの微細化や、ホトリソグラフィにおけるマスクと
してのホトレジストの多層化等に伴って、回路パターン
やホトレジストパターンのアスペクト比（パターンの幅
や口径寸法と高さや深さとの比）はますま大きくなる傾
向にある。
【０００３】このようにアスペクト比が大きくなると、
一般に、当該パターン領域のエッチング速度は、パター
ンのない平坦な領域よりも遅くなり、結果として、同一
のチップ内でも回路特性にばらつきを生じる結果とな
る。たとえば、ＭＯＳトランジスタの場合には、ゲート
絶縁膜やゲート電極のチャネル方向の幅寸法の不統一等
によって動作特性がばらつくこととなる。
一般に、当該パターン領域のエッチング速度は、パター
ンのない平坦な領域よりも遅くなり、結果として、同一
のチップ内でも回路特性にばらつきを生じる結果とな
る。たとえば、ＭＯＳトランジスタの場合には、ゲート
絶縁膜やゲート電極のチャネル方向の幅寸法の不統一等
によって動作特性がばらつくこととなる。
【０００４】
【発明が解決しようとする課題】従来、回路パターンの
寸法が比較的大きく、パターン寸法のばらつきの許容範
囲が比較的大きい場合には、上述のようなばらつきはそ
れほど問題にならなかったが、最近の回路パターンの急
激な微細化に伴って、半導体装置の性能や歩留りに大き
く影響することが懸念されることを本発明者は見いだし
た。
寸法が比較的大きく、パターン寸法のばらつきの許容範
囲が比較的大きい場合には、上述のようなばらつきはそ
れほど問題にならなかったが、最近の回路パターンの急
激な微細化に伴って、半導体装置の性能や歩留りに大き
く影響することが懸念されることを本発明者は見いだし
た。
【０００５】たとえば、図３（ａ）および（ｂ）に例示
されるように、従来のゲートアレイ等の論理素子で、同
一の回路パターンを反復して密集形成された内部セル領
域１００の周辺部に、回路素子の存在しない配線チャネ
ル領域２００を挟んでＩ／Ｏセル領域３００を設けた場
合を考える。この場合、内部セル領域１００では、配線
チャネル領域２００に近い辺縁と内部とで、ソースやド
レインとなる拡散層パターン１０１ａおよびゲートパタ
ーン１０１ｂからなるＭＯＳトランジスタ１０１および
ＭＯＳトランジスタ１０２の密度が異なるため、図４に
例示されるように、辺縁部側のＭＯＳトランジスタ１０
１のゲートパターン１０１ｂは、ゲートパターン１０１
ｃのように幅寸法が内部側のＭＯＳトランジスタ１０２
の設計値どおりのゲートパターン１０１ｂよりも大きく
なり、ＭＯＳトランジスタ１０１と１０２の特性にばら
つきを生じ、領域内の一部のＭＯＳトランジスタ１０１
が規格からはずれた結果、素子全体が不良品と判定され
るような懸念がある。
されるように、従来のゲートアレイ等の論理素子で、同
一の回路パターンを反復して密集形成された内部セル領
域１００の周辺部に、回路素子の存在しない配線チャネ
ル領域２００を挟んでＩ／Ｏセル領域３００を設けた場
合を考える。この場合、内部セル領域１００では、配線
チャネル領域２００に近い辺縁と内部とで、ソースやド
レインとなる拡散層パターン１０１ａおよびゲートパタ
ーン１０１ｂからなるＭＯＳトランジスタ１０１および
ＭＯＳトランジスタ１０２の密度が異なるため、図４に
例示されるように、辺縁部側のＭＯＳトランジスタ１０
１のゲートパターン１０１ｂは、ゲートパターン１０１
ｃのように幅寸法が内部側のＭＯＳトランジスタ１０２
の設計値どおりのゲートパターン１０１ｂよりも大きく
なり、ＭＯＳトランジスタ１０１と１０２の特性にばら
つきを生じ、領域内の一部のＭＯＳトランジスタ１０１
が規格からはずれた結果、素子全体が不良品と判定され
るような懸念がある。
【０００６】また、製造プロセスの管理には、回路素子
の一部に回路パターンと類似のテストパターンを形成
し、このテストパターンを測定することによって回路パ
ターンが目的の寸法に形成されたか否かを間接的に評価
する等の検査が行われるが、孤立したテストパターン
は、多数の回路要素が密に形成された実際の回路パター
ン内部のプロセス状態を反映せず、評価の精度が低くな
るという問題がある。
の一部に回路パターンと類似のテストパターンを形成
し、このテストパターンを測定することによって回路パ
ターンが目的の寸法に形成されたか否かを間接的に評価
する等の検査が行われるが、孤立したテストパターン
は、多数の回路要素が密に形成された実際の回路パター
ン内部のプロセス状態を反映せず、評価の精度が低くな
るという問題がある。
【０００７】なお、ゲートアレイ等における従来の回路
パターンの配置構成に関しては、たとえば株式会社プレ
スジャーナル、１９９２年１月２０日発行、「月刊セミ
コンダクタワールド」１９９２．２、Ｐ８８〜Ｐ１０
４、等の文献に記載がある。
パターンの配置構成に関しては、たとえば株式会社プレ
スジャーナル、１９９２年１月２０日発行、「月刊セミ
コンダクタワールド」１９９２．２、Ｐ８８〜Ｐ１０
４、等の文献に記載がある。
【０００８】本発明の目的は、回路パターンのレイアウ
トに起因する特性や寸法のばらつきを抑止して、性能お
よび歩留りを向上させることが可能な半導体装置を提供
することにある。
トに起因する特性や寸法のばらつきを抑止して、性能お
よび歩留りを向上させることが可能な半導体装置を提供
することにある。
【０００９】本発明の他の目的は、製造プロセス等を高
い精度で評価することが可能な半導体装置を提供するこ
とにある。
い精度で評価することが可能な半導体装置を提供するこ
とにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１２】すなわち、本発明の半導体装置では、回路
パターンが密集する素子形成領域の周辺部に、当該回路
パターンと同一または類似の形状や密度で、実際の回路
動作に寄与しないダミー回路パターンを形成するもので
ある。
パターンが密集する素子形成領域の周辺部に、当該回路
パターンと同一または類似の形状や密度で、実際の回路
動作に寄与しないダミー回路パターンを形成するもので
ある。
【００１３】また、本発明の半導体装置では、特定のテ
ストパターンの周辺部に当該テストパターンと同一また
は類似の形状を有するダミーテストパターンを配置した
構成のテストパターン領域を設けたものである。
ストパターンの周辺部に当該テストパターンと同一また
は類似の形状を有するダミーテストパターンを配置した
構成のテストパターン領域を設けたものである。
【００１４】
【作用】上記した手段によれば、素子形成領域内の辺縁
部に位置する回路パターンは、素子形成領域の周囲に配
置されたダミー回路パターンによって取り囲まれた状態
となるので、ダミー回路パターンを含めた回路パターン
の配置密度は、素子形成領域の内部と辺縁部とで差がな
くなる。すなわち、回路パターンの配置密度に起因する
エッチング等のホトリソグラフィによって形成される寸
法や特性等のばらつきがなくなり、素子形成領域の内部
の全ての回路パターンを同一の特性や寸法で形成できる
ことになる。
部に位置する回路パターンは、素子形成領域の周囲に配
置されたダミー回路パターンによって取り囲まれた状態
となるので、ダミー回路パターンを含めた回路パターン
の配置密度は、素子形成領域の内部と辺縁部とで差がな
くなる。すなわち、回路パターンの配置密度に起因する
エッチング等のホトリソグラフィによって形成される寸
法や特性等のばらつきがなくなり、素子形成領域の内部
の全ての回路パターンを同一の特性や寸法で形成できる
ことになる。
【００１５】また、ダミー回路パターンは、ＭＯＳ構造
のゲートパターン程度に止めておくことで、当該ダミー
回路パターンの上部は、通常の配線パターンの引回し等
に自由に利用でき、スペース増大等の懸念もない。
のゲートパターン程度に止めておくことで、当該ダミー
回路パターンの上部は、通常の配線パターンの引回し等
に自由に利用でき、スペース増大等の懸念もない。
【００１６】一方、テストパターンの周囲にダミーテス
トパターンを配置することにより、テストパターンの測
定結果が、実際の回路パターン内の状態を正確に反映し
たものとなり、テストパターンを用いた形成プロセスの
評価の精度が確実に向上する。
トパターンを配置することにより、テストパターンの測
定結果が、実際の回路パターン内の状態を正確に反映し
たものとなり、テストパターンを用いた形成プロセスの
評価の精度が確実に向上する。
【００１７】
【実施例】以下、本発明の実施例を図面を参照しながら
詳細に説明する。
詳細に説明する。
【００１８】（実施例１）図１（ａ）は本発明の一実施
例である半導体装置の構成の一例を示す概念図であり、
図１（ｂ）はその一部を拡大して示す概念図である。本
実施例では、半導体装置の一例としてゲートアレイに適
用した場合について説明する。
例である半導体装置の構成の一例を示す概念図であり、
図１（ｂ）はその一部を拡大して示す概念図である。本
実施例では、半導体装置の一例としてゲートアレイに適
用した場合について説明する。
【００１９】本実施例の半導体装置は、中央部の内部セ
ル領域１を取り囲むように配線チャネル領域２を設け、
さらにその周囲を、外部との信号の入出力等を行う回路
が配置されたＩ／Ｏセル領域３が取り囲む構成となって
いる。
ル領域１を取り囲むように配線チャネル領域２を設け、
さらにその周囲を、外部との信号の入出力等を行う回路
が配置されたＩ／Ｏセル領域３が取り囲む構成となって
いる。
【００２０】内部セル領域１の内部には、微細な寸法の
拡散層パターン１０ａおよび当該拡散層パターン１０ａ
上にチャネル方向を横切るように配置形成されたゲート
パターン１０ｂからなる多数のＭＯＳトランジスタ１０
が整然と所定の密度で配置されている。そして、これら
の多数のＭＯＳトランジスタ１０を図示しない配線で適
当に接続することにより、所望の論理機能を有する論理
回路が構築される。
拡散層パターン１０ａおよび当該拡散層パターン１０ａ
上にチャネル方向を横切るように配置形成されたゲート
パターン１０ｂからなる多数のＭＯＳトランジスタ１０
が整然と所定の密度で配置されている。そして、これら
の多数のＭＯＳトランジスタ１０を図示しない配線で適
当に接続することにより、所望の論理機能を有する論理
回路が構築される。
【００２１】一方、Ｉ／Ｏセル領域３には、たとえば比
較的大きな寸法の拡散層パターン３０ａおよび当該拡散
層パターン３０ａ上にチャネル方向を横切るように配置
形成されたゲートパターン３０ｂからなる多数のＭＯＳ
トランジスタ３０が設けられており、配線チャネル領域
２に設けられた図示しない配線パターンを介して内部セ
ル領域１の内部のＭＯＳトランジスタ１０群に接続され
ており、当該ＭＯＳトランジスタ１０によって構築され
た論理回路と外部との間における情報の入出力が行われ
る。
較的大きな寸法の拡散層パターン３０ａおよび当該拡散
層パターン３０ａ上にチャネル方向を横切るように配置
形成されたゲートパターン３０ｂからなる多数のＭＯＳ
トランジスタ３０が設けられており、配線チャネル領域
２に設けられた図示しない配線パターンを介して内部セ
ル領域１の内部のＭＯＳトランジスタ１０群に接続され
ており、当該ＭＯＳトランジスタ１０によって構築され
た論理回路と外部との間における情報の入出力が行われ
る。
【００２２】この場合、配線チャネル領域２には、内部
セル領域１におけるＭＯＳトランジスタ１０群の形成と
同時に形成され、当該ＭＯＳトランジスタ１０と寸法お
よび配置密度がほぼ同一なダミーＭＯＳトランジスタ２
０が配置されている。このダミーＭＯＳトランジスタ２
０は、たとえば拡散層パターン２０ａと、ゲートパター
ン２０ｂとが形成されるのみであり、配線パターン等は
形成されない。すなわち、内部セル領域１の内部のＭＯ
Ｓトランジスタ１０が担う実際の論理動作等には全く寄
与しない構成となっている。
セル領域１におけるＭＯＳトランジスタ１０群の形成と
同時に形成され、当該ＭＯＳトランジスタ１０と寸法お
よび配置密度がほぼ同一なダミーＭＯＳトランジスタ２
０が配置されている。このダミーＭＯＳトランジスタ２
０は、たとえば拡散層パターン２０ａと、ゲートパター
ン２０ｂとが形成されるのみであり、配線パターン等は
形成されない。すなわち、内部セル領域１の内部のＭＯ
Ｓトランジスタ１０が担う実際の論理動作等には全く寄
与しない構成となっている。
【００２３】そして、このダミーＭＯＳトランジスタ２
０の上部領域は、本来の配線チャネル領域２の役目であ
る、前記ＭＯＳトランジスタ１０と前記ＭＯＳトランジ
スタ３０の接続を行う図示しない配線パターンの引回し
に用いられている。
０の上部領域は、本来の配線チャネル領域２の役目であ
る、前記ＭＯＳトランジスタ１０と前記ＭＯＳトランジ
スタ３０の接続を行う図示しない配線パターンの引回し
に用いられている。
【００２４】ここで、内部セル領域１の辺縁部に位置す
るＭＯＳトランジスタ１１に着目すると、配線チャネル
領域２に形成されたダミーＭＯＳトランジスタ２０の存
在によって、当該ＭＯＳトランジスタ１１は、内部セル
領域１の内部側のＭＯＳトランジスタ１０と同様に、周
囲を他のＭＯＳトランジスタ１０および当該ＭＯＳトラ
ンジスタ１０と等価な形状を有するダミーＭＯＳトラン
ジスタ２０によって取り囲まれた状態となっている。
るＭＯＳトランジスタ１１に着目すると、配線チャネル
領域２に形成されたダミーＭＯＳトランジスタ２０の存
在によって、当該ＭＯＳトランジスタ１１は、内部セル
領域１の内部側のＭＯＳトランジスタ１０と同様に、周
囲を他のＭＯＳトランジスタ１０および当該ＭＯＳトラ
ンジスタ１０と等価な形状を有するダミーＭＯＳトラン
ジスタ２０によって取り囲まれた状態となっている。
【００２５】このため、内部セル領域１の辺縁部に位置
するＭＯＳトランジスタ１１の配置密度等の環境は、内
部側のＭＯＳトランジスタ１０と全く等価となり、ＭＯ
Ｓトランジスタ１０およびＭＯＳトランジスタ１１の拡
散層パターン１０ａやゲートパターン１０ｂ等をエッチ
ング等によって形成する際に、ばらつきを生じることな
く一様に形成することが可能となる。
するＭＯＳトランジスタ１１の配置密度等の環境は、内
部側のＭＯＳトランジスタ１０と全く等価となり、ＭＯ
Ｓトランジスタ１０およびＭＯＳトランジスタ１１の拡
散層パターン１０ａやゲートパターン１０ｂ等をエッチ
ング等によって形成する際に、ばらつきを生じることな
く一様に形成することが可能となる。
【００２６】すなわち、内部のＭＯＳトランジスタ１０
および辺縁部のＭＯＳトランジスタ１１の動作特性は設
計通りに一様になり、内部セル領域１の内部におけるＭ
ＯＳトランジスタ１０群の特性のばらつき等に起因する
不良が解消され、歩留りを向上させることができる。
および辺縁部のＭＯＳトランジスタ１１の動作特性は設
計通りに一様になり、内部セル領域１の内部におけるＭ
ＯＳトランジスタ１０群の特性のばらつき等に起因する
不良が解消され、歩留りを向上させることができる。
【００２７】なお、上記の例では、半導体装置の一例と
してゲートアレイに適用した場合を説明したが、たとえ
ば、内部セル領域１をメモリセル形成領域に、Ｉ／Ｏセ
ル領域３をセンスアンプやアドレスデコーダ等のメモリ
周辺回路領域に置き換えて考えれば、半導体メモリ素子
等においても同様の効果を得ることができるのは明らか
である。
してゲートアレイに適用した場合を説明したが、たとえ
ば、内部セル領域１をメモリセル形成領域に、Ｉ／Ｏセ
ル領域３をセンスアンプやアドレスデコーダ等のメモリ
周辺回路領域に置き換えて考えれば、半導体メモリ素子
等においても同様の効果を得ることができるのは明らか
である。
【００２８】また、回路パターンとしては、上述の説明
で例示したＭＯＳトランジスタ構造に限らず、バイポー
ラトランジスタ、抵抗パターン、容量パターン等、精度
が必要なパターンについて同様に適用できる。
で例示したＭＯＳトランジスタ構造に限らず、バイポー
ラトランジスタ、抵抗パターン、容量パターン等、精度
が必要なパターンについて同様に適用できる。
【００２９】（実施例２）図２（ａ）は、本発明の他の
実施例である半導体装置の一部を示す平面図であり、図
２（ｂ）は（ａ）における線Ａ−Ａで示される部分の断
面図である。
実施例である半導体装置の一部を示す平面図であり、図
２（ｂ）は（ａ）における線Ａ−Ａで示される部分の断
面図である。
【００３０】本実施例の半導体装置は、半導体装置の製
造プロセス評価用の、たとえばスルーホールパターンか
らなるテストパターン領域５０を備えている。テストパ
ターン領域５０は、たとえば下地膜５１の上に積層され
た多層薄膜５２に穿設されたスルーホールパターンの寸
法形状を検査するものである。
造プロセス評価用の、たとえばスルーホールパターンか
らなるテストパターン領域５０を備えている。テストパ
ターン領域５０は、たとえば下地膜５１の上に積層され
た多層薄膜５２に穿設されたスルーホールパターンの寸
法形状を検査するものである。
【００３１】テストパターン領域５０は、中央部に配置
され、多層薄膜５２に穿設されたテストパターン５０Ａ
と、その回りを取り囲むように配置され、当該テストパ
ターン５０Ａとほぼ同じ寸法形状に多層薄膜５２に穿設
されたダミーテストパターン５０Ｂで構成されている。
され、多層薄膜５２に穿設されたテストパターン５０Ａ
と、その回りを取り囲むように配置され、当該テストパ
ターン５０Ａとほぼ同じ寸法形状に多層薄膜５２に穿設
されたダミーテストパターン５０Ｂで構成されている。
【００３２】また、テストパターン５０Ａおよびダミー
テストパターン５０Ｂの配置密度は、図示しない実際の
回路パターンにおいて多層薄膜５２に穿設される図示し
ないスルーホールパターンと同一になるように配置され
ている。
テストパターン５０Ｂの配置密度は、図示しない実際の
回路パターンにおいて多層薄膜５２に穿設される図示し
ないスルーホールパターンと同一になるように配置され
ている。
【００３３】これにより、本実施例のテストパターン領
域５０の中央部に位置するテストパターン５０Ａの形状
は、テストパターン５０Ａのみを孤立して設ける場合に
比較して、実際の回路パターン内におけるスルーホール
パターンの形成環境や形状をより正確に反映したものと
なり、スルーホールパターンの寸法等の評価精度が向上
する。そして、このような評価結果を、当該半導体装置
の製造プロセスにフィードバックすることにより、半導
体装置の歩留りを向上できる。
域５０の中央部に位置するテストパターン５０Ａの形状
は、テストパターン５０Ａのみを孤立して設ける場合に
比較して、実際の回路パターン内におけるスルーホール
パターンの形成環境や形状をより正確に反映したものと
なり、スルーホールパターンの寸法等の評価精度が向上
する。そして、このような評価結果を、当該半導体装置
の製造プロセスにフィードバックすることにより、半導
体装置の歩留りを向上できる。
【００３４】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
【００３５】たとえば、半導体装置としては、ゲートア
レイやメモリ素子等に限らず、微細な回路パターンを特
定の領域内に密集させて反復形成した構成を有するもの
に広く適用できる。
レイやメモリ素子等に限らず、微細な回路パターンを特
定の領域内に密集させて反復形成した構成を有するもの
に広く適用できる。
【００３６】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００３７】すなわち、本発明の半導体装置によれば、
回路パターンのレイアウトに起因する特性や寸法のばら
つきを抑止して、性能および歩留りを向上させることが
できる、という効果が得られる。また、精度の高い製造
プロセスの評価ができる、という効果が得られる。
回路パターンのレイアウトに起因する特性や寸法のばら
つきを抑止して、性能および歩留りを向上させることが
できる、という効果が得られる。また、精度の高い製造
プロセスの評価ができる、という効果が得られる。
【図１】（ａ）は本発明の一実施例である半導体装置の
構成の一例を示す概念図であり、（ｂ）はその一部を拡
大して示す概念図である。
構成の一例を示す概念図であり、（ｂ）はその一部を拡
大して示す概念図である。
【図２】（ａ）は、本発明の他の実施例である半導体装
置の一部を示す平面図であり、（ｂ）は（ａ）における
線Ａ−Ａで示される部分の断面図である。
置の一部を示す平面図であり、（ｂ）は（ａ）における
線Ａ−Ａで示される部分の断面図である。
【図３】（ａ）および（ｂ）はそれぞれ従来のゲートア
レイの構成の一例を示す概念図と、その一部を拡大して
示す概念図である。
レイの構成の一例を示す概念図と、その一部を拡大して
示す概念図である。
【図４】図３の従来のゲートアレイの技術的課題の一例
を説明する概念図である。
を説明する概念図である。
１ 内部セル領域 ２ 配線チャネル領域 ３ Ｉ／Ｏセル領域 １０ ＭＯＳトランジスタ（回路パターン） １１ ＭＯＳトランジスタ（回路パターン） １０ａ 拡散層パターン １０ｂ ゲートパターン ２０ ダミーＭＯＳトランジスタ（ダミー回路パター
ン） ２０ａ 拡散層パターン ２０ｂ ゲートパターン ３０ ＭＯＳトランジスタ ３０ａ 拡散層パターン ３０ｂ ゲートパターン ５０ テストパターン領域 ５０Ａ テストパターン ５０Ｂ ダミーテストパターン ５１ 下地膜 ５２ 多層薄膜 １００ 内部セル領域 １０１ ＭＯＳトランジスタ １０１ａ 拡散層パターン １０１ｂ ゲートパターン １０１ｃ ゲートパターン １０２ ＭＯＳトランジスタ ２００ 配線チャネル領域 ３００ Ｉ／Ｏセル領域
ン） ２０ａ 拡散層パターン ２０ｂ ゲートパターン ３０ ＭＯＳトランジスタ ３０ａ 拡散層パターン ３０ｂ ゲートパターン ５０ テストパターン領域 ５０Ａ テストパターン ５０Ｂ ダミーテストパターン ５１ 下地膜 ５２ 多層薄膜 １００ 内部セル領域 １０１ ＭＯＳトランジスタ １０１ａ 拡散層パターン １０１ｂ ゲートパターン １０１ｃ ゲートパターン １０２ ＭＯＳトランジスタ ２００ 配線チャネル領域 ３００ Ｉ／Ｏセル領域
フロントページの続き (72)発明者 小野 健 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内
Claims (7)
- 【請求項１】 素子形成領域の周辺部に、前記素子形成
領域の内部に形成される実際の回路パターンと同一また
は類似の形状を有し、回路動作に寄与しないダミー回路
パターンを形成してなることを特徴とする半導体装置。 - 【請求項２】 前記回路パターンはＭＯＳ構造の拡散層
パターンおよびゲートパターンであることを特徴とする
請求項１記載の半導体装置。 - 【請求項３】 前記素子形成領域は、ゲートアレイにお
いて、配線チャネル領域を介して入出力セル領域に取り
囲まれた論理セル形成領域であり、前記論理セル形成領
域の周辺部に位置する前記配線チャネル領域に、前記論
理セル形成領域の内部に形成される論理セルと同一の形
状および配置密度で前記論理セルとして機能しないダミ
ー論理セルを配置したことを特徴とする請求項１記載の
半導体装置。 - 【請求項４】 前記素子形成領域は、半導体メモリにお
いて、配線引回し領域を介してメモリ周辺回路領域に取
り囲まれたメモリセル形成領域であり、前記メモリセル
形成領域の周辺部に位置する前記配線引回し領域に、前
記メモリセル形成領域の内部に形成されるメモリセルと
同一の形状および配置密度で前記メモリセルとして機能
しないダミーメモリセルを配置したことを特徴とする請
求項１記載の半導体装置。 - 【請求項５】 半導体素子の形成プロセスを評価するた
めのテストパターンを備えた半導体装置であって、前記
テストパターンの周囲に、当該テストパターンと同一ま
たは類似の形状を有する複数のダミーテストパターンを
配置してなることを特徴とする半導体装置。 - 【請求項６】 前記テストパターンは、前記半導体素子
を構成する薄膜に穿設されるスルーホールまたはビアホ
ールの寸法検査パターンであることを特徴とする請求項
５記載の半導体装置。 - 【請求項７】 前記テストパターンおよびダミーテスト
パターンの配置密度を、前記薄膜に形成される前記スル
ーホールまたはビアホールの配置密度に一致させてなる
ことを特徴とする請求項６記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12230394A JPH07335844A (ja) | 1994-06-03 | 1994-06-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12230394A JPH07335844A (ja) | 1994-06-03 | 1994-06-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07335844A true JPH07335844A (ja) | 1995-12-22 |
Family
ID=14832625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12230394A Withdrawn JPH07335844A (ja) | 1994-06-03 | 1994-06-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07335844A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5985699A (en) * | 1997-06-09 | 1999-11-16 | Nec Corporation | Method for designing semiconductor integrated circuit |
| US6794677B2 (en) | 2000-10-02 | 2004-09-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device and method for fabricating the same |
| US6812540B2 (en) | 2001-12-17 | 2004-11-02 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2005116557A (ja) * | 2003-10-02 | 2005-04-28 | Kawasaki Microelectronics Kk | 半導体集積回路のレイアウト構造、半導体集積回路のレイアウト方法、およびフォトマスク |
| US7137092B2 (en) | 2003-08-21 | 2006-11-14 | Kawasaki Microelectronics, Inc. | Layout method of semiconductor integrated circuit, layout structure thereof, and photomask for forming the layout structure |
| JP2007250705A (ja) * | 2006-03-15 | 2007-09-27 | Nec Electronics Corp | 半導体集積回路装置及びダミーパターンの配置方法 |
| JP2012009588A (ja) * | 2010-06-24 | 2012-01-12 | Renesas Electronics Corp | 半導体集積回路装置 |
| KR101286644B1 (ko) * | 2007-11-08 | 2013-07-22 | 삼성전자주식회사 | 더미 게이트부를 포함한 반도체 소자 및 그 제조방법 |
-
1994
- 1994-06-03 JP JP12230394A patent/JPH07335844A/ja not_active Withdrawn
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| JP4599048B2 (ja) * | 2003-10-02 | 2010-12-15 | 川崎マイクロエレクトロニクス株式会社 | 半導体集積回路のレイアウト構造、半導体集積回路のレイアウト方法、およびフォトマスク |
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Legal Events
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