JP2001298062A - 集積化された半導体における検査構造部 - Google Patents
集積化された半導体における検査構造部Info
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Abstract
構造部ないしは検査構成要素の数を増加させること。 【解決手段】 検査構成要素は複数のトランジスタであ
り、少なくとも2つのトランジスタがそれぞれ2つの隣
接するコンタクト面の間に配置されてこれらの隣接する
コンタクト面に接続されており、それによって電圧が前
記コンタクト面を介して前記トランジスタに印加可能で
あり、前記トランジスタのゲート端子は、スイッチング
電流供給のためにさらなるコンタクト面に接続されるよ
うに構成する。
Description
成要素に電圧を印加するためのコンタクト面を有し、該
コンタクト面の間に前記検査構成要素が配設されてい
る、集積化された半導体における検査構造領域(検査構
造部)に関する。
いわゆるウエハ上で製造される。このウエハ上で得られ
る可用の面は、集積回路の面よりも圧倒的に大きいの
で、大抵は同一の多数の集積回路が各製造ウエハ上に収
まっている。多数の集積回路の製造に対してはますます
フォトリソグラフィプロセスが用いられており、その際
にはウエハがマスクを介して露光される。この露光過程
では例えば集積回路のエッチングすべき構造部がフォト
レジスト内で定められ。合理化の理由から大抵は、隣接
して並ぶ多数の集積回路に対する多くのマスクがリソグ
ラフィフィルム上に配置され、一緒に露光を施される。
このように一緒に露光される集積回路は、レチクルとも
称される。個々の集積回路間には、介在空間が存在し、
この介在空間において、完成された集積回路が切断やエ
ッチング等の処理によって相互に個別化される。この場
合の介在空間は化学的もしくは機械的に除去される。
検査目的にも利用され、その際には集積回路の本来の領
域の間のレチクル作製に関与するマスク上に検査構造部
が設けられる。この構造部は露光を施され、個々の集積
回路間の介在空間を埋めている。
(いわゆるパッド)とこのコンタクト面の間に配設され
る検査構成要素、大抵はトランジスタからなっており、
この場合はそれぞれ検査構成要素が2つのコンタクト面
の間に存在する。
の検査構造領域はコンタクトされ、その上に配設された
検査構成要素、例えばトランジスタの機能性が検査され
る。このトランジスタの機能性は、各ウエハ上の集積回
路の製造プロセスの品質を表わす信頼性の高い鏡像とみ
なせる。従ってこの検査領域内で現れている問題は、集
積回路内にも存在しているという前提に基づけば、一般
的なテストの後で続けられる非常に複雑な検査手法でし
か検出できなかった機能性の欠陥がそのような検査を実
施する前の早期時点で抽出できるようになる。
DRAM,SDRAM,RAMBUS,EDRAMなど
のメモリ構成要素では、いずれにせよ次のような問題が
生じている。すなわちウエハ上の限られた面上には益々
多くの機能性構成要素が配設されるという問題である。
それに対して集積回路間に存在する検査領域の実装密度
を急激に高めることは不可能である。なぜなら使用可用
なウエハ面の大半が実質的に縮小不能な多くのコンタク
ト面で占められるからである。それ故に集積密度の高ま
りと共に機能性構成要素の数と検査構成要素の数の比率
は大幅に低下する。この検査可能な個別の構造部の数の
低下と、それに伴う情報不足は、新たな製品開発と共に
製造開始時点の従来からの技法では何一つ満足に補われ
てはいない。
書からは、半導体チップの特性検査のための検査構造部
が開示されており、この場合2つの端子面の間に並列回
路が設けられている。検査の後では、半導体チップの特
性検査のための1つ以上の構成素子が分離される。その
際通常のモードではアクセスできない端子面が用いられ
る。1つの閾値スイッチ(例えば厚膜トランジスタ)は
半導体チップの隣接する回路部分に対する検査構造部の
影響を回避させる。
ウエハ上に配設された集積回路のRFパラメータ測定の
ための別の検査構造部が開示されている。この検査構造
部は、集積回路間に配設されている。この検査構造部
は、検査構成要素に対して入力側または出力側あるいは
アースとして用いられるそれぞれ1つの端子面を含んで
いる。
回路のチップ面に関する検査可能な個別構造部ないしは
検査構成要素の数を増加させることである。
り、検査構成要素は複数のトランジスタであり、少なく
とも2つのトランジスタがそれぞれ2つの隣接するコン
タクト面の間に配置されてこれらの隣接するコンタクト
面に接続されており、それによって電圧が前記コンタク
ト面を介して前記トランジスタに印加可能であり、前記
トランジスタのゲート端子は、スイッチング電流供給の
ためにさらなるコンタクト面に接続されるように構成さ
れて解決される。
施例は従属請求項に記載されている。
めのコンタクト面を備え、さらにコンタクト面の間に検
査構成要素を備えている。この検査構造領域のもとで
は、少なくとも2つの検査構成要素が、それぞれ2つの
隣接するコンタクト面の間に配設されており、これらは
隣接するコンタクト面に接続し、それによってこれらの
コンタクト面を介して電圧が検査構成要素に印加可能で
ある。
グ電流を供給するためにさらなるコンタクト面に接続さ
れている。それによって、トランジスタのゲート端子は
相互に依存することなく制御され、これらのトランジス
タは相互に依存することなく検査される。
コンタクト面の間で増加する。これまでは、2つのコン
タクト面の間にそれぞれ1つの検査構成要素を配置する
ことが有利であるとみなされていた。
る。これらのトランジスタは例えばそのソース領域が隣
接するコンタクト面に接続可能であり、ドレイン領域に
は別の隣接するコンタクト面が接続可能である。ゲート
領域は、例えば共通の電極(これは検査構造領域の検査
の際にそれ専用に設けられたコンタクト面を介してスイ
ッチオン・オフ可能である)に亘って延在していてもよ
い。
ト端子は、そのつどの電流パルスによってこれらのトラ
ンジスタ間で切換を行うために相互に別個に制御可能で
あってもよい。このゲート端子は、相応の線路を介して
それぞれ1つのさらなるコンタクト面に接続される。
つの集積回路間に配設される検査構造領域に関するもの
であるが、しかしながら、集積回路の他の領域、例えば
検査後に除去の行えないような領域における検査構造領
域の提供にも適したものである。例えばプロセッサなど
のように比較的大きなチップ面に配置される高度に複雑
なチップのもとでも、あるいはあらゆるチップの内部に
おいても、本発明による形態の検査構造領域は有利に設
けることができる。
0μm〜200μmの幅を有し得る。この幅は、直列に
配設可能なコンタクト面のサイズに基づいて決定され、
その中で検査構成要素の配設に使用可能なスペースが定
められる。
細に説明する。
り、この領域の全長に亘ってコンタクト面2が分散して
配設されている。この検査構造領域1は、半導体ウエハ
上の2つの集積回路の間の切断枠、いわゆるカーフ領域
に配置されている。半導体回路は、鋸型フレームに沿っ
て検査後に切断され、それによって分離される。コンタ
クト面は相互に離間されている。それぞれ2つの隣接す
るコンタクト面の間の介在空間には検査構成要素3、例
えばトランジスタが配設されている。これらのトランジ
スタはそのソース/ドレイン領域がそれぞれ2つの隣接
するコンタクト面に接続されている。同時に各コンタク
ト面も2つの隣接するトランジスタに接続されており、
それによって各コンタクト面は選択的にソースまたはド
レイン領域に対する電圧供給源として用いることが可能
である。検査構造領域の検査の際には、電圧が相応に検
査端子に印加される。
間の2つの検査トランジスタの配置構成が示されてい
る。但しこれは限定を意味するものではないのでトラン
ジスタの数はさらに増やすことも可能である。各トラン
ジスタはソース領域4とドレイン領域5並びにゲート領
域6を有している。ソース領域4は導体線路7を介して
2つのコンタクト面2のうちの左側のものに接続されて
おり、それに対してドレイン領域5は、導体線路8を介
して2つのコンタクト面2のうちの右側のものに接続さ
れている。これらの回路配置構成は、2つのトランジス
タ3の間で同じである。またこれらのトランジスタは、
共通のソース/ドレイン/ゲート領域を有するように構成
することも可能である。そのような共通領域の実現は当
業者には周知である。導体線路9は、ゲート領域6に配
設されこの図には示されていないコンタクト面に接続さ
れている。それを介してこれらのトランジスタにはスイ
ッチング電流が供給可能である。
のトランジスタ3が選択的にスイッチング可能である。
例えばこれらのトランジスタのうちの上方のトランジス
タがゲート側線路9を介してゲート端子6に供給される
スイッチング電流を介して導通接続されたならば、この
トランジスタはその左右に配置されているコンタクト面
を介して検査可能となる。この場合は、それによって下
方のトランジスタが遮断される。別の設定では下方のト
ランジスタが線路9を介してそのゲート端子に相応に供
給されるスイッチング電流によってスイッチオンされ、
それに対して上方のトランジスタが遮断される。それに
よって下方のトランジスタの特性が検査可能となる。こ
れにより、2つのトランジスタは検査目的で交互に活動
化され得る。このことはまたこれらの2つのトランジス
タが同時にスイッチオンされて並行して検査できること
も含んでいる。
タ3の相互に依存しない交互制御に対しては、分離され
た付加的コンタクト面か又は図示のコンタクト面2と同
じような形態の接続パッドを設けてもよい。これらのパ
ッド(図示されていない)は、図2に示されている左方
側コンタクト面2の左側に配設され、この場合はこれら
の付加的なパッドのうちの1つが上方の導体線路9に接
続され、別の方は下方の導体線路9に接続される。それ
によって2つのトランジスタは相互に依存することなく
相応の制御信号を供給され、これらのトランジスタが相
互に依存することなく完全にオン・オフされるか又は所
望の検査に応じて制御される。このことは、これらの2
つのトランジスタが同じ信号で並行制御され得ることも
含んでいる。
よる手段は、既存の介在領域(いわゆるカーフ領域)の
最適な活用に結び付く。さらに必要不可欠なマクロ領域
の著しい低減につながり、従来技法で周知のような欠落
した検査面の補償を目的としたパッドの幾何学的形状の
抑制はもはや必要ない。本発明によれば新たな実装の必
要性はないのでコストの著しい削減にもつながる。総体
的にみて本発明によれば、重要なトランジスタ構造部に
おけるスペース的な問題による不所望なカッティングが
回避され、将来的なシュリンク形成や新たなSDRA
M、EDRAM製品のための最適なデバイス開発が保証
される。
いる。
に配設された検査トランジスタを示した図である。
Claims (5)
- 【請求項1】 ウエハ上の検査構成要素(3)に電圧を
印加するためのコンタクト面(2)を有し、該コンタク
ト面(2)の間に前記検査構成要素(3)が配設されて
いる、検査構造領域(1)において、 前記検査構成要素(3)は複数のトランジスタであり、
少なくとも2つのトランジスタ(3)がそれぞれ2つの
隣接するコンタクト面(2)の間に配置されてこれらの
隣接するコンタクト面(2)に接続されており、それに
よって電圧が前記コンタクト面(2)を介して前記トラ
ンジスタ(3)に印加可能であり、前記トランジスタ
(3)のゲート端子(6)は、スイッチング電流供給の
ためにさらなるコンタクト面に接続されていることを特
徴とする検査構造領域。 - 【請求項2】 前記トランジスタのソース領域(4)
は、一方の隣接するコンタクト面(2)に接続され、ド
レイン領域(5)は他方の隣接するコンタクト面(2)
に接続されている、請求項1記載の検査構造領域。 - 【請求項3】 前記検査構造領域(1)は、2つの集積
化回路の間に配設されている、請求項1または2記載の
検査構造領域。 - 【請求項4】 前記検査構造領域(1)は、50μm〜
200μmの幅を有している、請求項1から3いずれか
1項記載の検査構造領域。 - 【請求項5】 少なくとも2つのトランジスタ(3)の
ゲート端子(6)は、これらのトランジスタ間で交互の
切換を行うために、それぞれ1つのさらなるコンタクト
面に接続されている、請求項1から4いずれか1項記載
の検査構造領域。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10010285.9 | 2000-02-25 | ||
DE10010285A DE10010285A1 (de) | 2000-02-25 | 2000-02-25 | Teststruktur bei integriertem Halbleiter |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001298062A true JP2001298062A (ja) | 2001-10-26 |
JP3616749B2 JP3616749B2 (ja) | 2005-02-02 |
Family
ID=7633316
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001047190A Expired - Fee Related JP3616749B2 (ja) | 2000-02-25 | 2001-02-22 | 集積化された半導体における検査構造部 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6515495B2 (ja) |
EP (1) | EP1128424A3 (ja) |
JP (1) | JP3616749B2 (ja) |
KR (1) | KR100394249B1 (ja) |
DE (1) | DE10010285A1 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10125029B4 (de) | 2001-05-22 | 2008-08-21 | Qimonda Ag | Verwendung einer Halbleitervorrichtung mit Nebenschaltung im Kerf-Bereich und Verfahren |
DE10314503B4 (de) * | 2003-03-31 | 2008-07-31 | Advanced Micro Devices, Inc., Sunnyvale | Verbesserte integrierte Halbleiterstruktur für Zuverlässigkeitsprüfungen von Dielektrika |
US7200257B2 (en) * | 2005-05-05 | 2007-04-03 | International Business Machines Corporation | Structure and methodology for fabrication and inspection of photomasks |
DE102006025351B4 (de) | 2006-05-31 | 2013-04-04 | Globalfoundries Inc. | Teststruktur zur Überwachung von Leckströmen in einer Metallisierungsschicht und Verfahren |
DE102006051489B4 (de) | 2006-10-31 | 2011-12-22 | Advanced Micro Devices, Inc. | Teststruktur für durch OPC-hervorgerufene Kurzschlüsse zwischen Leitungen in einem Halbleiterbauelement und Messverfahren |
US7825679B2 (en) | 2009-04-06 | 2010-11-02 | Infineon Technologies Ag | Dielectric film and layer testing |
US20120256651A1 (en) * | 2011-04-08 | 2012-10-11 | International Business Machines Corporation | Test structure for parallel test implemented with one metal layer |
US9443775B2 (en) | 2013-06-07 | 2016-09-13 | Globalfoundries Inc. | Lithography process monitoring of local interconnect continuity |
RU174463U1 (ru) * | 2017-03-17 | 2017-10-16 | Федеральное государственное унитарное предприятие "Ростовский-на-Дону научно-исследовательский институт радиосвязи" (ФГУП "РНИИРС") | Тестовый полевой транзистор Шоттки |
US10121713B1 (en) * | 2017-05-08 | 2018-11-06 | Globalfoundries Inc. | In-kerf test structure and testing method for a memory array |
US20190013251A1 (en) | 2017-07-10 | 2019-01-10 | International Business Machines Corporation | Non-destructive testing of integrated circuit chips |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4288911A (en) * | 1979-12-21 | 1981-09-15 | Harris Corporation | Method for qualifying biased integrated circuits on a wafer level |
DE3327503A1 (de) * | 1983-07-29 | 1985-02-07 | Siemens AG, 1000 Berlin und 8000 München | Teststruktur zur kennzeichnung von halbleiterchips und verfahren zu deren kennzeichnung |
JPS6164138A (ja) * | 1984-09-06 | 1986-04-02 | Nec Corp | モノリシツク集積回路 |
DE3526485A1 (de) * | 1985-07-24 | 1987-02-05 | Heinz Krug | Schaltungsanordnung zum pruefen integrierter schaltungseinheiten |
NL8902964A (nl) * | 1989-12-01 | 1991-07-01 | Philips Nv | Op substraat geintegreerd teststelsel. |
US5523252A (en) * | 1993-08-26 | 1996-06-04 | Seiko Instruments Inc. | Method for fabricating and inspecting semiconductor integrated circuit substrate, and semi-finished product used for the sustrate |
US5942766A (en) * | 1997-09-17 | 1999-08-24 | Lucent Technologies, Inc. | Article and method for in-process testing of RF products |
JP2994326B2 (ja) * | 1998-04-27 | 1999-12-27 | 日本電気アイシーマイコンシステム株式会社 | 半導体装置 |
-
2000
- 2000-02-25 DE DE10010285A patent/DE10010285A1/de not_active Withdrawn
-
2001
- 2001-01-25 EP EP01101731A patent/EP1128424A3/de not_active Withdrawn
- 2001-02-22 JP JP2001047190A patent/JP3616749B2/ja not_active Expired - Fee Related
- 2001-02-23 KR KR10-2001-0009247A patent/KR100394249B1/ko not_active IP Right Cessation
- 2001-02-26 US US09/793,353 patent/US6515495B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6515495B2 (en) | 2003-02-04 |
KR20010085533A (ko) | 2001-09-07 |
EP1128424A3 (de) | 2003-11-19 |
DE10010285A1 (de) | 2001-09-13 |
EP1128424A2 (de) | 2001-08-29 |
KR100394249B1 (ko) | 2003-08-06 |
US20010022360A1 (en) | 2001-09-20 |
JP3616749B2 (ja) | 2005-02-02 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
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|
A601 | Written request for extension of time |
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A602 | Written permission of extension of time |
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A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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LAPS | Cancellation because of no payment of annual fees |