KR20010027863A - 여러번의 프로빙 및 안정된 본딩을 허용하는 패드를 갖는 집적회로 장치 - Google Patents

여러번의 프로빙 및 안정된 본딩을 허용하는 패드를 갖는 집적회로 장치 Download PDF

Info

Publication number
KR20010027863A
KR20010027863A KR1019990039835A KR19990039835A KR20010027863A KR 20010027863 A KR20010027863 A KR 20010027863A KR 1019990039835 A KR1019990039835 A KR 1019990039835A KR 19990039835 A KR19990039835 A KR 19990039835A KR 20010027863 A KR20010027863 A KR 20010027863A
Authority
KR
South Korea
Prior art keywords
logic
pad
integrated circuit
circuit device
test
Prior art date
Application number
KR1019990039835A
Other languages
English (en)
Other versions
KR100331553B1 (ko
Inventor
이용희
권규형
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019990039835A priority Critical patent/KR100331553B1/ko
Priority to US09/594,657 priority patent/US6351405B1/en
Priority to JP2000282484A priority patent/JP4364416B2/ja
Publication of KR20010027863A publication Critical patent/KR20010027863A/ko
Application granted granted Critical
Publication of KR100331553B1 publication Critical patent/KR100331553B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48624—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48647—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H01L2224/487—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48717—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48724—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H01L2224/487—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48738—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48747—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Wire Bonding (AREA)
  • Measuring Leads Or Probes (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

본 발명은 여러번의 프로빙 및 안정된 본딩을 허용하는 패드를 갖는 집적 회로 장치에 관한 것이다. 본 발명의 집적 회로 장치는 메모리 셀 어레이, 제어 로직, 제1 패드 및 제2 패드를 구비한다. 제1 패드는 제어 로직에 전기적으로 연결되며 도전성을 갖는다. 제2 패드는 메모리 셀 어레이와 제어 로직에 전기적으로 연결되며 도전성을 갖는다. 제2 패드는 메모리 셀 어레이를 테스트할 때 프로브 팁들이 접촉되는 프로빙부 및 외부 시스템과 연결하기 위하여 본딩선과 본딩되는 본딩부를 구비한다. 본 발명의 집적 회로 장치는 여러번의 프로빙이 가능한 패드들을 구비하면서도 칩 사이즈의 증가를 최소화한다.

Description

여러번의 프로빙 및 안정된 본딩을 허용하는 패드를 갖는 집적 회로 장치{Integrated circuit device having a pad which allows for multiple probing and reliable bonding}
본 발명은 집적 회로 장치에 관한 것으로서, 특히 디램(DRAM) 셀 어레이와 제어 기능을 갖는 로직을 구비하는 메모리 로직 복합 집적 회로 장치에 관한 것이다.
반도체 장치의 급속한 발달로 메모리 셀 어레이와 로직을 하나의 반도체 장치에 복합시킨 고 성능, 고 부가가치의 집적 회로 장치가 출현하였는데. 이것을 메모리 로직 복합 집적 회로 장치라 한다. 다수개의 메모리 로직 복합 집적 회로 장치를 갖는 웨이퍼(wafer)의 제조가 완료된 후에 다수개의 메모리 로직 복합 집적 회로 장치들이 정상적으로 동작하는 지를 검증하기 위하여 웨이퍼 소트 테스트(Wafer Sort Test) 공정이 진행된다. 웨이퍼 소트 테스트 공정에서 메모리 셀 어레이와 로직은 구분하여 진행된다. 즉, 로직 부분은 정상적인 동작 여부를 확인하기 위하여 한번 테스트되지만, 메모리 셀 어레이는 메모리 셀의 정상적인 동작 여부 및 복구(repair) 전후의 특성 검증을 위하여 여러번 테스트된다. 웨이퍼 소트 테스트 공정에서 테스트 장비와 웨이퍼(wafer)를 연결하기 위해 프로브 카드(probe card)에 부착된 프로브 팁(probe Tip)들이 메모리 로직 복합 집적 회로 장치에 구비되는 다수개의 패드들 위에 놓이게 된다. 즉, 다수개의 패드들이 프로빙(probing)된다. 이 때, 메모리 셀 어레이들은 여러번 테스트되기 때문에 테스트 진행에 많은 시간이 소요된다. 테스트 시간을 최소화하기 위한 방법으로 다수개의 칩들을 동시에 프로빙한다. 다수개의 칩들을 동시에 프로빙하기 위해서는 프로브 사이의 거리는 물론 다수의 테스트 진행에 따른 프로브 팁의 복원력 등이 문제가 될 수 있다.
이와 같은 문제점을 개선하기 위한 방안으로 프로브 팁들 사이의 거리를 멀게하고, 프로브 팁의 두께를 두껍게 한다. 두께가 두꺼운 프로브 팁을 사용함에 따라 패드의 면적이 증가한다. 또, 프로빙이 진행된 패드는 본딩(bonding)선과 본딩될 때 접착력이 약해질 수 있다. 상기 접착력 문제를 해결하기 위하여 미국 특허(No. 5,506,499)에서는 일반 패드들 사이에 별도의 보조 패드를 형성하여 사용한다. 메모리 로직 복합 집적 회로 장치를 테스트할 때 보조 패드들에만 프로빙을 하여 메모리 셀 어레이를 테스트하고, 메모리 셀 어레이의 테스트가 완료되면 프로빙되지 않은 즉, 프로빙에 의해 손상을 받지 않은 일반 패드들에 본딩을 시행함으로써 일반 패드들의 접착력이 향상된다는 것이다.
그러나, 이와 같이 로직 패드들 사이에 보조 패드들을 형성할 경우 로직 패드들의 수가 적을 경우에는 문제가 없지만, 반대로 로직 패드들의 수가 많을 경우에는 메모리 로직 복합 집적 회로 장치의 크기는 전보다 커지게 되는 문제점이 발생하게 된다. 메모리 로직 복합 집적 회로 장치의 크기가 커지게 되면 제조가격이 상승하게 된다.
본 발명이 이루고자하는 기술적 과제는 본딩용 패드들이 웨이퍼 소트 테스트공정에서 여러번의 프로빙에도 불구하고 안정되게 본딩되는 패드들을 구비하는 집적 회로 장치를 제공하는 것이다.
본 발명이 이루고자하는 다른 기술적 과제는 여러번의 프로빙과 안정된 본딩이 가능한 패드들을 구비하면서도 그 크기의 증가가 최소화되는 집적 회로 장치를 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 제1 실시예에 따른 집적 회로 장치의 개략적인 블록도.
도 2는 상기 도 1에 도시한 제2 패드를 확대 도시한 도면.
도 3은 본 발명의 제2 실시예에 따른 집적 회로 장치의 개략적인 블록도.
도 4는 상기 도 3에 도시한 제2 패드를 확대 도시한 도면.
도 5는 상기 도 4에 도시한 제2 패드상에 다수개의 프로브 팁들이 놓여진 상태를 도시한 도면.
도 6은 본 발명의 제3 실시예에 따른 집적 회로 장치의 개략적인 블록도.
도 7은 상기 도 6에 도시한 도전선과 기판 및 로직 패드가 다중 메탈층으로 형성되는 경우의 단면을 도시한 도면.
도 8은 본 발명의 제4 실시예에 따른 집적 회로 장치의 개략적인 블록도.
상기 기술적 과제들을 이루기 위하여 본 발명은,
메모리 셀 어레이와 로직을 구비하는 집적 회로 장치에 있어서, 상기 로직에 전기적으로 연결되는 제1 패드, 및 상기 메모리 셀 어레이와 로직에 전기적으로 연결되는 제2 패드를 구비하고, 상기 메모리 셀 어레이를 테스트할 때 상기 메모리 셀 어레이를 테스트하기 위한 메모리 테스트 장비로부터 발생되는 테스트 신호를 전송하는 프로브 팁들이 접촉되는 프로빙부, 및 외부 시스템과 연결하기 위한 본딩선과 본딩되는 본딩부를 구비하는 것을 특징으로 하는 집적 회로 장치를 제공한다.
바람직하기는, 상기 집적 회로 장치는 상기 제1 및 제2 패드들을 다수개 구비한다.
상기 기술적 과제들을 이루기 위하여 본 발명은 또,
메모리 셀 어레이와 로직을 구비하는 집적 회로 장치에 있어서, 로직 패드, 테스트 패드, 상기 로직 및 테스트 패드와 상기 메모리 셀 어레이 및 상기 로직에 전기적으로 연결되며 제어 신호를 입력하고 상기 제어 신호에 응답하여 상기 로직 패드로부터 전송되는 신호는 상기 로직으로 전달하고 상기 테스트 패드로부터 전송되는 신호는 상기 메모리 셀 어레이로 전송하는 멀티플렉서, 및 상기 테스트 패드에 연결되는 저항을 구비하는 집적 회로 장치를 제공한다.
바람직하기는, 상기 로직 패드는 적어도 하나의 메탈층으로 구성되며 상기 로직 패드가 다중 메탈층으로 구성될 경우 상기 테스트 패드와 상기 멀티플렉서를 연결하는 도전선은 상기 로직 패드의 내부를 관통하거나 또는 상기 도전선은 상기 로직 패드의 측면을 지나간다.
상기 기술적 과제들을 이루기 위하여 본 발명은 또한,
메모리 셀 어레이와 로직을 구비하는 집적 회로 장치에 있어서, 로직 패드, 테스트 패드, 상기 테스트 패드에 전기적으로 연결되며 제어 신호를 입력하고 상기 제어 신호가 활성화되면 외부로부터 상기 테스트 패드를 통하여 입력되는 신호를 출력하는 전송 수단, 및 상기 로직 패드와 상기 전송 수단과 상기 메모리 셀 어레이 및 상기 로직에 전기적으로 연결되며 상기 제어 신호를 입력하고 상기 제어 신호에 응답하여 상기 로직 패드로부터 전송되는 신호는 상기 로직으로 전달하고 상기 테스트 패드로부터 전송되는 신호는 상기 메모리 셀 어레이로 전송하는 멀티플렉서를 구비하는 집적 회로 장치를 제공한다.
바람직하기는, 상기 집적 회로 장치는 테스트 콘트롤러를 구비하고 상기 테스트 콘트롤러는 상기 제어 신호를 발생하여 다수개의 전송 수단들과 상기 다수개의 멀티플렉서들을 모두 제어한다.
상기 본 발명의 집적 회로 장치는 여러번의 프로빙이 가능한 패드들을 구비하면서도 칩 사이즈의 증가가 최소화된다.
이하, 본 발명의 바람직한 실시예들이 예시된 첨부 도면들을 참조하여 본 발명은 보다 충분히 기술될 것이다. 본 발명은 그러나, 다양한 형태로 구체화될 것이며, 이곳에 설명된 실시예들에 한정되어 해석되어서는 안될 것이다. 오히려, 본 실시예들은 본 개시가 철저하고 완전하며 이 분야에서 통상의 지식을 가진 자들에게 본 발명의 범위를 충분히 전달하도록 제공된다. 전반적으로 동일한 번호들은 동일한 소자들을 명시한다. 더욱이, 이곳에 개시되고 기술된 각 실시예는 그의 상보적인 전도성 형태의 실시예를 포함한다.
도 1은 본 발명의 제1 실시예에 따른 집적 회로 장치(101)의 개략적인 블록도이다. 도 1을 참조하면, 집적 회로 장치(101)는 다수개의 제1 패드들(111), 다수개의 제2 패드들(121), 메모리 셀 어레이(131) 및 로직(141)을 구비한다. 제1 패드들(111)은 로직(141)에 전기적으로 연결되며, 메모리 셀 어레이(131)에는 연결되지 않는다. 제2 패드들(121)은 로직(141)과 메모리 셀 어레이(131)에 전기적으로 연결된다. 제2 패드들(121)을 로직(141)과 메모리 셀 어레이(131)에 선택적으로 연결하기 위하여 멀티플렉서(multiplexer)(미도시)가 사용된다. 제2 패드들(121)은 정상 동작시에는 상기 멀티플렉서에 의해 로직(141)에 연결되고, 테스트 모드(test mode)시에는 메모리 셀 어레이(131)에 연결된다.
테스트 모드(test mode)시 메모리 테스트 장비(미도시)는 로직(141)을 통하지 않고 제2 패드들(121)을 통하여 메모리 셀 어레이(131)에 직접 억세스(access)함으로써 메모리 셀 어레이(131)를 테스트하는 시간이 빨라진다. 제1 패드들(111)과 제2 패드들(121)은 교번적으로 배열된다. 제2 패드들(121)은 연성 메탈, 예컨대 알루미늄 또는 구리 합금으로 만들어지며, 싱글 메탈층(single metal layer) 또는 다중 메탈층(multimetal layer)으로 형성된다. 도 1에서 제1 및 제2 패드들(111, 121)은 종축에만 배열되어있으나, 실제로는 횡축에 배열될 수도 있고, 종축과 횡축에 모두 배열될 수도 있다.
제2 패드(121)의 확대된 도면이 도 2에 도시되어 있다. 도 2를 참조하면, 제2 패드(121)는 프로빙부(211)와 본딩부(221)를 구비한다. 프로빙부(211)는 메모리 셀 어레이(131)를 테스트할 때 메모리 테스트 장비(미도시)로부터 발생되는 테스트 신호를 메모리 셀 어레이(131)에 전달하기 위한 프로브 팁(도 5의 511)이 접촉되는 즉, 프로빙(probing)되는 곳이다. 제2 패드(121)는 프로빙부(211)와 본딩부(221)로 구분되며, 프로빙부(211)가 넓기 때문에 웨이퍼 소트 테스트시 프로브 팁들(도 5의 511)을 이용하여 제2 패드들(121)을 프로빙하기가 용이하다. 프로빙부(211)는 사각형 모양 예컨대, 직사각형으로 만들어진다. 본딩부(221)와 프로빙부(211)의 가장자리는 절연물질 예컨대 투명한 글래스(glass)로 덮여있어서 본딩이나 프로빙이 되지 않으며, 외부 충격으로부터 보호된다. 본딩부(221)는 제2 패드(121)를 리드 프레임(미도시)에 연결시켜주는 본딩선(미도시), 예컨대 금선(gold wire) 또는 알루미늄선이 본딩되는 곳이며, 프로빙되지는 않는다.
상술한 바와 같이 본 발명의 제1 실시예는 메모리 셀 어레이(131) 테스트와 로직(141) 테스트시 함께 사용되는 패드의 구조를 본딩부(221)와 프로빙부(211)로 분리한 패드를 구비한 집적 회로 장치에 관한 것이다. 본딩선이 연결될 본딩부(221)를 테스트시 테스트 장비의 프로브 팁의 연결에 따른 물리적 손상으로부터 보호할 수 있어 패드의 손상으로 인한 본딩 결함을 억제할 수 있다. 또한, 제2 패드(121)는 본딩부(221)와 프로빙부(211)를 하나로 결합함으로써 적은 공간을 차지하게 되어 집적 회로 장치(101)의 크기가 작아진다.
도 3을 참조하면, 집적 회로 장치(301)는 다수개의 제1 패드들(111), 다수개의 제2 패드들(321), 메모리 셀 어레이(131) 및 로직(141)을 구비한다. 제1 패드들(111)은 로직(141)에 전기적으로 연결되며, 메모리 셀 어레이(131)에는 연결되지 않는다. 제2 패드들(321)은 로직(141)과 메모리 셀 어레이(131)에 전기적으로 연결된다. 제2 패드들(321)을 로직(141)과 메모리 셀 어레이(131)에 선택적으로 연결하기 위하여 멀티플렉서가 사용된다. 제2 패드들(321)은 정상 동작시에는 상기 멀티플렉서에 의해 로직(141)에 연결되고, 테스트 모드시에는 메모리 셀 어레이(131)에 연결된다.
테스트 모드시 메모리 테스트 장비는 로직(141)을 통하지 않고 제2 패드들(321)을 통하여 메모리 셀 어레이(131)에 직접 억세스함으로써 메모리 셀 어레이(131)를 테스트하는 시간이 빨라진다. 제1 패드들(111)과 제2 패드들(321)은 교번적으로 배열된다. 이와 같이, 제1 패드들(111) 사이에 제2 패드들(321)이 위치함으로써 제1 및 제2 패드들(111, 321)은 한정된 공간에 효율적으로 배치될 수 있다. 제1 및 제2 패드들(111, 321)은 연성 메탈, 예컨대 알루미늄 또는 구리 합금으로 만들어진다. 제1 및 제2 패드들(111, 321)은 싱글 메탈층 또는 다중 메탈층으로 형성된다.
도 3에서 제1 및 제2 패드들(111, 321)은 종축에만 배열되어있으나, 실제로는 횡축에 배열될 수도 있고, 종축과 횡축에 모두 배열될 수도 있다.
상기 도 3에 도시한 제2 패드(321)를 확대하여 도 4에 도시해 놓았다. 도 4를 참조하면, 제2 패드(321)는 프로빙부(411)와 본딩부(421)를 갖는다. 본딩부(421)는 집적 회로 장치(301)를 외부 시스템과 전기적으로 연결하기 위한 본딩선(미도시) 예컨대, 금선(gold wire) 또는 알루미늄선이 본딩되는 곳이다. 본딩부(421)는 본딩 장비(도시 안됨)에 의하여 그 위치가 자동적으로 확인될 수 있도록 사각형 모양으로 만들어진다. 즉, 본딩 장비는 본딩부(421)의 모서리들(a1∼a4), 특히 모서리들(a1∼a4)의 직각 상태를 인지하여 본딩할 위치를 설정한다.
프로빙부(411)는 메모리 셀 어레이(131)를 테스트할 때 메모리 테스트 장비(도시 안됨)로부터 발생되는 테스트 신호를 메모리 셀 어레이(131)에 전달하기 위한 프로브 팁(도시 안됨)이 접촉되는 곳이다. 프로빙부(411)는 제1 프로빙부(413)와 제2 프로빙부(415)로 구분된다. 제1 프로빙부(413)는 사각형 모양 예컨대, 직사각형으로 만들어진다. 제2 프로빙부(415)는 제1 프로빙부(413)와 본딩부(221) 사이에 위치하며 제1 프로빙부(413)보다 그 폭이 더 좁으며 사각형 모양으로 만들어진다.
본딩부(421)와 프로빙부(411)의 가장자리(431)는 절연물질, 예컨대 투명한 글래스로 덮여있어서 본딩이나 프로빙이 되지 않으며, 외부의 충격으로부터 보호된다.
도 5를 참조하면, 제2 패드(321)의 프로빙부(411)는 넓기 때문에 프로브 팁들(511)은 프로빙부(211)의 여러 곳을 프로빙할 수가 있다. 프로빙부(411)가 넓기 때문에 웨이퍼 소트 테스트시 프로브 팁들(511)은 제2 패드들(321)을 프로빙하기 위한 조준이 용이하므로 프로빙이 정확하게 진행될 수가 있다.
상술한 바와 같이 본 발명의 제2 실시예에 따르면, 제2 패드들(321)은 여러번 프로빙됨에도 불구하고 본딩부는 프로빙에 따른 물리적 손상으로부터 보호되어 패드의 손상으로 인한 본딩 결함이 억제될 수 있다. 또한, 웨이퍼 소트 테스트시 프로브 팁들(511)에 의한 프로빙이 용이하다. 또한, 제2 패드(321)는 본딩부(421)와 프로빙부(411)를 하나로 결합함으로써 적은 공간을 차지하게 되어 집적 회로 장치(301)의 크기가 작아진다.
도 6은 본 발명의 제3 실시예에 따른 집적 회로 장치(601)의 개략적인 블록도이다. 도 6을 참조하면, 집적 회로 장치(601)는 다수개의 로직 패드들(611), 다수개의 테스트 패드들(621), 메모리 셀 어레이(131), 로직(141), 멀티플렉서들(651) 및 저항들(631)을 구비한다. 로직 패드들(611)은 로직(141)에 전기적으로 연결되며, 메모리 셀 어레이(131)에는 연결되지 않는다. 테스트 패드들(621)은 메모리 셀 어레이(131)에 전기적으로 연결되고 로직(141)에는 연결되지 않는다. 테스트 패드들(621)에는 저항들(631)이 연결되어있지만 반드시 저항을 연결할 필요는 없다. 테스트 패드들(621)을 메모리 셀 어레이(131)에 연결하는 도전선들(641), 예컨대 메탈라인(metal line)들은 로직 패드들(611) 사이 또는 로직 패드(611)의 하층을 통과한다. 로직 패드(611)는 싱글(single) 메탈층 또는 2개 이상의 다중 메탈층으로 형성된다. 도전선(641)이 로직 패드(611)의 하층을 통과할 경우 로직 패드들(611)은 적어도 3개의 메탈층으로 형성된다. 로직 패드(611)의 구조와 도전선(641)에 대해서는 도 7을 통하여 상세히 설명하기로 한다.
저항들(631)을 사용하는 경우는 테스트 패드들(621)에 인가되는 신호들의 특성에 따라 풀업(pull-up) 저항들 또는 풀다운(pull-down) 저항들이 사용된다. 멀티플렉서들(651)은 집적 회로 장치(601)의 내부에서 발생되는 제어 신호들(Pa, Pb)에 응답하여 로직 패드들(611)과 테스트 패드들(621)을 통하여 외부로부터 입력되는 신호들을 선택적으로 로직(141) 또는 메모리 셀 어레이(131)로 전달하고, 로직(141) 또는 메모리 셀 어레이(131)로부터 발생되는 신호들을 선택적으로 로직 패드들(611) 또는 테스트 패드들(131)로 전달한다.
도 7은 상기 도 6에 도시한 로직 패드(611)와 도전선(641) 및 기판(711)의 단면을 도시한 도면이다. 도 7은 로직 패드(611)가 다중 메탈층일 경우를 도시한 것이다. 도 7을 참조하면, 로직 패드(611)는 집적 회로 장치(601)의 기판(711) 상에서 메탈층들(721, 722) 및 절연층들(731, 732)로 형성되고, 메탈층(722)과 기판(711) 사이로 도전선(641)이 통과한다. 도전선(641)은 설계 특성에 따라 메탈층들(721, 722) 사이로 통과할 수도 있다. 로직 패드(611)는 특성에 따라 3개 이상의 메탈층들로 형성될 수 있다. 이와 같이, 도전선(641)이 로직 패드들(611) 사이 또는 로직 패드들(611)의 내부를 관통함으로써 로직 패드들(611) 사이의 간격이 좁아지게 되어 테스트 패드들(621)이 추가됨으로 인한 집적 회로 장치(601)의 크기가 증대되는 것이 최소화될 수 있다.
도 8은 본 발명의 제4 실시예에 따른 집적 회로 장치(801)의 개략적인 블록도이다. 도 8을 참조하면, 집적 회로 장치(801)는 다수개의 로직 패드들(611), 다수개의 테스트 패드들(621), 메모리 셀 어레이(131), 로직(141), 다수개의 멀티플렉서들(821), 다수개의 전송 수단들(811) 및 테스트 콘트롤러(test controller)(831)를 구비한다. 로직 패드들(611)은 멀티플렉서들(821)에 전기적으로 연결되고, 멀티플렉서들(821)은 로직(141)과 메모리 셀 어레이(131)에 전기적으로 연결된다. 테스트 모드(test mode)일 때, 테스트 콘트롤러(831)는 신호(P1)를 발생하여 전송 수단들(811)과 멀티플렉서들(821)을 제어한다. 전송 수단들(811), 예컨대 전송 게이트(transmission gate)는 테스트 패드들(621)에 연결된다. 전송 수단들(811)은 신호(P1)가 활성화되면, 예컨대 논리 하이(logic high)로 되면 활성화되어 테스트 패드들(621)로부터 전달되는 테스트 신호들을 멀티플렉서들(821)로 전달한다. 멀티플렉서들(821)은 신호(P1)가 활성화되면 활성화되고, 신호(P1)가 비활성화되면 비활성화되지만, 이것은 회로의 구성에 따라 반대로 동작할 수도 있다. 멀티플렉서들(821)이 활성화되면 전송 수단들(811)을 통과한 테스트 신호들은 멀티플렉서들(821)을 통하여 메모리 셀 어레이(131)로 전송된다. 메모리 셀 어레이(131)로부터 출력되는 신호는 멀티플렉서들(821)과 전송 수단들(811)이 모두 활성화되면 멀티플렉서들(821)과 전송 수단들(811)을 통하여 테스트 패드들(621)로 전송된다.
정상 동작시 신호(P1)는 비활성화된다. 신호(P1)가 비활성화되면 전송 수단들(811)은 비활성화된다. 따라서, 로직 패드들(611)을 통과한 외부 신호만이 멀티플렉서들(821)로 전달되고, 멀티플렉서들(821)은 로직 패드들(611)로부터 전달되는 외부 신호들을 로직(141) 부분으로 전달한다. 또한, 로직(141) 부분으로부터 출력되는 신호는 멀티플렉서들(821)을 통하여 로직 패드들(611)로만 전달된다.
전송 수단들(811)과 멀티플렉서들(821)을 작게 설계하여 공간을 적게 차지하게 만들고, 테스트 콘트롤러(831)는 전송 수단들(811)과 멀티플렉서들(821)을 제어하도록 설계한다. 따라서, 전송 수단들(811)과 멀티플렉서들(821) 및 테스트 콘트롤러(831)는 많은 면적을 차지하지 않게 되고, 테스트 패드들(621)과 메모리 셀 어레이(131)를 연결하는 도전선들(641)이 로직 패드들(611) 사이 또는 도 7에 도시된 바와 같이 로직 패드들(611)의 내부를 관통하므로 인하여 집적 회로 장치(401)의 크기는 증대되지 않는다.
본 발명은 최적 실시예들을 참조하여 개시되고 기술되었지만, 부가된 클래임들에 의해 정의되며 본 발명의 사상 및 범위 내에서 다양한 변경이 이 분야의 통상의 지식을 가진 자들에 의해 가능할 것이다.
상술한 바와 같이 본 발명에 따르면, 메모리 셀 어레이(131)를 테스트하기 위한 패드들은 본딩부와 프로빙부로 구성되어 프로브 팁들(311)에 의해 여러번 프로빙되면서도 본딩시 그 접착력이 약해지지 않으며, 테스트를 위한 패드들을 추가함에 따른 칩 크기의 증가를 최소화할 수 있다.

Claims (15)

  1. 메모리 셀 어레이와 로직을 구비하는 집적 회로 장치에 있어서,
    상기 로직에 전기적으로 연결되는 제1 패드; 및
    상기 메모리 셀 어레이와 상기 로직에 전기적으로 연결되는 제2 패드를 구비하고,
    상기 제2 패드는
    상기 메모리 셀 어레이를 테스트할 때 상기 메모리 셀 어레이를 테스트하기 위한 메모리 테스트 장비로부터 발생되는 테스트 신호를 전송하는 프로브 팁들이 접촉되는 프로빙부; 및
    외부 시스템과 연결하기 위한 본딩선과 본딩되는 본딩부를 구비하는 것을 특징으로 하는 집적 회로 장치.
  2. 제 1 항에 있어서, 상기 프로빙부는 사각형 모양인 것을 특징으로 하는 집적 회로 장치.
  3. 제 1 항에 있어서, 상기 본딩부는 4개의 직각형 모서리들을 갖는 것을 특징으로 하는 집적 회로 장치.
  4. 제 1 항에 있어서, 상기 제2 패드의 가장자리는 절연물질로 덮이는 것을 특징으로 하는 집적 회로 장치.
  5. 제 1 항에 있어서, 상기 제1 패드 및 제2 패드들을 각각 다수개 구비하는 것을 특징으로 하는 집적 회로 장치.
  6. 제 1 항에 있어서, 상기 집적 회로 장치는 메모리 로직 복합 집적 회로 장치인 것을 특징으로 하는 집적 회로 장치.
  7. 메모리 셀 어레이와 로직을 구비하는 집적 회로 장치에 있어서,
    로직 패드;
    테스트 패드;
    상기 로직 및 테스트 패드와 상기 메모리 셀 어레이 및 상기 로직에 전기적으로 연결되며 제어 신호를 입력하고 상기 제어 신호에 응답하여 상기 로직 패드로부터 전송되는 신호는 상기 로직으로 전달하고 상기 테스트 패드로부터 전송되는 신호는 상기 메모리 셀 어레이로 전송하는 멀티플렉서; 및
    상기 테스트 패드에 연결되는 저항을 구비하는 것을 특징으로 하는 집적 회로 장치.
  8. 제 7 항에 있어서, 상기 로직 패드는 적어도 하나의 메탈층으로 구성되며 상기 로직 패드가 다중 메탈층으로 구성될 경우 상기 테스트 패드와 상기 멀티플렉서를 연결하는 도전선은 상기 로직 패드의 내부를 관통할 수 있는 것을 특징으로 하는 집적 회로 장치.
  9. 제 7 항에 있어서, 상기 도전선은 상기 로직 패드의 측면을 지나가는 것을 특징으로 하는 집적 회로 장치.
  10. 제 7 항에 있어서, 상기 로직 패드 및 테스트 패드를 각각 다수개 구비하는 것을 특징으로 하는 집적 회로 장치.
  11. 메모리 셀 어레이와 로직을 구비하는 집적 회로 장치에 있어서,
    로직 패드;
    테스트 패드;
    상기 테스트 패드에 전기적으로 연결되며 제어 신호를 입력하고 상기 제어 신호가 활성화되면 외부로부터 상기 테스트 패드를 통하여 입력되는 신호를 출력하는 전송 수단; 및
    상기 로직 패드와 상기 전송 수단과 상기 메모리 셀 어레이 및 상기 로직에 전기적으로 연결되며 상기 제어 신호를 입력하고 상기 제어 신호에 응답하여 상기 로직 패드로부터 전송되는 신호는 상기 로직으로 전달하고 상기 테스트 패드로부터 전송되는 신호는 상기 메모리 셀 어레이로 전송하는 멀티플렉서를 구비하는 것을 특징으로 하는 집적 회로 장치.
  12. 제 11 항에 있어서, 상기 로직 패드는 적어도 하나의 메탈층으로 구성되며 상기 로직 패드가 다중 메탈층으로 구성될 경우 상기 테스트 패드와 상기 멀티플렉서를 연결하는 도전선은 상기 로직 패드의 내부를 관통할 수 있는 것을 특징으로 하는 집적 회로 장치.
  13. 제 11 항에 있어서, 상기 도전선은 상기 로직 패드의 측면을 지나가는 것을 특징으로 하는 집적 회로 장치.
  14. 제 11 항에 있어서, 상기 로직 패드와 상기 테스트 패드와 상기 전송 수단 및 상기 멀티플렉서를 각각 다수개 구비하는 것을 특징으로 하는 집적 회로 장치.
  15. 제 11 항에 있어서, 상기 집적 회로 장치는 테스트 콘트롤러를 구비하고 상기 테스트 콘트롤러는 상기 제어 신호를 발생하여 상기 다수개의 전송 수단들과 상기 다수개의 멀티플렉서들을 모두 제어하는 것을 특징으로 하는 집적 회로 장치.
KR1019990039835A 1999-09-16 1999-09-16 여러번의 프로빙 및 안정된 본딩을 허용하는 패드를 갖는 집적회로 장치 KR100331553B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019990039835A KR100331553B1 (ko) 1999-09-16 1999-09-16 여러번의 프로빙 및 안정된 본딩을 허용하는 패드를 갖는 집적회로 장치
US09/594,657 US6351405B1 (en) 1999-09-16 2000-06-15 Pad for integrated circuit device which allows for multiple probing and reliable bonding and integrated circuit device including the pad
JP2000282484A JP4364416B2 (ja) 1999-09-16 2000-09-18 集積回路装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990039835A KR100331553B1 (ko) 1999-09-16 1999-09-16 여러번의 프로빙 및 안정된 본딩을 허용하는 패드를 갖는 집적회로 장치

Publications (2)

Publication Number Publication Date
KR20010027863A true KR20010027863A (ko) 2001-04-06
KR100331553B1 KR100331553B1 (ko) 2002-04-06

Family

ID=19611836

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990039835A KR100331553B1 (ko) 1999-09-16 1999-09-16 여러번의 프로빙 및 안정된 본딩을 허용하는 패드를 갖는 집적회로 장치

Country Status (3)

Country Link
US (1) US6351405B1 (ko)
JP (1) JP4364416B2 (ko)
KR (1) KR100331553B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100665843B1 (ko) * 2005-02-21 2007-01-09 삼성전자주식회사 반도체 장치에서의 패드 배치 구조 및 방법

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001338955A (ja) * 2000-05-29 2001-12-07 Texas Instr Japan Ltd 半導体装置及びその製造方法
US20020093106A1 (en) * 2001-01-17 2002-07-18 Ashok Krishnamoorthy Bonding pad for flip-chip fabrication
EP1227502A1 (en) * 2001-01-25 2002-07-31 Alcatel Connection pad arrangements for electronic circuit comprising both functional logic and flash-EEPROM
DE10234648A1 (de) 2002-07-29 2004-02-12 Infineon Technologies Ag Halbleiterwafer mit elektrisch verbundenen Kontakt- und Prüfflächen
JP4510370B2 (ja) * 2002-12-25 2010-07-21 パナソニック株式会社 半導体集積回路装置
JP4585327B2 (ja) * 2005-02-08 2010-11-24 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5148825B2 (ja) * 2005-10-14 2013-02-20 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP2007188931A (ja) * 2006-01-11 2007-07-26 Toshiba Corp 半導体装置
KR100899664B1 (ko) * 2007-01-10 2009-05-27 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 테스트 방법
JP5033071B2 (ja) * 2008-06-24 2012-09-26 ラピスセミコンダクタ株式会社 半導体装置の製造方法
KR101912843B1 (ko) * 2011-08-02 2018-10-30 삼성디스플레이 주식회사 인쇄 회로 기판
US8649820B2 (en) 2011-11-07 2014-02-11 Blackberry Limited Universal integrated circuit card apparatus and related methods
USD703208S1 (en) 2012-04-13 2014-04-22 Blackberry Limited UICC apparatus
US8936199B2 (en) 2012-04-13 2015-01-20 Blackberry Limited UICC apparatus and related methods
USD701864S1 (en) 2012-04-23 2014-04-01 Blackberry Limited UICC apparatus
JP2019027881A (ja) * 2017-07-28 2019-02-21 アズビル株式会社 測定装置
US11367478B2 (en) 2020-01-14 2022-06-21 Changxin Memory Technologies, Inc. Integrated circuit structure and memory
WO2021143050A1 (zh) * 2020-01-14 2021-07-22 长鑫存储技术有限公司 集成电路结构和存储器

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07111282A (ja) * 1993-10-13 1995-04-25 Hitachi Ltd 半導体チップおよびそれを用いた半導体集積回路装置
JP3024900B2 (ja) * 1994-05-20 2000-03-27 松下電器産業株式会社 半導体装置およびその製造方法
US5799021A (en) * 1994-10-28 1998-08-25 Duet Technologies, Inc. Method for direct access test of embedded cells and customization logic
US5891745A (en) * 1994-10-28 1999-04-06 Honeywell Inc. Test and tear-away bond pad design
DE69633695T2 (de) * 1995-05-31 2005-04-28 STMicroelectronics, Inc., Carrollton Konfigurierbare Testkontakte zum Erleichtern der parallelen Prüfung von integrierten Schaltungen
US5506499A (en) 1995-06-05 1996-04-09 Neomagic Corp. Multiple probing of an auxilary test pad which allows for reliable bonding to a primary bonding pad
JPH10173015A (ja) * 1996-12-10 1998-06-26 Matsushita Electron Corp 半導体装置およびその製造方法
JPH11219600A (ja) * 1998-02-03 1999-08-10 Mitsubishi Electric Corp 半導体集積回路装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100665843B1 (ko) * 2005-02-21 2007-01-09 삼성전자주식회사 반도체 장치에서의 패드 배치 구조 및 방법

Also Published As

Publication number Publication date
JP2001177066A (ja) 2001-06-29
US6351405B1 (en) 2002-02-26
KR100331553B1 (ko) 2002-04-06
JP4364416B2 (ja) 2009-11-18

Similar Documents

Publication Publication Date Title
KR100331553B1 (ko) 여러번의 프로빙 및 안정된 본딩을 허용하는 패드를 갖는 집적회로 장치
USRE41016E1 (en) Probe card having groups of probe needles in a probing test apparatus for testing semiconductor integrated circuits
JP4837560B2 (ja) 検査パッド構造を有する集積回路およびその製造方法
US7880491B2 (en) Multilayer semiconductor device
US6621260B2 (en) Special contact points for accessing internal circuitry of an integrated circuit
US7782688B2 (en) Semiconductor memory device and test method thereof
US7982217B2 (en) Semiconductor device and its test method
US20110204915A1 (en) Die testing using top surface test pads
US6909297B2 (en) Probe card
US5859442A (en) Circuit and method for configuring a redundant bond pad for probing a semiconductor
US20090134901A1 (en) Integrated circuit die structure simplifying ic testing and testing method thereof
US6356095B1 (en) Semiconductor integrated circuit
US5796266A (en) Circuit and a method for configuring pad connections in an integrated device
US20020095631A1 (en) Input/output continuity test mode circuit
US20060236172A1 (en) Semiconductor device and method for testing the same
JP3443011B2 (ja) フィルムキャリアテープおよびそのテスト方法
US7969169B2 (en) Semiconductor integrated circuit wafer, semiconductor integrated circuit chip, and method of testing semiconductor integrated circuit wafer
US8786303B2 (en) Semiconductor device having a plurality of pads
US7564255B2 (en) Semiconductor integrated circuit for reducing number of contact pads to be probed in probe test
JP2011100898A (ja) 半導体デバイス
KR20110094747A (ko) 고속 동작용 칩을 테스트할 수 있는 번인보드와 그를 이용한 번인 테스트 장치 및 그 방법
JP5638738B2 (ja) 半導体装置
JPH05121501A (ja) 半導体集積回路
JPH0750326A (ja) 半導体集積回路装置
JP3557773B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120229

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee